JP2002280568A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JP2002280568A JP2002280568A JP2001396463A JP2001396463A JP2002280568A JP 2002280568 A JP2002280568 A JP 2002280568A JP 2001396463 A JP2001396463 A JP 2001396463A JP 2001396463 A JP2001396463 A JP 2001396463A JP 2002280568 A JP2002280568 A JP 2002280568A
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Abstract
(57)【要約】
【課題】 閾値電圧の異なるトランジスタを集積化した
完全空乏型の電界効果トランジスタを提供することを目
的とする。 【解決手段】 高いＧｅ組成のＳｉＧｅ膜及び低いＧｅ
組成のＳｉＧｅ膜を絶縁膜上に形成し、このうえにそれ
ぞれ歪Ｓｉ膜を形成する。この結果得られた歪Ｓｉ膜中
にそれぞれチャネル領域を有するトランジスタを構成す
ることで閾値電圧の異なるトランジスタを集積化するこ
とができる。
完全空乏型の電界効果トランジスタを提供することを目
的とする。 【解決手段】 高いＧｅ組成のＳｉＧｅ膜及び低いＧｅ
組成のＳｉＧｅ膜を絶縁膜上に形成し、このうえにそれ
ぞれ歪Ｓｉ膜を形成する。この結果得られた歪Ｓｉ膜中
にそれぞれチャネル領域を有するトランジスタを構成す
ることで閾値電圧の異なるトランジスタを集積化するこ
とができる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関する。
の製造方法に関する。
【０００２】
【従来の技術】近年、大規模集積回路（ＬＳＩ）の消費
電力は、トランジスタの集積密度が高くなり、また動作
周波数も高くなることで上昇の一途をたどっている。既
にハイエンドのプロセッサにおいては、消費電力が１０
０ワットを超えている。
電力は、トランジスタの集積密度が高くなり、また動作
周波数も高くなることで上昇の一途をたどっている。既
にハイエンドのプロセッサにおいては、消費電力が１０
０ワットを超えている。
【０００３】このようなＬＳＩの消費電力を抑制するた
めには、個々のトランジスタの電源電圧を下げることが
有効である。
めには、個々のトランジスタの電源電圧を下げることが
有効である。
【０００４】一方、電源電圧を低くした上で、トランジ
スタの駆動能力を向上させるためには、個々のトランジ
スタの閾値電圧をより低く設定しなければならない。し
かしながらトランジスタの閾値電圧を低く設定すると、
オフ電流が増大し待機時の消費電力が増大してしまうと
いう矛盾が生じる。
スタの駆動能力を向上させるためには、個々のトランジ
スタの閾値電圧をより低く設定しなければならない。し
かしながらトランジスタの閾値電圧を低く設定すると、
オフ電流が増大し待機時の消費電力が増大してしまうと
いう矛盾が生じる。
【０００５】この矛盾は、トランジスタのゲート長が１
００ｎｍを切った後の世代、すなわち電源電圧が１Ｖ、
閾値電圧が０．３Ｖ以下の世代になると顕著になること
が予想されている。
００ｎｍを切った後の世代、すなわち電源電圧が１Ｖ、
閾値電圧が０．３Ｖ以下の世代になると顕著になること
が予想されている。
【０００６】待機電力が増大する問題を解決する手法の
一つとして、一つのＬＳＩチップ上に閾値電圧の高いト
ランジスタと低いトランジスタの二種類のトランジスタ
を集積する方法が提案されている。この方法では、閾値
電圧が低く微細で高速動作が可能ではあるがオフ電流の
多いトランジスタを主要なＣＭＯＳ論理回路部に用い、
一方で閾値電圧が高くカットオフ特性に優れたトランジ
スタをＣＭＯＳ回路におけるトランジスタのオフ時のリ
ーク電流をカットするために用いている。
一つとして、一つのＬＳＩチップ上に閾値電圧の高いト
ランジスタと低いトランジスタの二種類のトランジスタ
を集積する方法が提案されている。この方法では、閾値
電圧が低く微細で高速動作が可能ではあるがオフ電流の
多いトランジスタを主要なＣＭＯＳ論理回路部に用い、
一方で閾値電圧が高くカットオフ特性に優れたトランジ
スタをＣＭＯＳ回路におけるトランジスタのオフ時のリ
ーク電流をカットするために用いている。
【０００７】また、アナログＣＭＯＳ回路とデジタルＣ
ＭＯＳ回路を一つのチップ上に集積化するＬＳＩにも、
閾値電圧の異なるトランジスタを集積化する必要があ
る。これはデジタル部とアナログ部でトランジスタのサ
イズや電源電圧が異なるためである。
ＭＯＳ回路を一つのチップ上に集積化するＬＳＩにも、
閾値電圧の異なるトランジスタを集積化する必要があ
る。これはデジタル部とアナログ部でトランジスタのサ
イズや電源電圧が異なるためである。
【０００８】このようにＬＳＩチップ上で異なる閾値電
圧を持つトランジスタを集積化する必要性がある。この
ために、従来バルクシリコン上では、ウェルの不純物濃
度を変えて異なる閾値電圧を持つトランジスタを集積化
していた。これは、バルクシリコンでは基板の電位が接
地されて固定されているため、ウェルの不純物濃度を変
えることによってゲート電極に用いる金属仕事関数と半
導体の電位との差が変化し、これによって閾値電圧をコ
ントロールできるためである。
圧を持つトランジスタを集積化する必要性がある。この
ために、従来バルクシリコン上では、ウェルの不純物濃
度を変えて異なる閾値電圧を持つトランジスタを集積化
していた。これは、バルクシリコンでは基板の電位が接
地されて固定されているため、ウェルの不純物濃度を変
えることによってゲート電極に用いる金属仕事関数と半
導体の電位との差が変化し、これによって閾値電圧をコ
ントロールできるためである。
【０００９】一方で、今後トランジスタの微細化及び高
集積化が進むにつれて、接合容量を大幅に低減できるＳ
ＯＩ基板を用いた電界効果トランジスタが多く用いられ
るようになる。ＳＯＩ基板を用いた電界効果トランジス
タのうち、動作時に空乏層がＳＯＩ基板の埋め込み絶縁
膜までに達する完全空乏型の電界効果トランジスタは、
ゲート長が１００ｎｍ以下になってもショートチャネル
効果を抑制できトランジスタ動作可能なことで注目され
ている。
集積化が進むにつれて、接合容量を大幅に低減できるＳ
ＯＩ基板を用いた電界効果トランジスタが多く用いられ
るようになる。ＳＯＩ基板を用いた電界効果トランジス
タのうち、動作時に空乏層がＳＯＩ基板の埋め込み絶縁
膜までに達する完全空乏型の電界効果トランジスタは、
ゲート長が１００ｎｍ以下になってもショートチャネル
効果を抑制できトランジスタ動作可能なことで注目され
ている。
【００１０】しかしながら完全空乏型の電界効果トラン
ジスタは以下の点で問題がある。それはＳＯＩ基板の埋
め込み絶縁膜上で完全に空乏化してしまうために、ボデ
ィを接地することができず、不純物の濃度を変えること
によって閾値のコントロールができない点である。これ
はボディが接地されていないため不純物を変えてもゲー
ト電極に用いる金属仕事関数と半導体の電位との差をう
まく変化させることができず制御が難しいためである。
ジスタは以下の点で問題がある。それはＳＯＩ基板の埋
め込み絶縁膜上で完全に空乏化してしまうために、ボデ
ィを接地することができず、不純物の濃度を変えること
によって閾値のコントロールができない点である。これ
はボディが接地されていないため不純物を変えてもゲー
ト電極に用いる金属仕事関数と半導体の電位との差をう
まく変化させることができず制御が難しいためである。
【００１１】一方で、前述の如く閾値電圧を制御して、
異なる閾値電圧を具備する複数の電界効果トランジスタ
を集積化したいという要求があった。
異なる閾値電圧を具備する複数の電界効果トランジスタ
を集積化したいという要求があった。
【００１２】上述したように従来は、接合容量を大幅に
低減できる完全空乏型の電界効果トランジスタには、異
なる閾値電圧を制御して集積化できないという問題があ
った。
低減できる完全空乏型の電界効果トランジスタには、異
なる閾値電圧を制御して集積化できないという問題があ
った。
【００１３】
【発明が解決しようとする課題】上述したように従来
は、接合容量を大幅に低減できる完全空乏型の電界効果
トランジスタには、異なる閾値電圧を制御して集積化で
きないという問題があった。
は、接合容量を大幅に低減できる完全空乏型の電界効果
トランジスタには、異なる閾値電圧を制御して集積化で
きないという問題があった。
【００１４】本発明は、上記問題を解決するためになさ
れたもので、完全空乏型の電界効果トランジスタにおい
ても、異なる閾値電圧を具備するトランジスタを一つの
ＬＳＩチップに集積化しうる半導体装置及びその製造方
法を提供することを目的とする。
れたもので、完全空乏型の電界効果トランジスタにおい
ても、異なる閾値電圧を具備するトランジスタを一つの
ＬＳＩチップに集積化しうる半導体装置及びその製造方
法を提供することを目的とする。
【００１５】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、絶縁膜上の第１の領域に形成された第１
格子緩和Ｓｉ１−ｘＧｅｘ（０≦ｘ＜１）膜と、及びそ
の前記第１格子緩和Ｓｉ１−ｘＧｅｘ（０≦ｘ＜１）膜
よりもＧｅ組成の高い、前記絶縁膜上の第２の領域に形
成された第２格子緩和ＳｉＧｅ膜と、前記第１格子緩和
Ｓｉ１−ｘＧｅｘ（０≦ｘ＜１）膜上に形成された第１
歪Ｓｉ膜と、前記第２格子緩和ＳｉＧｅ膜上に形成され
た第２歪Ｓｉ膜と、前記第１歪Ｓｉ膜をチャネルとする
完全空乏型の第１電界効果トランジスタと、前記第２歪
Ｓｉ膜をチャネルとする完全空乏型の第２電界効果トラ
ンジスタとを具備し、前記第１電界効果トランジスタと
前記第２電界効果トランジスタとの閾値が異なっている
ことを特徴とする半導体装置を提供する。
に、本発明は、絶縁膜上の第１の領域に形成された第１
格子緩和Ｓｉ１−ｘＧｅｘ（０≦ｘ＜１）膜と、及びそ
の前記第１格子緩和Ｓｉ１−ｘＧｅｘ（０≦ｘ＜１）膜
よりもＧｅ組成の高い、前記絶縁膜上の第２の領域に形
成された第２格子緩和ＳｉＧｅ膜と、前記第１格子緩和
Ｓｉ１−ｘＧｅｘ（０≦ｘ＜１）膜上に形成された第１
歪Ｓｉ膜と、前記第２格子緩和ＳｉＧｅ膜上に形成され
た第２歪Ｓｉ膜と、前記第１歪Ｓｉ膜をチャネルとする
完全空乏型の第１電界効果トランジスタと、前記第２歪
Ｓｉ膜をチャネルとする完全空乏型の第２電界効果トラ
ンジスタとを具備し、前記第１電界効果トランジスタと
前記第２電界効果トランジスタとの閾値が異なっている
ことを特徴とする半導体装置を提供する。
【００１６】このとき、複数の前記第１２電界効果トラ
ンジスタを組み合わせたがＣＭＯＳ回路を備えてもよい
構成することを。
ンジスタを組み合わせたがＣＭＯＳ回路を備えてもよい
構成することを。
【００１７】また、前記第１格子緩和Ｓｉ１−ｘＧｅｘ
（０≦ｘ＜１）膜のＧｅ組成ｘが０Ｓｉであり、前記第
２格子緩和ＳｉＧｅ膜のＧｅ組成が１２原子％以上であ
ることが好ましい。
（０≦ｘ＜１）膜のＧｅ組成ｘが０Ｓｉであり、前記第
２格子緩和ＳｉＧｅ膜のＧｅ組成が１２原子％以上であ
ることが好ましい。
【００１８】また、前記第１格子緩和Ｓｉ１−ｘＧｅｘ
（０≦ｘ＜１）膜及び前記第２格子緩和ＳｉＧｅ膜のＧ
ｅ組成の差が１２原子％以上であることが好ましい。
（０≦ｘ＜１）膜及び前記第２格子緩和ＳｉＧｅ膜のＧ
ｅ組成の差が１２原子％以上であることが好ましい。
【００１９】また、前記第１格子緩和Ｓｉ１−ｘＧｅｘ
（０≦ｘ＜１）膜及び前記第２格子緩和ＳｉＧｅ膜のＧ
ｅ組成の差が１２原子％以上であり、かつ前記第２格子
緩和ＳｉＧｅ膜のＧｅ組成が２５原子％以上であること
が好ましい。
（０≦ｘ＜１）膜及び前記第２格子緩和ＳｉＧｅ膜のＧ
ｅ組成の差が１２原子％以上であり、かつ前記第２格子
緩和ＳｉＧｅ膜のＧｅ組成が２５原子％以上であること
が好ましい。
【００２０】また、前記第１格子緩和Ｓｉ１−ｘＧｅｘ
（０≦ｘ＜１）膜より前記第２格子緩和ＳｉＧｅ膜の方
が、膜厚が薄いことが好ましい。
（０≦ｘ＜１）膜より前記第２格子緩和ＳｉＧｅ膜の方
が、膜厚が薄いことが好ましい。
【００２１】また、本発明は、基板と、この基板上に形
成された絶縁膜と、この絶縁膜上の第１の領域に形成さ
れた第１格子緩和Ｓｉ１−ｘＧｅｘ（０≦ｘ＜１）膜
と、この第１格子緩和Ｓｉ１−ｘＧｅｘ（０≦ｘ＜１）
膜上に形成された第１歪Ｓｉ膜と、この第１歪Ｓｉ膜上
に形成された第１ゲート絶縁膜と、この第１ゲート絶縁
膜上に形成された第１ゲート電極と、前記第１ゲート絶
縁膜下の前記第１歪Ｓｉ膜中に形成された第１チャネル
領域と、前記第１歪Ｓｉ膜中に離間して形成され、それ
らの間に前記第１チャネル領域が位置するようにして設
けられた第１ソース領域及び第１ドレイン領域とを具備
し、前記第１チャネル領域、前記第１ゲート絶縁膜、前
記第１ゲート電極、前記第１ソース電極及び前記第１ド
レイン電極から構成されたする第１電界効果トランジス
タと、前記絶縁膜上の第２の領域に形成された第２格子
緩和ＳｉＧｅ膜と、この第２格子緩和ＳｉＧｅ膜上に形
成された第２歪Ｓｉ膜と、この第２歪Ｓｉ膜上に形成さ
れた第２ゲート絶縁膜と、この第２ゲート絶縁膜上に形
成された第２ゲート電極と、前記第２ゲート絶縁膜下の
前記第２歪Ｓｉ膜中に形成された第２チャネル領域と、
前記第２歪Ｓｉ膜中に離間して形成され、それらの間に
前記第２チャネル領域が位置するようにして設けられた
第２ソース領域及び第２ドレイン領域とを具備し、前記
第２チャネル領域、前記第２ゲート絶縁膜、前記第２ゲ
ート電極、前記第２ソース電極及び前記第２ドレイン電
極から構成されたする第２電界効果トランジスタとを具
備し、前記第１電界効果トランジスタと前記第２電界効
果トランジスタとは閾値電圧が異なることを特徴とする
半導体装置を提供する。
成された絶縁膜と、この絶縁膜上の第１の領域に形成さ
れた第１格子緩和Ｓｉ１−ｘＧｅｘ（０≦ｘ＜１）膜
と、この第１格子緩和Ｓｉ１−ｘＧｅｘ（０≦ｘ＜１）
膜上に形成された第１歪Ｓｉ膜と、この第１歪Ｓｉ膜上
に形成された第１ゲート絶縁膜と、この第１ゲート絶縁
膜上に形成された第１ゲート電極と、前記第１ゲート絶
縁膜下の前記第１歪Ｓｉ膜中に形成された第１チャネル
領域と、前記第１歪Ｓｉ膜中に離間して形成され、それ
らの間に前記第１チャネル領域が位置するようにして設
けられた第１ソース領域及び第１ドレイン領域とを具備
し、前記第１チャネル領域、前記第１ゲート絶縁膜、前
記第１ゲート電極、前記第１ソース電極及び前記第１ド
レイン電極から構成されたする第１電界効果トランジス
タと、前記絶縁膜上の第２の領域に形成された第２格子
緩和ＳｉＧｅ膜と、この第２格子緩和ＳｉＧｅ膜上に形
成された第２歪Ｓｉ膜と、この第２歪Ｓｉ膜上に形成さ
れた第２ゲート絶縁膜と、この第２ゲート絶縁膜上に形
成された第２ゲート電極と、前記第２ゲート絶縁膜下の
前記第２歪Ｓｉ膜中に形成された第２チャネル領域と、
前記第２歪Ｓｉ膜中に離間して形成され、それらの間に
前記第２チャネル領域が位置するようにして設けられた
第２ソース領域及び第２ドレイン領域とを具備し、前記
第２チャネル領域、前記第２ゲート絶縁膜、前記第２ゲ
ート電極、前記第２ソース電極及び前記第２ドレイン電
極から構成されたする第２電界効果トランジスタとを具
備し、前記第１電界効果トランジスタと前記第２電界効
果トランジスタとは閾値電圧が異なることを特徴とする
半導体装置を提供する。
【００２２】このとき、前記第２格子緩和ＳｉＧｅ膜
は、前記第１格子緩和Ｓｉ１−ｘＧｅ ｘ（０≦ｘ＜１）
膜よりもＧｅ組成が高いことが好ましい。
は、前記第１格子緩和Ｓｉ１−ｘＧｅ ｘ（０≦ｘ＜１）
膜よりもＧｅ組成が高いことが好ましい。
【００２３】また、前記第１格子緩和Ｓｉ１−ｘＧｅｘ
（０≦ｘ＜１）膜のＧｅ組成ｘが０Ｓｉであり、前記第
２ＳｉＧｅ膜のＧｅ組成が１２原子％以上であることが
好ましい。
（０≦ｘ＜１）膜のＧｅ組成ｘが０Ｓｉであり、前記第
２ＳｉＧｅ膜のＧｅ組成が１２原子％以上であることが
好ましい。
【００２４】また、前記第１格子緩和Ｓｉ１−ｘＧｅｘ
（０≦ｘ＜１）膜及び前記第２格子緩和ＳｉＧｅ膜のＧ
ｅ組成の差が１２原子％以上であることが好ましい。
（０≦ｘ＜１）膜及び前記第２格子緩和ＳｉＧｅ膜のＧ
ｅ組成の差が１２原子％以上であることが好ましい。
【００２５】また、前記第１格子緩和Ｓｉ１−ｘＧｅｘ
（０≦ｘ＜１）膜及び前記第２格子緩和ＳｉＧｅ膜のＧ
ｅ組成の差が１２原子％以上であり、かつ前記第２格子
緩和ＳｉＧｅ膜のＧｅ組成が２５原子％以上であること
が好ましい。
（０≦ｘ＜１）膜及び前記第２格子緩和ＳｉＧｅ膜のＧ
ｅ組成の差が１２原子％以上であり、かつ前記第２格子
緩和ＳｉＧｅ膜のＧｅ組成が２５原子％以上であること
が好ましい。
【００２６】また、前記第２格子緩和ＳｉＧｅ膜は、前
記第１格子緩和Ｓｉ１−ｘＧｅｘ（０≦ｘ＜１）膜より
も膜厚が薄いことが好ましい。
記第１格子緩和Ｓｉ１−ｘＧｅｘ（０≦ｘ＜１）膜より
も膜厚が薄いことが好ましい。
【００２７】また、前記第１電界効果トランジスタ及び
前記第２電界効果トランジスタがｎ型電界効果トランジ
スタであることが好ましい。
前記第２電界効果トランジスタがｎ型電界効果トランジ
スタであることが好ましい。
【００２８】また、複数の前記第１電界効果トランジス
タまたは複数の前記第２電界効果トランジスタを組み合
わせたがＣＭＯＳ回路相補型電界効果トランジスタを備
えてもよい。
タまたは複数の前記第２電界効果トランジスタを組み合
わせたがＣＭＯＳ回路相補型電界効果トランジスタを備
えてもよい。
【００２９】また、前記絶縁膜上の第３の領域に形成さ
れた歪ＳｉＧｅ膜と、この歪ＳｉＧｅ膜上に形成された
第３ゲート絶縁膜と、この第３ゲート絶縁膜上に形成さ
れた第３ゲート電極と、前記第３ゲート絶縁膜下の前記
歪ＳｉＧｅ膜中に形成された第３チャネル領域と、前記
歪ＳｉＧｅ膜中に離間して形成され、それらの間に前記
第３チャネル領域がを位置するようにして設けられた第
３ソース領域及び第３ドレイン領域とを具備し、前記第
３チャネル領域、前記第３ゲート絶縁膜、前記第３ゲー
ト電極、前記第３ソース電極及び前記第３ドレイン電極
から構成されたするｐ型電界効果トランジスタとを具備
するし、前記ｎ型の第１電界効果トランジスタまたは第
２電界効果トランジスタ及び前記ｐ型電界効果トランジ
スタは互いに相補型電界効果トランジスタを具備しても
よい。
れた歪ＳｉＧｅ膜と、この歪ＳｉＧｅ膜上に形成された
第３ゲート絶縁膜と、この第３ゲート絶縁膜上に形成さ
れた第３ゲート電極と、前記第３ゲート絶縁膜下の前記
歪ＳｉＧｅ膜中に形成された第３チャネル領域と、前記
歪ＳｉＧｅ膜中に離間して形成され、それらの間に前記
第３チャネル領域がを位置するようにして設けられた第
３ソース領域及び第３ドレイン領域とを具備し、前記第
３チャネル領域、前記第３ゲート絶縁膜、前記第３ゲー
ト電極、前記第３ソース電極及び前記第３ドレイン電極
から構成されたするｐ型電界効果トランジスタとを具備
するし、前記ｎ型の第１電界効果トランジスタまたは第
２電界効果トランジスタ及び前記ｐ型電界効果トランジ
スタは互いに相補型電界効果トランジスタを具備しても
よい。
【００３０】また、前記絶縁膜上に形成された歪ＳｉＧ
ｅ膜と、この歪ＳｉＧｅ膜上に形成されたＳｉ膜と、こ
のＳｉ膜上に形成された第３ゲート絶縁膜と、この第３
ゲート絶縁膜上に形成された第３ゲート電極と、前記第
３ゲート絶縁膜下の前記Ｓｉ膜中に形成された第３チャ
ネル領域と、前記Ｓｉ膜中に離間して形成され、それら
の間に前記第３チャネル領域を位置するようにして設け
られた第３ソース領域及び第３ドレイン領域とを具備す
るし、前記第３チャネル領域、前記第３ゲート絶縁膜、
前記第３ゲート電極、前記第３ソース電極及び前記第３
ドレイン電極から構成されたｐ型電界効果トランジスタ
とを具備するし、前記ｎ型の第１電界効果トランジスタ
または第２電界効果トランジスタ及び前記ｐ型電界効果
トランジスタは互いに相補型電界効果トランジスタを具
備してもよい。構成また、本発明は、絶縁膜上に異なる
厚さの第１ＳｉＧｅ膜及び第２ＳｉＧｅ膜を形成する工
程と、前記第１ＳｉＧｅ膜及び前記第２ＳｉＧｅ膜を表
面から酸化することによってＧｅ組成の異なる第１格子
緩和ＳｉＧｅ膜及び第２格子緩和ＳｉＧｅ膜形成する工
程と、前記第１格子緩和ＳｉＧｅ膜及び前記第２格子緩
和ＳｉＧｅ膜上に歪Ｓｉ膜を形成する工程と、前記歪Ｓ
ｉ膜上にゲート絶縁膜を形成する工程と、前記ゲート絶
縁膜上にゲート電極を形成する工程とを具備することを
特徴とする半導体装置の製造方法を提供する。
ｅ膜と、この歪ＳｉＧｅ膜上に形成されたＳｉ膜と、こ
のＳｉ膜上に形成された第３ゲート絶縁膜と、この第３
ゲート絶縁膜上に形成された第３ゲート電極と、前記第
３ゲート絶縁膜下の前記Ｓｉ膜中に形成された第３チャ
ネル領域と、前記Ｓｉ膜中に離間して形成され、それら
の間に前記第３チャネル領域を位置するようにして設け
られた第３ソース領域及び第３ドレイン領域とを具備す
るし、前記第３チャネル領域、前記第３ゲート絶縁膜、
前記第３ゲート電極、前記第３ソース電極及び前記第３
ドレイン電極から構成されたｐ型電界効果トランジスタ
とを具備するし、前記ｎ型の第１電界効果トランジスタ
または第２電界効果トランジスタ及び前記ｐ型電界効果
トランジスタは互いに相補型電界効果トランジスタを具
備してもよい。構成また、本発明は、絶縁膜上に異なる
厚さの第１ＳｉＧｅ膜及び第２ＳｉＧｅ膜を形成する工
程と、前記第１ＳｉＧｅ膜及び前記第２ＳｉＧｅ膜を表
面から酸化することによってＧｅ組成の異なる第１格子
緩和ＳｉＧｅ膜及び第２格子緩和ＳｉＧｅ膜形成する工
程と、前記第１格子緩和ＳｉＧｅ膜及び前記第２格子緩
和ＳｉＧｅ膜上に歪Ｓｉ膜を形成する工程と、前記歪Ｓ
ｉ膜上にゲート絶縁膜を形成する工程と、前記ゲート絶
縁膜上にゲート電極を形成する工程とを具備することを
特徴とする半導体装置の製造方法を提供する。
【００３１】また、本発明は、絶縁膜上にＳｉＧｅ膜を
形成する工程と、前記ＳｉＧｅ膜上に開口部を設けたマ
スクを形成する工程と、前記開口部に露出する前記Ｓｉ
Ｇｅ膜を表面から酸化し、Ｇｅ組成の異なる、前記マス
ク下に位置する第１格子緩和ＳｉＧｅ膜及び前記開口部
に位置する第２格子緩和ＳｉＧｅ膜を同時に形成する工
程と、前記マスクを除去する工程と、前記第１格子緩和
ＳｉＧｅ膜及び前記第２格子緩和ＳｉＧｅ膜上に歪Ｓｉ
膜を形成する工程と、前記歪Ｓｉ膜上にゲート絶縁膜を
形成する工程と、前記ゲート絶縁膜上にゲート電極を形
成する工程とを具備することを特徴とする半導体装置の
製造方法を提供する。
形成する工程と、前記ＳｉＧｅ膜上に開口部を設けたマ
スクを形成する工程と、前記開口部に露出する前記Ｓｉ
Ｇｅ膜を表面から酸化し、Ｇｅ組成の異なる、前記マス
ク下に位置する第１格子緩和ＳｉＧｅ膜及び前記開口部
に位置する第２格子緩和ＳｉＧｅ膜を同時に形成する工
程と、前記マスクを除去する工程と、前記第１格子緩和
ＳｉＧｅ膜及び前記第２格子緩和ＳｉＧｅ膜上に歪Ｓｉ
膜を形成する工程と、前記歪Ｓｉ膜上にゲート絶縁膜を
形成する工程と、前記ゲート絶縁膜上にゲート電極を形
成する工程とを具備することを特徴とする半導体装置の
製造方法を提供する。
【００３２】
【発明の実施の形態】以下、図面を参照して本発明の好
ましい実施形態について説明する。
ましい実施形態について説明する。
【００３３】（実施形態１）図１は、本発明の実施形態
１にかかる半導体装置の断面図である。この半導体装置
は、歪Ｓｉ膜中にｐチャネル領域を形成したトランジス
タ及びｎチャネル領域を形成したトランジスタを用いて
相補型電界効果トランジスタを構成し、この相補型電界
効果トランジスタに閾値電圧の高いリークカット用電界
効果トランジスタを接続したものである。尚、以下の説
明では（ ）内に本発明の構成要素に対応する用語を表
記した。
１にかかる半導体装置の断面図である。この半導体装置
は、歪Ｓｉ膜中にｐチャネル領域を形成したトランジス
タ及びｎチャネル領域を形成したトランジスタを用いて
相補型電界効果トランジスタを構成し、この相補型電界
効果トランジスタに閾値電圧の高いリークカット用電界
効果トランジスタを接続したものである。尚、以下の説
明では（ ）内に本発明の構成要素に対応する用語を表
記した。
【００３４】この半導体装置は、主面に（００１）面を
有するシリコン基板１上に、シリコン酸化物からなる埋
め込み絶縁膜２が形成されている。埋め込み絶縁膜２上
には、低い閾値電圧を有するｎ型電界効果トランジスタ
（第２電界効果トランジスタ）１００及び低い閾値電圧
を有するｐ型電界効果トランジスタ（第２電界効果トラ
ンジスタ）１０１が形成され、これらによって相補型ト
ランジスタを構成している。そしてこの相補型トランジ
スタによって高速ロジック部Ａを形成している。
有するシリコン基板１上に、シリコン酸化物からなる埋
め込み絶縁膜２が形成されている。埋め込み絶縁膜２上
には、低い閾値電圧を有するｎ型電界効果トランジスタ
（第２電界効果トランジスタ）１００及び低い閾値電圧
を有するｐ型電界効果トランジスタ（第２電界効果トラ
ンジスタ）１０１が形成され、これらによって相補型ト
ランジスタを構成している。そしてこの相補型トランジ
スタによって高速ロジック部Ａを形成している。
【００３５】また、同じく埋め込み絶縁膜２上には、ｎ
型電界効果トランジスタ１００よりも高い閾値電圧を有
するｎ型電界効果トランジスタ(第１電界効果トランジ
スタ)１０２が形成されている。このｎ型電界効果トラ
ンジスタ１０２のドレイン領域（第１ドレイン領域）９
は、ｎ型電界効果トランジスタ１００のソース領域（第
２ソース領域）８０と接続され、配線に接続されてい
る。この配線は電圧ＶＳＳ１１０が印加されている。こ
のｎ型電界効果トランジスタ１０２は高速ロジック部Ａ
が待機状態にある間にリーク電流が流れないようにオフ
されるリークカットスイッチ部Ｂとして機能する。図１
中トランジスタ１０２のソース領域（第１ソース領域）
８は接地され、トランジスタ１０１のドレイン領域（第
２ドレイン領域）９１は、電源電圧ＶＤＤ１１２が印加
されている。またリークカット用トランジスタ１０２の
ゲート電極（第１ゲート電極）７はブースト用配線に接
続されブースト電圧ＶＢｏｏｓｔ印加装置１１１に接続
されている。
型電界効果トランジスタ１００よりも高い閾値電圧を有
するｎ型電界効果トランジスタ(第１電界効果トランジ
スタ)１０２が形成されている。このｎ型電界効果トラ
ンジスタ１０２のドレイン領域（第１ドレイン領域）９
は、ｎ型電界効果トランジスタ１００のソース領域（第
２ソース領域）８０と接続され、配線に接続されてい
る。この配線は電圧ＶＳＳ１１０が印加されている。こ
のｎ型電界効果トランジスタ１０２は高速ロジック部Ａ
が待機状態にある間にリーク電流が流れないようにオフ
されるリークカットスイッチ部Ｂとして機能する。図１
中トランジスタ１０２のソース領域（第１ソース領域）
８は接地され、トランジスタ１０１のドレイン領域（第
２ドレイン領域）９１は、電源電圧ＶＤＤ１１２が印加
されている。またリークカット用トランジスタ１０２の
ゲート電極（第１ゲート電極）７はブースト用配線に接
続されブースト電圧ＶＢｏｏｓｔ印加装置１１１に接続
されている。
【００３６】リークカット用トランジスタ１０２は、埋
め込み絶縁膜２上に形成された格子緩和したＳｉ
０．８４Ｇｅ０．１６膜（第１格子緩和ＳｉＧｅ膜）３
と、この格子緩和ＳｉＧｅ膜３上に形成された歪Ｓｉ膜
（第１歪Ｓｉ膜）４と、この歪Ｓｉ膜４上に形成された
ＳｉＯ２からなるゲート絶縁膜（第１ゲート絶縁膜）６
と、このゲート絶縁膜６上に形成されたタングステンか
らなるゲート電極（第１ゲート電極）７と、ゲート絶縁
膜６下の歪Ｓｉ膜４中に形成されたチャネル領域５（第
１チャネル領域）と、歪Ｓｉ膜４中に離間して形成さ
れ、それらの間にチャネル領域５が位置するようにして
設けられたソース領域８（第１ソース領域）及びドレイ
ン領域（第１ドレイン領域）９とから構成されている。
め込み絶縁膜２上に形成された格子緩和したＳｉ
０．８４Ｇｅ０．１６膜（第１格子緩和ＳｉＧｅ膜）３
と、この格子緩和ＳｉＧｅ膜３上に形成された歪Ｓｉ膜
（第１歪Ｓｉ膜）４と、この歪Ｓｉ膜４上に形成された
ＳｉＯ２からなるゲート絶縁膜（第１ゲート絶縁膜）６
と、このゲート絶縁膜６上に形成されたタングステンか
らなるゲート電極（第１ゲート電極）７と、ゲート絶縁
膜６下の歪Ｓｉ膜４中に形成されたチャネル領域５（第
１チャネル領域）と、歪Ｓｉ膜４中に離間して形成さ
れ、それらの間にチャネル領域５が位置するようにして
設けられたソース領域８（第１ソース領域）及びドレイ
ン領域（第１ドレイン領域）９とから構成されている。
【００３７】また、相補型電界効果トランジスタを構成
する一方のｎ型電界効果トランジスタ１００は、埋め込
み絶縁膜２上に形成された格子緩和したＳｉ０．６Ｇｅ
０． ４膜（第２格子緩和ＳｉＧｅ膜）３０と、この格子
緩和ＳｉＧｅ膜３０上に形成された歪Ｓｉ膜（第２歪Ｓ
ｉ膜）４０と、この歪Ｓｉ膜４０上に形成されたＳｉＯ
２からなるゲート絶縁膜（第２ゲート絶縁膜）６０と、
このゲート絶縁膜６０上に形成されたタングステンから
なるゲート電極（第２ゲート電極）７０と、ゲート絶縁
膜６０下の歪Ｓｉ膜４０中に形成されたチャネル領域
（第２チャネル領域）５０と、歪Ｓｉ膜４０中に離間し
て形成され、それらの間にチャネル領域５０が位置する
ようにして設けられたソース領域（第２ソース領域）８
０及びドレイン領域（第２ドレイン領域）９０とから構
成されている。
する一方のｎ型電界効果トランジスタ１００は、埋め込
み絶縁膜２上に形成された格子緩和したＳｉ０．６Ｇｅ
０． ４膜（第２格子緩和ＳｉＧｅ膜）３０と、この格子
緩和ＳｉＧｅ膜３０上に形成された歪Ｓｉ膜（第２歪Ｓ
ｉ膜）４０と、この歪Ｓｉ膜４０上に形成されたＳｉＯ
２からなるゲート絶縁膜（第２ゲート絶縁膜）６０と、
このゲート絶縁膜６０上に形成されたタングステンから
なるゲート電極（第２ゲート電極）７０と、ゲート絶縁
膜６０下の歪Ｓｉ膜４０中に形成されたチャネル領域
（第２チャネル領域）５０と、歪Ｓｉ膜４０中に離間し
て形成され、それらの間にチャネル領域５０が位置する
ようにして設けられたソース領域（第２ソース領域）８
０及びドレイン領域（第２ドレイン領域）９０とから構
成されている。
【００３８】また、相補型電界効果トランジスタを構成
する他方のｐ型電界効果トランジスタ１０１は、埋め込
み絶縁膜２上に形成された格子緩和したＳｉ０．６Ｇｅ
０． ４膜（第２格子緩和ＳｉＧｅ膜）３１と、この格子
緩和ＳｉＧｅ膜３１上に形成された歪Ｓｉ膜（第２歪Ｓ
ｉ膜）４１と、この歪Ｓｉ膜４１上に形成されたＳｉＯ
２からなるゲート絶縁膜（第２ゲート絶縁膜）６１と、
このゲート絶縁膜６１上に形成されたタングステンから
なるゲート電極（第２ゲート電極）７１と、ゲート絶縁
膜６１下の歪Ｓｉ膜４１中に形成されたチャネル領域
（第２チャネル領域）５１と、歪Ｓｉ膜４１中に離間し
て形成され、それらの間にチャネル領域５１が位置する
ようにして設けられたソース領域（第２ソース領域）８
１及びドレイン領域（第２ドレイン領域）９１とから構
成されている。
する他方のｐ型電界効果トランジスタ１０１は、埋め込
み絶縁膜２上に形成された格子緩和したＳｉ０．６Ｇｅ
０． ４膜（第２格子緩和ＳｉＧｅ膜）３１と、この格子
緩和ＳｉＧｅ膜３１上に形成された歪Ｓｉ膜（第２歪Ｓ
ｉ膜）４１と、この歪Ｓｉ膜４１上に形成されたＳｉＯ
２からなるゲート絶縁膜（第２ゲート絶縁膜）６１と、
このゲート絶縁膜６１上に形成されたタングステンから
なるゲート電極（第２ゲート電極）７１と、ゲート絶縁
膜６１下の歪Ｓｉ膜４１中に形成されたチャネル領域
（第２チャネル領域）５１と、歪Ｓｉ膜４１中に離間し
て形成され、それらの間にチャネル領域５１が位置する
ようにして設けられたソース領域（第２ソース領域）８
１及びドレイン領域（第２ドレイン領域）９１とから構
成されている。
【００３９】これらのトランジスタはいわゆるＳＯＩ構
造を有している。
造を有している。
【００４０】各配線に加えられる電圧は、０≦ＶＳＳ≦
ＶＤＤ＜ＶＢｏｏｓｔである。また厚い格子緩和ＳｉＧ
ｅ膜３の膜厚は５０ｎｍ、薄い格子緩和ＳｉＧｅ膜３０
及び３１の膜厚は１０ｎｍである。歪Ｓｉ膜４、４０及
び４１の膜厚は５ｎｍである。リークカット用トランジ
スタ１０２及びｎ型電界効果トランジスタ１００のソー
ス領域８、８０及びドレイン領域９、９０には、ｎ型不
純物が拡散されている。拡散範囲は歪Ｓｉ膜４、４０だ
けではなく、格子緩和ＳｉＧｅ膜３、３０までである。
またＣＭＯＳを構成するｐ型電界効果トランジスタ１０
１のソース領域８１及びドレイン領域９１には、ｐ型不
純物が拡散されている。拡散範囲は歪Ｓｉ膜４１だけで
なく、格子緩和ＳｉＧｅ膜３１までである。
ＶＤＤ＜ＶＢｏｏｓｔである。また厚い格子緩和ＳｉＧ
ｅ膜３の膜厚は５０ｎｍ、薄い格子緩和ＳｉＧｅ膜３０
及び３１の膜厚は１０ｎｍである。歪Ｓｉ膜４、４０及
び４１の膜厚は５ｎｍである。リークカット用トランジ
スタ１０２及びｎ型電界効果トランジスタ１００のソー
ス領域８、８０及びドレイン領域９、９０には、ｎ型不
純物が拡散されている。拡散範囲は歪Ｓｉ膜４、４０だ
けではなく、格子緩和ＳｉＧｅ膜３、３０までである。
またＣＭＯＳを構成するｐ型電界効果トランジスタ１０
１のソース領域８１及びドレイン領域９１には、ｐ型不
純物が拡散されている。拡散範囲は歪Ｓｉ膜４１だけで
なく、格子緩和ＳｉＧｅ膜３１までである。
【００４１】この半導体装置において、リークカット用
トランジスタ１０２下の格子緩和ＳｉＧｅ層３における
Ｇｅ濃度が、ＣＭＯＳを構成するトランジスタ１００及
び１０１下の格子緩和ＳｉＧｅ３０及び３１のＧｅ濃度
よりも小さくなっている。したがってチャネル領域５を
構成する歪Ｓｉ膜４は、チャネル領域５０及び５１を構
成する歪Ｓｉ膜４０及び４１よりも歪量が小さくなる。
この場合リークカット用トランジスタ１０２の閾値電圧
が、ＣＭＯＳ用トランジスタ１００及び１０１よりも高
くなっている。このとき格子緩和ＳｉＧｅ膜３のＧｅ組
成ｘは、格子緩和ＳｉＧｅ膜３０及び３１のＧｅ組成ｙ
よりも低い条件で任意に選ぶことができる。
トランジスタ１０２下の格子緩和ＳｉＧｅ層３における
Ｇｅ濃度が、ＣＭＯＳを構成するトランジスタ１００及
び１０１下の格子緩和ＳｉＧｅ３０及び３１のＧｅ濃度
よりも小さくなっている。したがってチャネル領域５を
構成する歪Ｓｉ膜４は、チャネル領域５０及び５１を構
成する歪Ｓｉ膜４０及び４１よりも歪量が小さくなる。
この場合リークカット用トランジスタ１０２の閾値電圧
が、ＣＭＯＳ用トランジスタ１００及び１０１よりも高
くなっている。このとき格子緩和ＳｉＧｅ膜３のＧｅ組
成ｘは、格子緩和ＳｉＧｅ膜３０及び３１のＧｅ組成ｙ
よりも低い条件で任意に選ぶことができる。
【００４２】歪Ｓｉをチャネル領域とするｎ型ＭＯＳＦ
ＥＴの伝導帯の基底準位のエネルギーは、下地のＳｉ
１−ｘＧｅｘ（０≦ｘ≦１）膜のＧｅ組成ｘに対して?
Ｅｃ＝−０．５ｘのように変化する。したがって理想的
なＳパラメタ（Ｓ＝６０ｍＶ／ｄｅｃａｄｅ）のＭＯＳ
ＦＥＴの閾値を一桁変化させるには、最低でもｘを０．
１２以上変化させる必要がある。もっとも小さなｘで一
桁の閾値変化を得るためには、図１中、領域ＢのＳｉ
１−ｘＧｅｘ（０≦ｘ＜１）膜３のＧｅ組成ｘを０、す
なわちトランジスタ１０２を、Ｓｉ膜３を有する通常の
ＳＯＩ−ＭＯＳＦＥＴとし、領域ＡのＳｉＧｅ膜３０の
Ｇｅ組成を１２原子％とすればよい。
ＥＴの伝導帯の基底準位のエネルギーは、下地のＳｉ
１−ｘＧｅｘ（０≦ｘ≦１）膜のＧｅ組成ｘに対して?
Ｅｃ＝−０．５ｘのように変化する。したがって理想的
なＳパラメタ（Ｓ＝６０ｍＶ／ｄｅｃａｄｅ）のＭＯＳ
ＦＥＴの閾値を一桁変化させるには、最低でもｘを０．
１２以上変化させる必要がある。もっとも小さなｘで一
桁の閾値変化を得るためには、図１中、領域ＢのＳｉ
１−ｘＧｅｘ（０≦ｘ＜１）膜３のＧｅ組成ｘを０、す
なわちトランジスタ１０２を、Ｓｉ膜３を有する通常の
ＳＯＩ−ＭＯＳＦＥＴとし、領域ＡのＳｉＧｅ膜３０の
Ｇｅ組成を１２原子％とすればよい。
【００４３】一方、領域ＡのＳｉＧｅ膜３０、３１のＧ
ｅ組成は２５原子％以上が好ましい。これはＧｅ組成が
大きいほど歪Ｓｉ膜の電子或いは正孔の移動度が増大
し、駆動力が増大するためである。電子がキャリアの場
合Ｇｅ組成が１５原子％、正孔がキャリアの場合Ｇｅ組
成が２５％原子％程度で移動度の増大率が飽和するの
で、Ｇｅ組成が２５原子％以上であればｐチャネルＭＯ
ＳＦＥＴ及びｎチャネルＭＯＳＦＥＴ両方とも最大限の
移動度が享受できるためである。
ｅ組成は２５原子％以上が好ましい。これはＧｅ組成が
大きいほど歪Ｓｉ膜の電子或いは正孔の移動度が増大
し、駆動力が増大するためである。電子がキャリアの場
合Ｇｅ組成が１５原子％、正孔がキャリアの場合Ｇｅ組
成が２５％原子％程度で移動度の増大率が飽和するの
で、Ｇｅ組成が２５原子％以上であればｐチャネルＭＯ
ＳＦＥＴ及びｎチャネルＭＯＳＦＥＴ両方とも最大限の
移動度が享受できるためである。
【００４４】また、このとき領域ＢのＳｉＧｅ膜３及び
領域ＡのＳｉＧｅ膜３０、３１のＧｅ組成の差は１２原
子％以上であれば好ましい。
領域ＡのＳｉＧｅ膜３０、３１のＧｅ組成の差は１２原
子％以上であれば好ましい。
【００４５】図８は、本実施形態のＣＭＯＳにおけるＭ
ＯＳＦＥＴのチャネル部分のバンド図である。
ＯＳＦＥＴのチャネル部分のバンド図である。
【００４６】図８に示すように、歪Ｓｉ−ＭＯＳＦＥＴ
においては、下地ＳｉＧｅのＧｅ組成が増大すると、φ
ｍｓ、およびＥｇ−φｍｓが減少するので、ｐチャネル
ＭＯＳＦＥＴ、ｎチャネルＭＯＳＦＥＴとも閾値電圧の
絶対値が減少する。ここで、Ｅｇは歪Ｓｉのバンドギャ
ップ、φｍｓはゲート電極の仕事関数と歪Ｓｉの電子親
和力との差である。ただし、閾値電圧の下地ＳｉＧｅ膜
のＧｅ組成（或いは歪Ｓｉの歪量）に対する依存性はｎ
チャネルＭＯＳＦＥＴのほうがｐチャネルＭＯＳＦＥＴ
より大きい。
においては、下地ＳｉＧｅのＧｅ組成が増大すると、φ
ｍｓ、およびＥｇ−φｍｓが減少するので、ｐチャネル
ＭＯＳＦＥＴ、ｎチャネルＭＯＳＦＥＴとも閾値電圧の
絶対値が減少する。ここで、Ｅｇは歪Ｓｉのバンドギャ
ップ、φｍｓはゲート電極の仕事関数と歪Ｓｉの電子親
和力との差である。ただし、閾値電圧の下地ＳｉＧｅ膜
のＧｅ組成（或いは歪Ｓｉの歪量）に対する依存性はｎ
チャネルＭＯＳＦＥＴのほうがｐチャネルＭＯＳＦＥＴ
より大きい。
【００４７】次に、本実施形態についての変形例を説明
する。先ず、ゲート電極については、タングステン以外
にも、モリブデン、タンタル等の高融点金属やポリシリ
コン或いはポリシリコンゲルマニウムまたはこれらとの
シリサイド（ＴｉＳｉ２、ＣｏＳｉ２、ＮｉＳｉ）との
積層構造を用いることができる。さらにＣＭＯＳとして
の良好な動作を考慮するとｐチャネルＭＯＳＦＥＴ及び
ｎチャネルＭＯＳＦＥＴの閾値の絶対値をそろえると良
い。そのためｐチャネルＭＯＳＦＥＴ及びｎチャネルＭ
ＯＳＦＥＴにおいて下地層のＳｉＧｅ膜の組成は互いに
異なるようにしても良い。好ましくは、ｐチャネルＭＯ
ＳＦＥＴの下地ＳｉＧｅのＧｅ組成をｎチャネルＭＯＳ
ＦＥＴの下地ＳｉＧｅのＧｅ組成より高く設定する。
する。先ず、ゲート電極については、タングステン以外
にも、モリブデン、タンタル等の高融点金属やポリシリ
コン或いはポリシリコンゲルマニウムまたはこれらとの
シリサイド（ＴｉＳｉ２、ＣｏＳｉ２、ＮｉＳｉ）との
積層構造を用いることができる。さらにＣＭＯＳとして
の良好な動作を考慮するとｐチャネルＭＯＳＦＥＴ及び
ｎチャネルＭＯＳＦＥＴの閾値の絶対値をそろえると良
い。そのためｐチャネルＭＯＳＦＥＴ及びｎチャネルＭ
ＯＳＦＥＴにおいて下地層のＳｉＧｅ膜の組成は互いに
異なるようにしても良い。好ましくは、ｐチャネルＭＯ
ＳＦＥＴの下地ＳｉＧｅのＧｅ組成をｎチャネルＭＯＳ
ＦＥＴの下地ＳｉＧｅのＧｅ組成より高く設定する。
【００４８】このように完全空乏型の電界効果トランジ
スタにおいても、閾値電圧が低く微細で高速動作が可能
ではあるがオフ電流の多いトランジスタ１００及び１０
１を主要なＣＭＯＳ論理回路部Ａに用い、一方で閾値電
圧が高くカットオフ特性に優れたトランジスタ１０２を
リークカット用トランジスタとして用いることができ
る。
スタにおいても、閾値電圧が低く微細で高速動作が可能
ではあるがオフ電流の多いトランジスタ１００及び１０
１を主要なＣＭＯＳ論理回路部Ａに用い、一方で閾値電
圧が高くカットオフ特性に優れたトランジスタ１０２を
リークカット用トランジスタとして用いることができ
る。
【００４９】次に、図１に示した半導体装置の製造方法
について図２及び図３を用いて説明する。
について図２及び図３を用いて説明する。
【００５０】先ず、図２（ａ）に示すように、主面が
（１００）であるシリコン基板１上に傾斜組成ＳｉＧｅ
層１０を形成する。この成膜方法としてＣＶＤ法或いは
ＭＢＥ法によるエピタキシャル成長を用いることができ
る。傾斜組成Ｓｉ１−ｘＧｅｘ層１０はシリコン基板１
表面からＧｅ組成ｘを０から０．１に徐々に変化するよ
うにＧｅ原料ガスの流量を調整する。次に、同様に傾斜
組成ＳｉＧｅ層１０上にＳｉ０．９Ｇｅ０．１層１１を
形成する。
（１００）であるシリコン基板１上に傾斜組成ＳｉＧｅ
層１０を形成する。この成膜方法としてＣＶＤ法或いは
ＭＢＥ法によるエピタキシャル成長を用いることができ
る。傾斜組成Ｓｉ１−ｘＧｅｘ層１０はシリコン基板１
表面からＧｅ組成ｘを０から０．１に徐々に変化するよ
うにＧｅ原料ガスの流量を調整する。次に、同様に傾斜
組成ＳｉＧｅ層１０上にＳｉ０．９Ｇｅ０．１層１１を
形成する。
【００５１】次に、この基板を成膜装置からイオン注入
装置に移動し、Ｓｉ０．９Ｇｅ０． １層１１の表面から
酸素イオンを注入する。このときのイオン注入エネルギ
ーは１６０ｋｅＶ、ドーズ量は４×１０１７ｃｍ−２で
あった。そしてこの基板を１３５０℃で６時間熱処理す
ると、図２（ｂ）に示すように厚さ１００ｎｍの埋め込
み絶縁膜２と、厚さ３００ｎｍのＳｉＧｅ層１２が形成
される。この熱処理工程により埋め込み絶縁膜２はＳｉ
Ｏ２となり、図２（ａ）に示す傾斜組成ＳｉＧｅ層１０
中のＧｅ原子は、Ｓｉ基板１内に拡散する。またこの熱
処理によってＳｉＧｅ層１２は格子緩和する。
装置に移動し、Ｓｉ０．９Ｇｅ０． １層１１の表面から
酸素イオンを注入する。このときのイオン注入エネルギ
ーは１６０ｋｅＶ、ドーズ量は４×１０１７ｃｍ−２で
あった。そしてこの基板を１３５０℃で６時間熱処理す
ると、図２（ｂ）に示すように厚さ１００ｎｍの埋め込
み絶縁膜２と、厚さ３００ｎｍのＳｉＧｅ層１２が形成
される。この熱処理工程により埋め込み絶縁膜２はＳｉ
Ｏ２となり、図２（ａ）に示す傾斜組成ＳｉＧｅ層１０
中のＧｅ原子は、Ｓｉ基板１内に拡散する。またこの熱
処理によってＳｉＧｅ層１２は格子緩和する。
【００５２】次に、ケミカルドライエッチングによって
格子緩和ＳｉＧｅ層１２を８０ｎｍまで薄膜化した後、
基板上の一部をマスクによって保護し再びケミカルドラ
イエッチングによって格子緩和ＳｉＧｅ層１２の一部を
薄膜化する。このようにして図２（ｃ）に示すように、
厚い格子緩和ＳｉＧｅ膜１３（厚さ８０ｎｍ）及び薄い
格子緩和ＳｉＧｅ膜１４（厚さ５０ｎｍ）を形成する。
さらに厚い格子緩和ＳｉＧｅ膜１３と薄い格子緩和Ｓｉ
Ｇｅ膜１４とは、フォトリソ工程によって分離させる。
これらの工程によって、絶縁膜２上に異なる厚さの第１
ＳｉＧｅ膜１３及び第２ＳｉＧｅ膜１４が形成される。
格子緩和ＳｉＧｅ層１２を８０ｎｍまで薄膜化した後、
基板上の一部をマスクによって保護し再びケミカルドラ
イエッチングによって格子緩和ＳｉＧｅ層１２の一部を
薄膜化する。このようにして図２（ｃ）に示すように、
厚い格子緩和ＳｉＧｅ膜１３（厚さ８０ｎｍ）及び薄い
格子緩和ＳｉＧｅ膜１４（厚さ５０ｎｍ）を形成する。
さらに厚い格子緩和ＳｉＧｅ膜１３と薄い格子緩和Ｓｉ
Ｇｅ膜１４とは、フォトリソ工程によって分離させる。
これらの工程によって、絶縁膜２上に異なる厚さの第１
ＳｉＧｅ膜１３及び第２ＳｉＧｅ膜１４が形成される。
【００５３】次に、この基板を１１００℃において乾燥
熱酸化処理を行う。この酸化工程によって第１ＳｉＧｅ
膜１３及び第２ＳｉＧｅ膜１４は、表面から酸化される
ことによって、表面にＳｉＯ２膜１５が形成される。す
ると第１ＳｉＧｅ膜１３及び第２ＳｉＧｅ膜１４中のＳ
ｉ原子は酸素原子との結合に用いられ、逆にＧｅ原子は
酸化膜から吐き出される。この吐き出されたＧｅ原子は
第１ＳｉＧｅ膜１３及び第２ＳｉＧｅ膜１４の残りの部
分に蓄積されることになる。
熱酸化処理を行う。この酸化工程によって第１ＳｉＧｅ
膜１３及び第２ＳｉＧｅ膜１４は、表面から酸化される
ことによって、表面にＳｉＯ２膜１５が形成される。す
ると第１ＳｉＧｅ膜１３及び第２ＳｉＧｅ膜１４中のＳ
ｉ原子は酸素原子との結合に用いられ、逆にＧｅ原子は
酸化膜から吐き出される。この吐き出されたＧｅ原子は
第１ＳｉＧｅ膜１３及び第２ＳｉＧｅ膜１４の残りの部
分に蓄積されることになる。
【００５４】一方埋め込み絶縁膜２はＧｅ原子がシリコ
ン基板１中に拡散するのを防ぐために、酸化が進行する
と共に第１ＳｉＧｅ膜１３及び第２ＳｉＧｅ層１４中の
Ｇｅ組成は大きくなっていく。また、埋め込み絶縁膜２
と第１ＳｉＧｅ膜１３及び第２ＳｉＧｅ膜１４との界面
は１０００℃以上の高温では結合が弱くなる。したがっ
てＧｅ組成の上昇による格子定数の変化に伴う歪は、第
１ＳｉＧｅ膜１３及び第２ＳｉＧｅ膜に新たに導入され
ることなく格子緩和した状態を保つ。
ン基板１中に拡散するのを防ぐために、酸化が進行する
と共に第１ＳｉＧｅ膜１３及び第２ＳｉＧｅ層１４中の
Ｇｅ組成は大きくなっていく。また、埋め込み絶縁膜２
と第１ＳｉＧｅ膜１３及び第２ＳｉＧｅ膜１４との界面
は１０００℃以上の高温では結合が弱くなる。したがっ
てＧｅ組成の上昇による格子定数の変化に伴う歪は、第
１ＳｉＧｅ膜１３及び第２ＳｉＧｅ膜に新たに導入され
ることなく格子緩和した状態を保つ。
【００５５】このようにして、図３（ａ）に示すよう
に、絶縁膜２上にＧｅ組成の異なる第１格子緩和ＳｉＧ
ｅ膜３及び第２格子緩和ＳｉＧｅ膜３０が形成される。
に、絶縁膜２上にＧｅ組成の異なる第１格子緩和ＳｉＧ
ｅ膜３及び第２格子緩和ＳｉＧｅ膜３０が形成される。
【００５６】この実施形態では第１ＳｉＧｅ膜１３及び
第２ＳｉＧｅ膜１４（図２（ｃ））は、ＳＩＭＯＸ工程
によって埋め込み絶縁膜２形成時に同時に格子緩和して
いる。一方予めＳＯＩ基板を購入し、ＳＯＩ基板上に膜
厚の異なる第１ＳｉＧｅ膜１３及び第２ＳｉＧｅ膜１４
（図２（ｃ））をエピタキシャル成長させて形成しても
良い。この場合第１ＳｉＧｅ膜１３及び第２ＳｉＧｅ膜
１４（図２（ｃ））は歪んだ状態であり、図３（ａ）に
示すＧｅ組成を異ならしめるための酸化工程と同時に格
子緩和され、第１格子緩和ＳｉＧｅ膜３及び第２格子緩
和膜３０を形成できる。
第２ＳｉＧｅ膜１４（図２（ｃ））は、ＳＩＭＯＸ工程
によって埋め込み絶縁膜２形成時に同時に格子緩和して
いる。一方予めＳＯＩ基板を購入し、ＳＯＩ基板上に膜
厚の異なる第１ＳｉＧｅ膜１３及び第２ＳｉＧｅ膜１４
（図２（ｃ））をエピタキシャル成長させて形成しても
良い。この場合第１ＳｉＧｅ膜１３及び第２ＳｉＧｅ膜
１４（図２（ｃ））は歪んだ状態であり、図３（ａ）に
示すＧｅ組成を異ならしめるための酸化工程と同時に格
子緩和され、第１格子緩和ＳｉＧｅ膜３及び第２格子緩
和膜３０を形成できる。
【００５７】このとき酸化前のＳｉＧｅ膜の厚さをＴ
１、酸化後のＳｉＧｅ膜の厚さをＴ２とすると、酸化後
のＧｅ組成は酸化前のＴ１／Ｔ２倍となる。したがって
酸化前のＧｅ組成をｘ（０≦ｘ≦１）、厚いＳｉＧｅ膜
３の厚さをＴｉ、薄いＳｉＧｅ膜３０の厚さをＴｉ−Δ
（差はΔ）、酸化によって消費される厚さを共にＴｃ、
厚いＳｉＧｅ膜３と薄いＳｉＧｅ膜３０の酸化後のＧｅ
組成をそれぞれｘａ（０≦ｘａ≦１）、ｘｂ（０≦ｘｂ
≦１）とすると、ｘａ＝ｘ｛Ｔｉ／（Ｔｉ−Ｔｃ）｝、
ｘｂ＝ｘ｛（Ｔｉ−Δ）／（Ｔｉ−Δ−Ｔｃ）｝とな
る。
１、酸化後のＳｉＧｅ膜の厚さをＴ２とすると、酸化後
のＧｅ組成は酸化前のＴ１／Ｔ２倍となる。したがって
酸化前のＧｅ組成をｘ（０≦ｘ≦１）、厚いＳｉＧｅ膜
３の厚さをＴｉ、薄いＳｉＧｅ膜３０の厚さをＴｉ−Δ
（差はΔ）、酸化によって消費される厚さを共にＴｃ、
厚いＳｉＧｅ膜３と薄いＳｉＧｅ膜３０の酸化後のＧｅ
組成をそれぞれｘａ（０≦ｘａ≦１）、ｘｂ（０≦ｘｂ
≦１）とすると、ｘａ＝ｘ｛Ｔｉ／（Ｔｉ−Ｔｃ）｝、
ｘｂ＝ｘ｛（Ｔｉ−Δ）／（Ｔｉ−Δ−Ｔｃ）｝とな
る。
【００５８】すると、ｘｂ／ｘａ＝｛１−（Δ／Ｔ
ｉ）｝／[１−｛Δ／（Ｔｉ−Ｔｃ）｝]＞１なので、薄
いＳｉＧｅ膜３０のＧｅ組成は、厚いＳｉＧｅ膜３より
も大きくなる。
ｉ）｝／[１−｛Δ／（Ｔｉ−Ｔｃ）｝]＞１なので、薄
いＳｉＧｅ膜３０のＧｅ組成は、厚いＳｉＧｅ膜３より
も大きくなる。
【００５９】本実施形態では、以上の原理に基づいてＧ
ｅ組成の異なる格子緩和ＳｉＧｅ膜を埋め込み絶縁膜上
に形成した。本実施形態では、具体的には厚いＳｉＧｅ
膜３の厚さを８０ｎｍから５０ｎｍにし、薄いＳｉＧｅ
膜３０の厚さを４０ｎｍから１０ｎｍまで酸化により薄
膜化する。その結果厚い方は、Ｇｅ組成が１６原子％の
格子緩和ＳｉＧｅ膜３、薄いほうは、Ｇｅ組成が４０原
子％の格子緩和ＳｉＧｅ膜３０が形成される。
ｅ組成の異なる格子緩和ＳｉＧｅ膜を埋め込み絶縁膜上
に形成した。本実施形態では、具体的には厚いＳｉＧｅ
膜３の厚さを８０ｎｍから５０ｎｍにし、薄いＳｉＧｅ
膜３０の厚さを４０ｎｍから１０ｎｍまで酸化により薄
膜化する。その結果厚い方は、Ｇｅ組成が１６原子％の
格子緩和ＳｉＧｅ膜３、薄いほうは、Ｇｅ組成が４０原
子％の格子緩和ＳｉＧｅ膜３０が形成される。
【００６０】次に、図３（ｂ）に示すように、図３
（ａ）で形成された酸化膜１５をフッ酸で剥離し、ＣＶ
Ｄ法等により歪Ｓｉ膜４及び４０をそれぞれ格子緩和Ｓ
ｉＧｅ膜３及び３０上にエピタキシャル成長する。こう
することによって歪Ｓｉ膜４及び４０は、それぞれの下
地膜である第１の格子緩和ＳｉＧｅ膜３及び第２の格子
緩和ＳｉＧｅ膜３０の格子定数に応じた、異なる歪を印
加されることになる。
（ａ）で形成された酸化膜１５をフッ酸で剥離し、ＣＶ
Ｄ法等により歪Ｓｉ膜４及び４０をそれぞれ格子緩和Ｓ
ｉＧｅ膜３及び３０上にエピタキシャル成長する。こう
することによって歪Ｓｉ膜４及び４０は、それぞれの下
地膜である第１の格子緩和ＳｉＧｅ膜３及び第２の格子
緩和ＳｉＧｅ膜３０の格子定数に応じた、異なる歪を印
加されることになる。
【００６１】次に、図３（ｃ）に示すように、歪Ｓｉ膜
４及び４０上にゲート絶縁膜６及び６０を形成し、ゲー
ト絶縁膜６及び６０上にゲート電極７及び７０を形成す
る。このように通常のＣＭＯＳ形成プロセスによってト
ランジスタを形成し、配線を形成する。このようにして
図１に示した半導体装置を形成することができる。図３
（ｃ）には図１と同一箇所は同一符号を付してその説明
を省略した。
４及び４０上にゲート絶縁膜６及び６０を形成し、ゲー
ト絶縁膜６及び６０上にゲート電極７及び７０を形成す
る。このように通常のＣＭＯＳ形成プロセスによってト
ランジスタを形成し、配線を形成する。このようにして
図１に示した半導体装置を形成することができる。図３
（ｃ）には図１と同一箇所は同一符号を付してその説明
を省略した。
【００６２】（実施形態２）次に、図１に示した半導体
装置について、別の半導体装置の製造方法を、図４及び
図５を用いて説明する。
装置について、別の半導体装置の製造方法を、図４及び
図５を用いて説明する。
【００６３】先ず、図４（ａ）に示すように、主面が
（１００）であるシリコン基板１上に傾斜組成ＳｉＧｅ
層１０を形成する。この成膜方法としてＣＶＤ法或いは
ＭＢＥ法によるエピタキシャル成長を用いることができ
る。傾斜組成Ｓｉ１−ｘＧｅｘ層１０はシリコン基板１
表面からＧｅ組成ｘを０から０．１に徐々に変化するよ
うにＧｅ原料ガスの流量を調整する。次に、同様に傾斜
組成ＳｉＧｅ層１０上にＳｉ０．９Ｇｅ０．１層１１を
形成する。
（１００）であるシリコン基板１上に傾斜組成ＳｉＧｅ
層１０を形成する。この成膜方法としてＣＶＤ法或いは
ＭＢＥ法によるエピタキシャル成長を用いることができ
る。傾斜組成Ｓｉ１−ｘＧｅｘ層１０はシリコン基板１
表面からＧｅ組成ｘを０から０．１に徐々に変化するよ
うにＧｅ原料ガスの流量を調整する。次に、同様に傾斜
組成ＳｉＧｅ層１０上にＳｉ０．９Ｇｅ０．１層１１を
形成する。
【００６４】次に、この基板を成膜装置からイオン注入
装置に移動し、Ｓｉ０．９Ｇｅ０． １層１１の表面から
酸素イオンを注入する。このときのイオン注入エネルギ
ーは１６０ｋｅＶ、ドーズ量は４×１０１７ｃｍ−２で
あった。そしてこの基板を１３５０℃で６時間熱処理す
ると、図４（ｂ）に示すように厚さ１００ｎｍの埋め込
み酸化膜２と、厚さ３００ｎｍのＳｉＧｅ層１２が形成
される。この熱処理工程により埋め込み酸化膜２はＳｉ
Ｏ２となり、ＳｉＧｅ層１２は格子緩和する。
装置に移動し、Ｓｉ０．９Ｇｅ０． １層１１の表面から
酸素イオンを注入する。このときのイオン注入エネルギ
ーは１６０ｋｅＶ、ドーズ量は４×１０１７ｃｍ−２で
あった。そしてこの基板を１３５０℃で６時間熱処理す
ると、図４（ｂ）に示すように厚さ１００ｎｍの埋め込
み酸化膜２と、厚さ３００ｎｍのＳｉＧｅ層１２が形成
される。この熱処理工程により埋め込み酸化膜２はＳｉ
Ｏ２となり、ＳｉＧｅ層１２は格子緩和する。
【００６５】次に、ケミカルドライエッチングによって
格子緩和ＳｉＧｅ層１２を８０ｎｍまで薄膜化した後、
図４（ｃ）に示すように、基板上にＳｉ３Ｎ４からなり
開口部を有するマスク１６を形成する。さらにマスク１
６が形成されているＳｉＧｅ膜１７領域と、マスク１６
が形成されてなく開口部に露出するＳｉＧｅ膜１８領域
を分離する。
格子緩和ＳｉＧｅ層１２を８０ｎｍまで薄膜化した後、
図４（ｃ）に示すように、基板上にＳｉ３Ｎ４からなり
開口部を有するマスク１６を形成する。さらにマスク１
６が形成されているＳｉＧｅ膜１７領域と、マスク１６
が形成されてなく開口部に露出するＳｉＧｅ膜１８領域
を分離する。
【００６６】次に、この基板を１１００℃において乾燥
熱酸化処理を行う。この酸化工程によって、開口部に露
出するＳｉＧｅ膜１８を表面から酸化して薄膜化し、Ｇ
ｅ組成を高くする。こうして図５（ａ）に示すように、
Ｇｅ組成の異なる、マスク下に位置する第１ＳｉＧｅ膜
３及び開口部に位置する第２ＳｉＧｅ膜３０を同時に形
成する。このときの厚い第１ＳｉＧｅ膜３のＧｅ組成は
０．１、厚さ８０ｎｍ、薄い第２ＳｉＧｅ膜３０のＧｅ
組成は０．４、厚さ２０ｎｍであった。
熱酸化処理を行う。この酸化工程によって、開口部に露
出するＳｉＧｅ膜１８を表面から酸化して薄膜化し、Ｇ
ｅ組成を高くする。こうして図５（ａ）に示すように、
Ｇｅ組成の異なる、マスク下に位置する第１ＳｉＧｅ膜
３及び開口部に位置する第２ＳｉＧｅ膜３０を同時に形
成する。このときの厚い第１ＳｉＧｅ膜３のＧｅ組成は
０．１、厚さ８０ｎｍ、薄い第２ＳｉＧｅ膜３０のＧｅ
組成は０．４、厚さ２０ｎｍであった。
【００６７】この酸化工程によってＳｉＧｅ膜１８（図
４（ｃ））は、表面から酸化されることによって、表面
にＳｉＯ２膜１５（図５（ａ））が形成される。すると
ＳｉＧｅ膜１８（図４（ｃ））中のＳｉ原子は酸素原子
との結合に用いられ、逆にＧｅ原子は酸化膜から吐き出
される。この吐き出されたＧｅ原子はＳｉＧｅ膜１８
（図４（ｃ））の残りの部分に蓄積されることになる。
４（ｃ））は、表面から酸化されることによって、表面
にＳｉＯ２膜１５（図５（ａ））が形成される。すると
ＳｉＧｅ膜１８（図４（ｃ））中のＳｉ原子は酸素原子
との結合に用いられ、逆にＧｅ原子は酸化膜から吐き出
される。この吐き出されたＧｅ原子はＳｉＧｅ膜１８
（図４（ｃ））の残りの部分に蓄積されることになる。
【００６８】一方埋め込み絶縁膜２はＧｅ原子がシリコ
ン基板１中に拡散するのを防ぐために、酸化が進行する
と共にＳｉＧｅ膜１８（図４（ｃ））中のＧｅ組成は大
きくなっていく。また、埋め込み絶縁膜２とＳｉＧｅ膜
１８との界面は１０００℃以上の高温では結合が弱くな
る。したがってＧｅ組成の上昇による格子定数の変化に
伴う歪は、ＳｉＧｅ膜１８に新たに導入されることなく
格子緩和した状態を保つ。
ン基板１中に拡散するのを防ぐために、酸化が進行する
と共にＳｉＧｅ膜１８（図４（ｃ））中のＧｅ組成は大
きくなっていく。また、埋め込み絶縁膜２とＳｉＧｅ膜
１８との界面は１０００℃以上の高温では結合が弱くな
る。したがってＧｅ組成の上昇による格子定数の変化に
伴う歪は、ＳｉＧｅ膜１８に新たに導入されることなく
格子緩和した状態を保つ。
【００６９】このようにして、図５（ａ）に示すよう
に、絶縁膜２上にＧｅ組成の異なる第１格子緩和ＳｉＧ
ｅ膜３及び第２格子緩和ＳｉＧｅ膜３０が形成される。
に、絶縁膜２上にＧｅ組成の異なる第１格子緩和ＳｉＧ
ｅ膜３及び第２格子緩和ＳｉＧｅ膜３０が形成される。
【００７０】この実施形態ではＳｉＧｅ膜１７及びＳｉ
Ｇｅ膜１８（図４（ｃ））は、ＳＩＭＯＸ工程によって
埋め込み絶縁膜２形成時に同時に格子緩和している。一
方予めＳＯＩ基板を購入し、ＳＯＩ基板上にＳｉＧｅ膜
１７及びＳｉＧｅ膜１８（図４（ｃ））をエピタキシャ
ル成長させて形成しても良い。この場合ＳｉＧｅ膜１７
及びＳｉＧｅ膜１８（図４（ｃ））は歪んだ状態であ
り、図５（ａ）に示すＧｅ組成を異ならしめるための酸
化工程と同時に格子緩和され、第１格子緩和ＳｉＧｅ膜
３及び第２格子緩和膜３０を形成できる。
Ｇｅ膜１８（図４（ｃ））は、ＳＩＭＯＸ工程によって
埋め込み絶縁膜２形成時に同時に格子緩和している。一
方予めＳＯＩ基板を購入し、ＳＯＩ基板上にＳｉＧｅ膜
１７及びＳｉＧｅ膜１８（図４（ｃ））をエピタキシャ
ル成長させて形成しても良い。この場合ＳｉＧｅ膜１７
及びＳｉＧｅ膜１８（図４（ｃ））は歪んだ状態であ
り、図５（ａ）に示すＧｅ組成を異ならしめるための酸
化工程と同時に格子緩和され、第１格子緩和ＳｉＧｅ膜
３及び第２格子緩和膜３０を形成できる。
【００７１】このようにこの酸化工程の際、一方のＳｉ
Ｇｅ膜にマスクを形成し酸化させないことによって、酸
化後のＧｅ濃度が異なる格子緩和ＳｉＧｅ膜を基板上に
形成できる。
Ｇｅ膜にマスクを形成し酸化させないことによって、酸
化後のＧｅ濃度が異なる格子緩和ＳｉＧｅ膜を基板上に
形成できる。
【００７２】次に、図５（ｂ）に示すように、図５
（ａ）で形成された酸化膜１５及びマスク１６をフッ酸
で剥離し、ＣＶＤ法等により歪Ｓｉ膜４及び４０をそれ
ぞれ格子緩和ＳｉＧｅ膜３及び３０上にエピタキシャル
成長する。こうすることによって歪Ｓｉ膜４及び４０
は、それぞれの下地膜である格子緩和ＳｉＧｅ膜３及び
３０の格子定数に応じた、異なる歪を印加されることに
なる。
（ａ）で形成された酸化膜１５及びマスク１６をフッ酸
で剥離し、ＣＶＤ法等により歪Ｓｉ膜４及び４０をそれ
ぞれ格子緩和ＳｉＧｅ膜３及び３０上にエピタキシャル
成長する。こうすることによって歪Ｓｉ膜４及び４０
は、それぞれの下地膜である格子緩和ＳｉＧｅ膜３及び
３０の格子定数に応じた、異なる歪を印加されることに
なる。
【００７３】次に、図５（ｃ）に示すように、歪Ｓｉ膜
４及び４０上にゲート絶縁膜６及び６０を形成し、ゲー
ト絶縁膜６及び６０上にゲート電極７及び７０を形成す
る。このように通常のＣＭＯＳ形成プロセスによってト
ランジスタを形成し、配線を形成する。このようにして
図１に示した半導体装置を形成することができる。図５
（ｃ）には図１と同一箇所は同一符号を付してその説明
を省略した。
４及び４０上にゲート絶縁膜６及び６０を形成し、ゲー
ト絶縁膜６及び６０上にゲート電極７及び７０を形成す
る。このように通常のＣＭＯＳ形成プロセスによってト
ランジスタを形成し、配線を形成する。このようにして
図１に示した半導体装置を形成することができる。図５
（ｃ）には図１と同一箇所は同一符号を付してその説明
を省略した。
【００７４】（実施形態３）図６は、本発明の実施形態
３にかかる半導体装置の断面図である。この半導体装置
は、歪ＳｉＧｅ膜中にｐチャネル領域を形成したトラン
ジスタ及び歪Ｓｉ膜中にｎチャネル領域を形成したトラ
ンジスタを用いて相補型電界効果トランジスタを構成
し、この相補型電界効果トランジスタに閾値電圧の高い
リークカット用電界効果トランジスタを接続したもので
ある。
３にかかる半導体装置の断面図である。この半導体装置
は、歪ＳｉＧｅ膜中にｐチャネル領域を形成したトラン
ジスタ及び歪Ｓｉ膜中にｎチャネル領域を形成したトラ
ンジスタを用いて相補型電界効果トランジスタを構成
し、この相補型電界効果トランジスタに閾値電圧の高い
リークカット用電界効果トランジスタを接続したもので
ある。
【００７５】主面に（００１）面を有するシリコン基板
１上に、シリコン酸化物からなる埋め込み絶縁膜２が形
成されている。埋め込み絶縁膜２上には、低い閾値電圧
を有するｎ型電界効果トランジスタ（第２電界効果トラ
ンジスタ）１０３及び低い閾値電圧を有するｐ型電界効
果トランジスタ（第３電界効果トランジスタ）１０４が
形成され、相補型トランジスタを構成している。これら
のトランジスタによって高速ロジック部Ａを形成してい
る。
１上に、シリコン酸化物からなる埋め込み絶縁膜２が形
成されている。埋め込み絶縁膜２上には、低い閾値電圧
を有するｎ型電界効果トランジスタ（第２電界効果トラ
ンジスタ）１０３及び低い閾値電圧を有するｐ型電界効
果トランジスタ（第３電界効果トランジスタ）１０４が
形成され、相補型トランジスタを構成している。これら
のトランジスタによって高速ロジック部Ａを形成してい
る。
【００７６】また、同じく埋め込み酸化膜２上には、ｎ
型電界効果トランジスタ１０３よりも高い閾値電圧を有
するｎ型電界効果トランジスタ(第１電界効果トランジ
スタ)１０２が形成されている。このｎ型電界効果トラ
ンジスタ１０２のドレイン領域（第１ドレイン領域）９
は、ｐ型電界効果トランジスタ１０４のソース領域（第
３ソース領域）８３と接続され、配線に接続されてい
る。この配線は電圧ＶＳＳ１１０が印加されている。こ
のｎ型電界効果トランジスタ１０２は高速ロジック部Ａ
の相補型トランジスタがオフしている間にリーク電流が
流れないようにオフされるリークカットスイッチ部Ｂと
して機能する。図６中トランジスタ１０２のソース領域
（第１ソース領域）８は接地され、トランジスタ１０３
のドレイン領域（第２ドレイン領域）９２は、電源電圧
ＶＤＤ１１２が印加されている。またリークカット用ト
ランジスタ１０２のゲート電極（第１ゲート電極）７は
ブースト用配線に接続され、ブースト電圧ＶＢｏｏｓｔ
印加装置１１１に接続されている。
型電界効果トランジスタ１０３よりも高い閾値電圧を有
するｎ型電界効果トランジスタ(第１電界効果トランジ
スタ)１０２が形成されている。このｎ型電界効果トラ
ンジスタ１０２のドレイン領域（第１ドレイン領域）９
は、ｐ型電界効果トランジスタ１０４のソース領域（第
３ソース領域）８３と接続され、配線に接続されてい
る。この配線は電圧ＶＳＳ１１０が印加されている。こ
のｎ型電界効果トランジスタ１０２は高速ロジック部Ａ
の相補型トランジスタがオフしている間にリーク電流が
流れないようにオフされるリークカットスイッチ部Ｂと
して機能する。図６中トランジスタ１０２のソース領域
（第１ソース領域）８は接地され、トランジスタ１０３
のドレイン領域（第２ドレイン領域）９２は、電源電圧
ＶＤＤ１１２が印加されている。またリークカット用ト
ランジスタ１０２のゲート電極（第１ゲート電極）７は
ブースト用配線に接続され、ブースト電圧ＶＢｏｏｓｔ
印加装置１１１に接続されている。
【００７７】リークカット用トランジスタ１０２は、埋
め込み絶縁膜２上に形成された格子緩和したＳｉ
０．８４Ｇｅ０．１６膜（第１格子緩和ＳｉＧｅ膜）３
と、この格子緩和ＳｉＧｅ膜３上に形成された歪Ｓｉ膜
（第１歪Ｓｉ膜）４と、この歪Ｓｉ膜４上に形成された
ＳｉＯ２からなるゲート絶縁膜（第１ゲート絶縁膜）６
と、このゲート絶縁膜６上に形成されたタングステンか
らなるゲート電極（第１ゲート電極）７と、ゲート絶縁
膜６下の歪Ｓｉ膜４中に形成されたチャネル領域５（第
１チャネル領域）と、歪Ｓｉ膜４中に離間して形成さ
れ、それらの間にチャネル領域５が位置するようにして
設けられたソース領域８（第１ソース領域）及びドレイ
ン領域（第１ドレイン領域）９とから構成されている。
め込み絶縁膜２上に形成された格子緩和したＳｉ
０．８４Ｇｅ０．１６膜（第１格子緩和ＳｉＧｅ膜）３
と、この格子緩和ＳｉＧｅ膜３上に形成された歪Ｓｉ膜
（第１歪Ｓｉ膜）４と、この歪Ｓｉ膜４上に形成された
ＳｉＯ２からなるゲート絶縁膜（第１ゲート絶縁膜）６
と、このゲート絶縁膜６上に形成されたタングステンか
らなるゲート電極（第１ゲート電極）７と、ゲート絶縁
膜６下の歪Ｓｉ膜４中に形成されたチャネル領域５（第
１チャネル領域）と、歪Ｓｉ膜４中に離間して形成さ
れ、それらの間にチャネル領域５が位置するようにして
設けられたソース領域８（第１ソース領域）及びドレイ
ン領域（第１ドレイン領域）９とから構成されている。
【００７８】また、相補型電界効果トランジスタを構成
する一方のｎ型電界効果トランジスタ１０３は、埋め込
み絶縁膜２上に形成された格子緩和したＳｉ０．６Ｇｅ
０． ４膜（第２格子緩和ＳｉＧｅ膜）３２と、この格子
緩和ＳｉＧｅ膜３２上に形成された歪Ｓｉ膜（第２歪Ｓ
ｉ膜）４２と、この歪Ｓｉ膜４２上に形成されたＳｉＯ
２からなるゲート絶縁膜（第２ゲート絶縁膜）６２と、
このゲート絶縁膜６２上に形成されたタングステンから
なるゲート電極（第２ゲート電極）７２と、ゲート絶縁
膜６２下の歪Ｓｉ膜４２中に形成されたチャネル領域
（第２チャネル領域）５２と、歪Ｓｉ膜４２中に離間し
て形成され、それらの間にチャネル領域５２が位置する
ようにして設けられたソース領域（第２ソース領域）８
２及びドレイン領域（第２ドレイン領域）９２とから構
成されている。
する一方のｎ型電界効果トランジスタ１０３は、埋め込
み絶縁膜２上に形成された格子緩和したＳｉ０．６Ｇｅ
０． ４膜（第２格子緩和ＳｉＧｅ膜）３２と、この格子
緩和ＳｉＧｅ膜３２上に形成された歪Ｓｉ膜（第２歪Ｓ
ｉ膜）４２と、この歪Ｓｉ膜４２上に形成されたＳｉＯ
２からなるゲート絶縁膜（第２ゲート絶縁膜）６２と、
このゲート絶縁膜６２上に形成されたタングステンから
なるゲート電極（第２ゲート電極）７２と、ゲート絶縁
膜６２下の歪Ｓｉ膜４２中に形成されたチャネル領域
（第２チャネル領域）５２と、歪Ｓｉ膜４２中に離間し
て形成され、それらの間にチャネル領域５２が位置する
ようにして設けられたソース領域（第２ソース領域）８
２及びドレイン領域（第２ドレイン領域）９２とから構
成されている。
【００７９】また、相補型電界効果トランジスタを構成
する他方のｐ型電界効果トランジスタ１０４は、埋め込
み絶縁膜２上に形成されたＳｉ膜３３と、このＳｉ膜３
３上に形成された歪Ｓｉ０．８Ｇｅ０．２膜４３と、こ
の歪Ｓｉ０．８Ｇｅ０．２膜４３上に形成されたＳｉキ
ャップ膜１９と、このＳｉキャップ膜１９上に形成され
たＳｉＯ２等からなるゲート絶縁膜（第３ゲート絶縁
膜）６３と、このゲート絶縁膜６３上に形成されたタン
グステン等からなるゲート電極（第３ゲート電極）７３
と、ゲート絶縁膜６３下の歪ＳｉＧｅ膜４３中に形成さ
れたチャネル領域（第３チャネル領域）５３と、歪Ｓｉ
Ｇｅ膜４３中に離間して形成され、それらの間にチャネ
ル領域５３を位置するようにして設けられたソース領域
（第３ソース領域）８３及びドレイン領域（第３ドレイ
ン領域）９３とから構成されている。
する他方のｐ型電界効果トランジスタ１０４は、埋め込
み絶縁膜２上に形成されたＳｉ膜３３と、このＳｉ膜３
３上に形成された歪Ｓｉ０．８Ｇｅ０．２膜４３と、こ
の歪Ｓｉ０．８Ｇｅ０．２膜４３上に形成されたＳｉキ
ャップ膜１９と、このＳｉキャップ膜１９上に形成され
たＳｉＯ２等からなるゲート絶縁膜（第３ゲート絶縁
膜）６３と、このゲート絶縁膜６３上に形成されたタン
グステン等からなるゲート電極（第３ゲート電極）７３
と、ゲート絶縁膜６３下の歪ＳｉＧｅ膜４３中に形成さ
れたチャネル領域（第３チャネル領域）５３と、歪Ｓｉ
Ｇｅ膜４３中に離間して形成され、それらの間にチャネ
ル領域５３を位置するようにして設けられたソース領域
（第３ソース領域）８３及びドレイン領域（第３ドレイ
ン領域）９３とから構成されている。
【００８０】ｐ型電界効果トランジスタの変形例とし
て、図１１（ａ）のトランジスタ１０５に示すような歪
ＳｉＧｅ膜５３がゲート絶縁膜６３に直接接触している
構造を用いることができる。
て、図１１（ａ）のトランジスタ１０５に示すような歪
ＳｉＧｅ膜５３がゲート絶縁膜６３に直接接触している
構造を用いることができる。
【００８１】また、図１１（ｂ）のトランジスタ１０６
に示すような歪ＳｉＧｅ膜５３がゲート絶縁膜６３と埋
め込み酸化膜２に直接挟まれた構造も可能である。
に示すような歪ＳｉＧｅ膜５３がゲート絶縁膜６３と埋
め込み酸化膜２に直接挟まれた構造も可能である。
【００８２】また、図６において、各配線に加えられる
電圧は、０≦ＶＳＳ≦ＶＤＤ＜ＶＢ ｏｏｓｔである。ま
た格子緩和ＳｉＧｅ膜３の膜厚は５０ｎｍ、格子緩和Ｓ
ｉＧｅ膜３２の膜厚は１０ｎｍである。歪Ｓｉ膜４、４
２の膜厚は５ｎｍである。リークカット用トランジスタ
１０２及びｎ型電界効果トランジスタ１０３のソース領
域８、８２及びドレイン領域９、９２には、ｎ型不純物
が拡散されている。拡散範囲は歪Ｓｉ膜４、４２だけで
はなく、格子緩和ＳｉＧｅ膜３、３２までである。
電圧は、０≦ＶＳＳ≦ＶＤＤ＜ＶＢ ｏｏｓｔである。ま
た格子緩和ＳｉＧｅ膜３の膜厚は５０ｎｍ、格子緩和Ｓ
ｉＧｅ膜３２の膜厚は１０ｎｍである。歪Ｓｉ膜４、４
２の膜厚は５ｎｍである。リークカット用トランジスタ
１０２及びｎ型電界効果トランジスタ１０３のソース領
域８、８２及びドレイン領域９、９２には、ｎ型不純物
が拡散されている。拡散範囲は歪Ｓｉ膜４、４２だけで
はなく、格子緩和ＳｉＧｅ膜３、３２までである。
【００８３】この半導体装置において、リークカット用
トランジスタ１０２下の格子緩和ＳｉＧｅ層３における
Ｇｅ濃度が、ＣＭＯＳを構成するトランジスタ１０３下
の格子緩和ＳｉＧｅ膜３２のＧｅ濃度よりも小さくなっ
ている。したがってチャネル領域５を構成する歪Ｓｉ膜
４は、チャネル領域５２を構成する歪Ｓｉ膜４２よりも
歪量が小さくなる。この場合リークカット用トランジス
タ１０２の閾値電圧が、ＣＭＯＳ用トランジスタ１０３
よりも大きくなっている。
トランジスタ１０２下の格子緩和ＳｉＧｅ層３における
Ｇｅ濃度が、ＣＭＯＳを構成するトランジスタ１０３下
の格子緩和ＳｉＧｅ膜３２のＧｅ濃度よりも小さくなっ
ている。したがってチャネル領域５を構成する歪Ｓｉ膜
４は、チャネル領域５２を構成する歪Ｓｉ膜４２よりも
歪量が小さくなる。この場合リークカット用トランジス
タ１０２の閾値電圧が、ＣＭＯＳ用トランジスタ１０３
よりも大きくなっている。
【００８４】このように完全空乏型ＳＯＩＭＯＳＦＥＴ
においても、閾値電圧が低く微細で高速動作が可能では
あるがオフ電流の多いトランジスタ１０３を主要なＣＭ
ＯＳ論理回路部Ａに用い、一方で閾値電圧が高くカット
オフ特性に優れたトランジスタ１０２をリークカット用
トランジスタとして用いることができる。
においても、閾値電圧が低く微細で高速動作が可能では
あるがオフ電流の多いトランジスタ１０３を主要なＣＭ
ＯＳ論理回路部Ａに用い、一方で閾値電圧が高くカット
オフ特性に優れたトランジスタ１０２をリークカット用
トランジスタとして用いることができる。
【００８５】また、本実施形態では、ｐ型電界効果トラ
ンジスタ１０４は、正孔チャネルは主として歪ＳｉＧｅ
膜４３とＳｉキャップ膜１９との界面に形成される。ｐ
ＭＯＳＦＥＴとして歪ＳｉＧｅＭＯＳＦＥＴを用いたの
は、実施形態１の半導体装置の変形例においてｐチャネ
ルのＧｅ組成を大きくしたのと同様に、ｎチャネルトラ
ンジスタ１０３との閾値電圧の整合性を得るためであ
る。
ンジスタ１０４は、正孔チャネルは主として歪ＳｉＧｅ
膜４３とＳｉキャップ膜１９との界面に形成される。ｐ
ＭＯＳＦＥＴとして歪ＳｉＧｅＭＯＳＦＥＴを用いたの
は、実施形態１の半導体装置の変形例においてｐチャネ
ルのＧｅ組成を大きくしたのと同様に、ｎチャネルトラ
ンジスタ１０３との閾値電圧の整合性を得るためであ
る。
【００８６】図７は、本実施形態のＣＭＯＳにおけるｐ
ＭＯＳＦＥＴのｐチャネル部分のバンド図である。
ＭＯＳＦＥＴのｐチャネル部分のバンド図である。
【００８７】図７に示すように、歪ＳｉＧｅＭＯＳＦＥ
Ｔにおいては、チャネルのＧｅ組成が増大すると、Ｅｇ
−φｍｓが減少するので、閾値電圧の絶対値が減少す
る。ここで、Ｅｇは歪ＳｉＧｅのバンドギャップ、φｍ
ｓはゲート電極の仕事関数と歪ＳｉＧｅの電子親和力と
の差である。閾値電圧のＳｉＧｅ膜におけるＧｅ組成
（或いは歪量）に対する依存性は歪ＳｉのｐＭＯＳＦＥ
Ｔよりも大きいため、より大きな閾値電圧の調整幅が得
られる特徴をもつ。
Ｔにおいては、チャネルのＧｅ組成が増大すると、Ｅｇ
−φｍｓが減少するので、閾値電圧の絶対値が減少す
る。ここで、Ｅｇは歪ＳｉＧｅのバンドギャップ、φｍ
ｓはゲート電極の仕事関数と歪ＳｉＧｅの電子親和力と
の差である。閾値電圧のＳｉＧｅ膜におけるＧｅ組成
（或いは歪量）に対する依存性は歪ＳｉのｐＭＯＳＦＥ
Ｔよりも大きいため、より大きな閾値電圧の調整幅が得
られる特徴をもつ。
【００８８】次に、図６に示した半導体装置の製造方法
について図９及び図１０を用いて説明する。
について図９及び図１０を用いて説明する。
【００８９】先ず、図９（ａ）に示すように、シリコン
基板１上に形成されたＳｉＯ２からなる埋め込み絶縁層
２、この上に形成された厚さ２０ｎｍのシリコン層２１
から構成されるＳＯＩ基板を準備する。このＳＯＩ基板
上のｐＭＯＳＦＥＴが形成される領域にＳｉ３Ｎ４から
なるマスク２０を形成する。
基板１上に形成されたＳｉＯ２からなる埋め込み絶縁層
２、この上に形成された厚さ２０ｎｍのシリコン層２１
から構成されるＳＯＩ基板を準備する。このＳＯＩ基板
上のｐＭＯＳＦＥＴが形成される領域にＳｉ３Ｎ４から
なるマスク２０を形成する。
【００９０】次に、図９（ｂ）に示すように、ＣＶＤ法
或いはＭＢＥ法によるエピタキシャル成長法を用いて、
基板全面にＳｉ０．９Ｇｅ０．１を成長させる。このと
きシリコン層２１上には、格子歪を有するＳｉ０．９Ｇ
ｅ０．１膜２２（厚さ８０ｎｍ）が形成され、マスク２
０上には、多結晶Ｓｉ０．９Ｇｅ０．１膜１２３（厚さ
８０ｎｍ）が形成される。
或いはＭＢＥ法によるエピタキシャル成長法を用いて、
基板全面にＳｉ０．９Ｇｅ０．１を成長させる。このと
きシリコン層２１上には、格子歪を有するＳｉ０．９Ｇ
ｅ０．１膜２２（厚さ８０ｎｍ）が形成され、マスク２
０上には、多結晶Ｓｉ０．９Ｇｅ０．１膜１２３（厚さ
８０ｎｍ）が形成される。
【００９１】次に、図９（ｃ）に示すように、マスク２
０上に形成された多結晶Ｓｉ０．９Ｇｅ０．１膜１２３
を剥離する。そして基板の一部をマスクによって保護し
て、ＣＭＯＳを形成する領域のＳｉ０．９Ｇｅ０．１膜
をケミカルドライエッチングによって薄膜化する。この
ようにしてＣＭＯＳ形成領域には薄いＳｉ０．９Ｇｅ
０．１膜（第２ＳｉＧｅ膜）２３（厚さ４０ｎｍ）、リ
ークカット用トランジスタ形成領域には厚いＳｉ０．９
Ｇｅ０．１膜（第１ＳｉＧｅ膜）２２（厚さ８０ｎｍ）
を形成する。さらにリークカット用トランジスタ、ｐＭ
ＯＳＦＥＴ及びｎＭＯＳＦＥＴ形成領域はそれぞれフォ
トリソ工程によって溝を形成し分離する。これらの工程
によって、絶縁膜２上に異なる厚さの第１ＳｉＧｅ膜２
２及び第２ＳｉＧｅ膜２３が形成される。
０上に形成された多結晶Ｓｉ０．９Ｇｅ０．１膜１２３
を剥離する。そして基板の一部をマスクによって保護し
て、ＣＭＯＳを形成する領域のＳｉ０．９Ｇｅ０．１膜
をケミカルドライエッチングによって薄膜化する。この
ようにしてＣＭＯＳ形成領域には薄いＳｉ０．９Ｇｅ
０．１膜（第２ＳｉＧｅ膜）２３（厚さ４０ｎｍ）、リ
ークカット用トランジスタ形成領域には厚いＳｉ０．９
Ｇｅ０．１膜（第１ＳｉＧｅ膜）２２（厚さ８０ｎｍ）
を形成する。さらにリークカット用トランジスタ、ｐＭ
ＯＳＦＥＴ及びｎＭＯＳＦＥＴ形成領域はそれぞれフォ
トリソ工程によって溝を形成し分離する。これらの工程
によって、絶縁膜２上に異なる厚さの第１ＳｉＧｅ膜２
２及び第２ＳｉＧｅ膜２３が形成される。
【００９２】次に、この基板を１１００℃において乾燥
熱酸化処理を行う。この酸化工程によって第１ＳｉＧｅ
膜２２及び第２ＳｉＧｅ膜２３は、表面から酸化される
ことによって、表面にＳｉＯ２膜１５が形成される。す
ると第１ＳｉＧｅ膜２２及び第２ＳｉＧｅ膜２３中のＳ
ｉ原子は酸素原子との結合に用いられ、逆にＧｅ原子は
酸化膜から吐き出される。この吐き出されたＧｅ原子は
第１ＳｉＧｅ膜２２及び第２ＳｉＧｅ膜２３の残りの部
分に蓄積されることになる。
熱酸化処理を行う。この酸化工程によって第１ＳｉＧｅ
膜２２及び第２ＳｉＧｅ膜２３は、表面から酸化される
ことによって、表面にＳｉＯ２膜１５が形成される。す
ると第１ＳｉＧｅ膜２２及び第２ＳｉＧｅ膜２３中のＳ
ｉ原子は酸素原子との結合に用いられ、逆にＧｅ原子は
酸化膜から吐き出される。この吐き出されたＧｅ原子は
第１ＳｉＧｅ膜２２及び第２ＳｉＧｅ膜２３の残りの部
分に蓄積されることになる。
【００９３】一方第１ＳｉＧｅ膜２２及び第２ＳｉＧｅ
膜２３中のＧｅ原子の一部は、下層のシリコン層に拡散
するが、埋め込み絶縁膜２はＧｅ原子がシリコン基板１
中に拡散するのを防ぐために、結果として酸化が進行す
ると共に第１ＳｉＧｅ膜２２及び第２ＳｉＧｅ膜２３中
のＧｅ組成は大きくなっていく。また、埋め込み絶縁膜
２とシリコン層との界面は１０００℃以上の高温では結
合が弱くなる。したがって格子緩和が進むことによっ
て、厚い第１格子緩和ＳｉＧｅ膜３（厚さ５０ｎｍ）及
び薄い第２格子緩和ＳｉＧｅ膜３２（厚さ１０ｎｍ）を
形成できる。
膜２３中のＧｅ原子の一部は、下層のシリコン層に拡散
するが、埋め込み絶縁膜２はＧｅ原子がシリコン基板１
中に拡散するのを防ぐために、結果として酸化が進行す
ると共に第１ＳｉＧｅ膜２２及び第２ＳｉＧｅ膜２３中
のＧｅ組成は大きくなっていく。また、埋め込み絶縁膜
２とシリコン層との界面は１０００℃以上の高温では結
合が弱くなる。したがって格子緩和が進むことによっ
て、厚い第１格子緩和ＳｉＧｅ膜３（厚さ５０ｎｍ）及
び薄い第２格子緩和ＳｉＧｅ膜３２（厚さ１０ｎｍ）を
形成できる。
【００９４】このようにして図９（ｄ）に示すように、
絶縁膜２上にＧｅ組成の異なる第１格子緩和Ｓｉ
０．８４Ｇｅ０．１６膜３及び第２格子緩和Ｓｉ０．６
Ｇｅ０．４膜３２が形成される。符号１５は酸化膜であ
る。
絶縁膜２上にＧｅ組成の異なる第１格子緩和Ｓｉ
０．８４Ｇｅ０．１６膜３及び第２格子緩和Ｓｉ０．６
Ｇｅ０．４膜３２が形成される。符号１５は酸化膜であ
る。
【００９５】次に、図１０（ａ）に示すように、図９
（ｄ）で形成された酸化膜１５をフッ酸で剥離し、ＣＶ
Ｄ法等により歪Ｓｉ膜４及び４２をそれぞれ第１格子緩
和ＳｉＧｅ膜３及び第２格子緩和ＳｉＧｅ膜３２上にエ
ピタキシャル成長する。こうすることによって歪Ｓｉ膜
４及び４２は、それぞれの下地膜である格子緩和ＳｉＧ
ｅ膜３及び３０の格子定数に応じた、異なる歪を印加さ
れることになる。このときマスク２０上には多結晶シリ
コン膜２４が形成されていることになる。
（ｄ）で形成された酸化膜１５をフッ酸で剥離し、ＣＶ
Ｄ法等により歪Ｓｉ膜４及び４２をそれぞれ第１格子緩
和ＳｉＧｅ膜３及び第２格子緩和ＳｉＧｅ膜３２上にエ
ピタキシャル成長する。こうすることによって歪Ｓｉ膜
４及び４２は、それぞれの下地膜である格子緩和ＳｉＧ
ｅ膜３及び３０の格子定数に応じた、異なる歪を印加さ
れることになる。このときマスク２０上には多結晶シリ
コン膜２４が形成されていることになる。
【００９６】次に、図１０（ｂ）に示すように、ｐＭＯ
ＳＦＥＴ形成領域以外にＣＶＤ酸化膜２５で覆い、多結
晶シリコン膜２４、マスク２０を除去した後に、歪Ｓｉ
Ｇｅ膜４３及びＳｉキャップ膜１９を順次選択エピタキ
シャル成長させる。
ＳＦＥＴ形成領域以外にＣＶＤ酸化膜２５で覆い、多結
晶シリコン膜２４、マスク２０を除去した後に、歪Ｓｉ
Ｇｅ膜４３及びＳｉキャップ膜１９を順次選択エピタキ
シャル成長させる。
【００９７】次に、図１０（ｃ）に示すように、ＣＶＤ
酸化膜２５（図１０（ｂ））を剥離して、歪Ｓｉ膜４及
び４２、Ｓｉキャップ膜１９上にゲート絶縁膜６及び６
２、６３を形成し、ゲート絶縁膜６、６２及び６３上に
ゲート電極７、７２及び７３を形成する。このように通
常のＣＭＯＳ形成プロセスによってトランジスタを形成
し、配線を形成する。このようにして図６に示した半導
体装置を形成することができる。図１０（ｃ）には図１
と同一箇所は同一符号を付してその説明を省略した。
酸化膜２５（図１０（ｂ））を剥離して、歪Ｓｉ膜４及
び４２、Ｓｉキャップ膜１９上にゲート絶縁膜６及び６
２、６３を形成し、ゲート絶縁膜６、６２及び６３上に
ゲート電極７、７２及び７３を形成する。このように通
常のＣＭＯＳ形成プロセスによってトランジスタを形成
し、配線を形成する。このようにして図６に示した半導
体装置を形成することができる。図１０（ｃ）には図１
と同一箇所は同一符号を付してその説明を省略した。
【００９８】以上、本発明は各実施形態に限定されるも
のでなく、他の多閾値論理回路への適用も可能である。
またデジタル論理回路のみならず、デジタル及びアナロ
グ混載ＬＳＩにも応用することができる。この場合、閾
値電圧の、より低いトランジスタでアナログ回路を構成
することにより、実効的な電圧振幅を大きくすることが
できるので、Ｓ／Ｎ比を大きくできる。
のでなく、他の多閾値論理回路への適用も可能である。
またデジタル論理回路のみならず、デジタル及びアナロ
グ混載ＬＳＩにも応用することができる。この場合、閾
値電圧の、より低いトランジスタでアナログ回路を構成
することにより、実効的な電圧振幅を大きくすることが
できるので、Ｓ／Ｎ比を大きくできる。
【００９９】
【発明の効果】以上述べたように、本発明では、閾値電
圧の異なる完全空乏型の電界効果トランジスタを一つの
ＬＳＩチップ上に集積化することが可能となる。その結
果高速でかつ低消費電力のＬＳＩが得られる。
圧の異なる完全空乏型の電界効果トランジスタを一つの
ＬＳＩチップ上に集積化することが可能となる。その結
果高速でかつ低消費電力のＬＳＩが得られる。
【図１】 本発明の実施形態１に係る半導体装置の断面
図。
図。
【図２】 本発明の実施形態１に係る半導体装置の各製
造工程における断面図。
造工程における断面図。
【図３】 本発明の実施形態１に係る半導体装置の各製
造工程における断面図。
造工程における断面図。
【図４】 本発明の実施形態２に係る半導体装置の各製
造工程における断面図。
造工程における断面図。
【図５】 本発明の実施形態２に係る半導体装置の各製
造工程における断面図。
造工程における断面図。
【図６】 本発明の実施形態３に係る半導体装置の断面
図。
図。
【図７】 本発明の実施形態３に係る半導体装置のＭＯ
ＳＦＥＴにおけるチャネル領域のバンド図。
ＳＦＥＴにおけるチャネル領域のバンド図。
【図８】 本発明の実施形態１に係る半導体装置のｐＭ
ＯＳＦＥＴにおけるチャネル領域のバンド図。
ＯＳＦＥＴにおけるチャネル領域のバンド図。
【図９】 本発明の実施形態３に係る半導体装置の各製
造工程における断面図。
造工程における断面図。
【図１０】 本発明の実施形態３に係る半導体装置の各
製造工程における断面図。
製造工程における断面図。
【図１１】 本発明の変形例に係る半導体装置の断面
図。
図。
１・・・シリコン基板 ２・・・埋め込み絶縁膜 ３・・・格子緩和ＳｉＧｅ膜 ４・・・歪Ｓｉ膜 ５・・・チャネル領域 ６・・・ゲート絶縁膜 ７・・・ゲート電極 ８・・・ソース領域 ９・・・ドレイン領域 ３０・・・格子緩和ＳｉＧｅ膜 ４０・・・歪Ｓｉ膜 ５０・・・チャネル領域 ６０・・・ゲート絶縁膜 ７０・・・ゲート電極 ８０・・・ソース領域 ９０・・・ドレイン領域 ３１・・・格子緩和ＳｉＧｅ膜 ４１・・・歪Ｓｉ膜 ５１・・・チャネル領域 ６１・・・ゲート絶縁膜 ７１・・・ゲート電極 ８１・・・ソース領域 ９１・・・ドレイン領域 １００・・・ｎ型電界効果トランジスタ １０１・・・ｐ型電界効果トランジスタ １０２・・・カットオフ用トランジスタ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/092 Ｈ０１Ｌ 27/08 １０２Ｃ Ｆターム(参考） 5F048 AA01 AB03 AC01 AC04 BA03 BA04 BA10 BA14 BA16 BB09 BB15 BB16 5F110 AA04 AA08 BB04 CC02 DD05 DD13 DD24 EE04 EE05 EE08 EE09 EE14 FF02 FF23 GG01 GG02 GG07 GG11 GG19 GG25 GG42 GG44 GG60 NN78 QQ08
Claims (18)
- 【請求項１】絶縁膜上の第１の領域に形成された第１格
子緩和Ｓｉ１−ｘＧｅｘ（０≦ｘ＜１）膜と、及びその
前記第１格子緩和Ｓｉ１−ｘＧｅｘ（０≦ｘ＜１）膜よ
りもＧｅ組成の高い、前記絶縁膜上の第２の領域に形成
された第２格子緩和ＳｉＧｅ膜と、 前記第１格子緩和Ｓｉ１−ｘＧｅｘ（０≦ｘ＜１）膜上
に形成された第１歪Ｓｉ膜と、 前記第２格子緩和ＳｉＧｅ膜上に形成された第２歪Ｓｉ
膜と、 前記第１歪Ｓｉ膜をチャネルとする完全空乏型の第１電
界効果トランジスタと、 前記第２歪Ｓｉ膜をチャネルとする完全空乏型の第２電
界効果トランジスタとを具備し、前記第１電界効果トラ
ンジスタと前記第２電界効果トランジスタとの閾値が異
なっていることを特徴とする半導体装置。 - 【請求項２】複数の前記第１２電界効果トランジスタを
組み合わせたがＣＭＯＳ回路を備えることを構成するこ
とを特徴とする請求項１記載の半導体装置。 - 【請求項３】前記第１格子緩和Ｓｉ１−ｘＧｅｘ（０≦
ｘ＜１）膜のＧｅ組成ｘが０Ｓｉであり、前記第２格子
緩和ＳｉＧｅ膜のＧｅ組成が１２原子％以上であること
を特徴とする請求項１記載の半導体装置。 - 【請求項４】前記第１格子緩和Ｓｉ１−ｘＧｅｘ（０≦
ｘ＜１）膜及び前記第２格子緩和ＳｉＧｅ膜のＧｅ組成
の差が１２原子％以上であることを特徴とする請求項１
記載の半導体装置。 - 【請求項５】前記第１格子緩和Ｓｉ１−ｘＧｅｘ（０≦
ｘ＜１）膜及び前記第２格子緩和ＳｉＧｅ膜のＧｅ組成
の差が１２原子％以上であり、かつ前記第２格子緩和Ｓ
ｉＧｅ膜のＧｅ組成が２５原子％以上であることを特徴
とする請求項１記載の半導体装置。 - 【請求項６】前記第１格子緩和Ｓｉ１−ｘＧｅｘ（０≦
ｘ＜１）膜より前記第２格子緩和ＳｉＧｅ膜の方が、膜
厚が薄いことを特徴とする請求項１記載の半導体装置。 - 【請求項７】基板と、 この基板上に形成された絶縁膜と、この絶縁膜上の第１
の領域に形成された第１格子緩和Ｓｉ１−ｘＧｅｘ（０
≦ｘ＜１）膜と、この第１格子緩和Ｓｉ１−ｘＧｅ
ｘ（０≦ｘ＜１）膜上に形成された第１歪Ｓｉ膜と、こ
の第１歪Ｓｉ膜上に形成された第１ゲート絶縁膜と、こ
の第１ゲート絶縁膜上に形成された第１ゲート電極と、
前記第１ゲート絶縁膜下の前記第１歪Ｓｉ膜中に形成さ
れた第１チャネル領域と、前記第１歪Ｓｉ膜中に離間し
て形成され、それらの間に前記第１チャネル領域が位置
するようにして設けられた第１ソース領域及び第１ドレ
イン領域とを具備し、前記第１チャネル領域、前記第１
ゲート絶縁膜、前記第１ゲート電極、前記第１ソース電
極及び前記第１ドレイン電極から構成されたする第１電
界効果トランジスタと、 前記絶縁膜上の第２の領域に形成された第２格子緩和Ｓ
ｉＧｅ膜と、この第２格子緩和ＳｉＧｅ膜上に形成され
た第２歪Ｓｉ膜と、この第２歪Ｓｉ膜上に形成された第
２ゲート絶縁膜と、この第２ゲート絶縁膜上に形成され
た第２ゲート電極と、前記第２ゲート絶縁膜下の前記第
２歪Ｓｉ膜中に形成された第２チャネル領域と、前記第
２歪Ｓｉ膜中に離間して形成され、それらの間に前記第
２チャネル領域が位置するようにして設けられた第２ソ
ース領域及び第２ドレイン領域とを具備し、前記第２チ
ャネル領域、前記第２ゲート絶縁膜、前記第２ゲート電
極、前記第２ソース電極及び前記第２ドレイン電極から
構成されたする第２電界効果トランジスタとを具備し、 前記第１電界効果トランジスタと前記第２電界効果トラ
ンジスタとは閾値電圧が異なることを特徴とする半導体
装置。 - 【請求項８】前記第２格子緩和ＳｉＧｅ膜は、前記第１
格子緩和Ｓｉ１−ｘＧｅｘ（０≦ｘ＜１）膜よりもＧｅ
組成が高いことを特徴とする請求項７記載の半導体装
置。 - 【請求項９】前記第１格子緩和Ｓｉ１−ｘＧｅｘ（０≦
ｘ＜１）膜のＧｅ組成ｘが０Ｓｉであり、前記第２Ｓｉ
Ｇｅ膜のＧｅ組成が１２原子％以上であることを特徴と
する請求項７記載の半導体装置。 - 【請求項１０】前記第１格子緩和Ｓｉ１−ｘＧｅｘ（０
≦ｘ＜１）膜及び前記第２格子緩和ＳｉＧｅ膜のＧｅ組
成の差が１２原子％以上であることを特徴とする請求項
７記載の半導体装置。 - 【請求項１１】前記第１格子緩和Ｓｉ１−ｘＧｅｘ（０
≦ｘ＜１）膜及び前記第２格子緩和ＳｉＧｅ膜のＧｅ組
成の差が１２原子％以上であり、かつ前記第２格子緩和
ＳｉＧｅ膜のＧｅ組成が２５原子％以上であることを特
徴とする請求項７記載の半導体装置。 - 【請求項１２】前記第２格子緩和ＳｉＧｅ膜は、前記第
１格子緩和Ｓｉ１−ｘＧｅｘ（０≦ｘ＜１）膜よりも膜
厚が薄いことを特徴とする請求項７記載の半導体装置。 - 【請求項１３】前記第１電界効果トランジスタ及び前記
第２電界効果トランジスタがｎ型電界効果トランジスタ
であることを特徴とする請求項７記載の半導体装置。 - 【請求項１４】複数の前記第１電界効果トランジスタま
たは複数の前記第２電界効果トランジスタを組み合わせ
たがＣＭＯＳ回路相補型電界効果トランジスタを備える
構成することを特徴とする請求項７記載の半導体装置。 - 【請求項１５】前記絶縁膜上の第３の領域に形成された
歪ＳｉＧｅ膜と、この歪ＳｉＧｅ膜上に形成された第３
ゲート絶縁膜と、この第３ゲート絶縁膜上に形成された
第３ゲート電極と、前記第３ゲート絶縁膜下の前記歪Ｓ
ｉＧｅ膜中に形成された第３チャネル領域と、前記歪Ｓ
ｉＧｅ膜中に離間して形成され、それらの間に前記第３
チャネル領域がを位置するようにして設けられた第３ソ
ース領域及び第３ドレイン領域とを具備し、前記第３チ
ャネル領域、前記第３ゲート絶縁膜、前記第３ゲート電
極、前記第３ソース電極及び前記第３ドレイン電極から
構成されたするｐ型電界効果トランジスタとを具備する
し、前記ｎ型の第１電界効果トランジスタまたは第２電
界効果トランジスタ及び前記ｐ型電界効果トランジスタ
は互いに相補型電界効果トランジスタを具備する構成す
ることを特徴とする請求項１４記載の半導体装置。 - 【請求項１６】前記絶縁膜上に形成された歪ＳｉＧｅ膜
と、この歪ＳｉＧｅ膜上に形成されたＳｉ膜と、このＳ
ｉ膜上に形成された第３ゲート絶縁膜と、この第３ゲー
ト絶縁膜上に形成された第３ゲート電極と、前記第３ゲ
ート絶縁膜下の前記Ｓｉ膜中に形成された第３チャネル
領域と、前記Ｓｉ膜中に離間して形成され、それらの間
に前記第３チャネル領域を位置するようにして設けられ
た第３ソース領域及び第３ドレイン領域とを具備する
し、前記第３チャネル領域、前記第３ゲート絶縁膜、前
記第３ゲート電極、前記第３ソース電極及び前記第３ド
レイン電極から構成されたｐ型電界効果トランジスタと
を具備するし、前記ｎ型の第１電界効果トランジスタま
たは第２電界効果トランジスタ及び前記ｐ型電界効果ト
ランジスタは互いに相補型電界効果トランジスタを具備
構成することを特徴とする請求項１４記載の半導体装
置。 - 【請求項１７】絶縁膜上に異なる厚さの第１ＳｉＧｅ膜
及び第２ＳｉＧｅ膜を形成する工程と、 前記第１ＳｉＧｅ膜及び前記第２ＳｉＧｅ膜を表面から
酸化することによってＧｅ組成の異なる第１格子緩和Ｓ
ｉＧｅ膜及び第２格子緩和ＳｉＧｅ膜形成する工程と、 前記第１格子緩和ＳｉＧｅ膜及び前記第２格子緩和Ｓｉ
Ｇｅ膜上に歪Ｓｉ膜を形成する工程と、 前記歪Ｓｉ膜上にゲート絶縁膜を形成する工程と、 前記ゲート絶縁膜上にゲート電極を形成する工程とを具
備することを特徴とする半導体装置の製造方法。 - 【請求項１８】絶縁膜上にＳｉＧｅ膜を形成する工程
と、 前記ＳｉＧｅ膜上に開口部を設けたマスクを形成する工
程と、 前記開口部に露出する前記ＳｉＧｅ膜を表面から酸化
し、Ｇｅ組成の異なる、前記マスク下に位置する第１格
子緩和ＳｉＧｅ膜及び前記開口部に位置する第２格子緩
和ＳｉＧｅ膜を同時に形成する工程と、 前記マスクを除去する工程と、 前記第１格子緩和ＳｉＧｅ膜及び前記第２格子緩和Ｓｉ
Ｇｅ膜上に歪Ｓｉ膜を形成する工程と、 前記歪Ｓｉ膜上にゲート絶縁膜を形成する工程と、 前記ゲート絶縁膜上にゲート電極を形成する工程とを具
備することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001396463A JP2002280568A (ja) | 2000-12-28 | 2001-12-27 | 半導体装置及びその製造方法 |
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