JP2010153787A - 半導体デバイスとその製造方法、および集積回路 - Google Patents
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Abstract
【課題】 バンド端を制御されたＶｔオフセット・デバイスを提供する。
【解決手段】 バンド端を制御されたＶｔオフセット・デバイス、バンド端を制御されたＶｔオフセット・デバイスの設計構造体、及びその構造体の製造方法を開示する。構造体は、第１のバンド構造及び第１の型をもたらす第１の原子比の第１の化合物半導体のチャネルを有する第１のＦＥＴを含む。この構造体はさらに、第２のバンド構造及び第１の型をもたらす第２の原子比の第２の化合物半導体のチャネルを有する第２のＦＥＴを含む。第１の化合物半導体は第２の化合物半導体とは異なり、その結果、第１のＦＥＴは第２のバンド構造とは異なる第１のバンド構造を有し、第２のＦＥＴの閾値電圧とは異なる閾値電圧を生じる。
【選択図】 図４
【解決手段】 バンド端を制御されたＶｔオフセット・デバイス、バンド端を制御されたＶｔオフセット・デバイスの設計構造体、及びその構造体の製造方法を開示する。構造体は、第１のバンド構造及び第１の型をもたらす第１の原子比の第１の化合物半導体のチャネルを有する第１のＦＥＴを含む。この構造体はさらに、第２のバンド構造及び第１の型をもたらす第２の原子比の第２の化合物半導体のチャネルを有する第２のＦＥＴを含む。第１の化合物半導体は第２の化合物半導体とは異なり、その結果、第１のＦＥＴは第２のバンド構造とは異なる第１のバンド構造を有し、第２のＦＥＴの閾値電圧とは異なる閾値電圧を生じる。
【選択図】 図４
Description
本発明は集積回路に関し、より具体的には、バンド端を制御されたＶｔオフセット・デバイス、バンド端を制御されたＶｔオフセット・デバイスの設計構造体、及びその構造体の製造方法に関する。
ＣＭＯＳのプロセスにはＮＭＯＳ及びＰＭＯＳデバイスの両方を必要とする。これらのデバイス内に、高ｋ／金属ゲートを設けるにはＮＭＯＳ用に作用する金属（典型的には４．２ｅＶと４．６ｅＶの間の仕事関数を有する）と、ＰＭＯＳ用に作用する金属（典型的には４．８ｅＶと５．２ｅＶの間の仕事関数を有する）が必要である。このことは、デバイス毎に必要な２つの「仕事関数」の金属の材料要件（Ｖｔを達成できる特性）を構成する。４．２ｅＶ乃至４．６ｅＶ及び４．８ｅＶ乃至５．２ｅＶの仕事関数の金属は、それぞれ、ＮＭＯＳ及びＰＭＯＳデバイスのＶｔを調節するのに必要である。
ＣＭＯＳの通常のプロセスにおいては、ＮＭＯＳのゲート作成に単一の金属が用いられ、ＰＭＯＳのゲート作成には別の単一の金属が用いられる。また、大きな仕事関数を有する殆どの金属は高温処理後に安定なバルク特性を有することが知られている。しかし、これらの金属は、高温処理後に高ｋ誘電体との界面特性が変化し、この変化は閾値電圧Ｖｔの変動及び誘電体リーク（漏れ）として現れる。これらの事情はデバイスの信頼性を低下させる。
シリコンの中間ギャップ・エネルギーに近い仕事関数を有するデバイスは、適切な閾値電圧Ｖｔを達成するには低濃度のチャネル・ドーピングを必要とする。これはＶｔのロールオフ、即ち、ゲート長の変動によるＶｔの急な変化を制御することを困難にしてＶｔの許容範囲を低下させるが、これは特にアナログ回路に有害である。
従って、当技術分野には上記の欠陥及び制約を克服することの必要性が存在する。
本発明の第１の態様において、構造体は、第１のバンド構造及び第１の型をもたらす第１の原子比を有する第１の化合物半導体のチャネルを備えた第１のＦＥＴを備える。この構造体は、第２のバンド構造及び第１の型をもたらす第２の原子比を有する第２の化合物半導体のチャネルを備えた第２のＦＥＴをさらに備える。第１の化合物半導体は第２の化合物半導体とは異なリ、その結果、第１のＦＥＴは第２のバンド構造とは異なる第１のバンド構造を有し、第２のＦＥＴの閾値電圧とは異なる閾値電圧を生じる。
本発明の第２の態様において、回路は、第１のバンド構造を有する第１のチャネルを備えた第１のＦＥＴと、第２のバンド構造を有する第２のチャネルを備えた第２のＦＥＴとを備える。第１及び第２のＦＥＴは同一のチャネル・ドーピング、ソース、及びドレイン構造体を有する。
本発明の第３の態様において、設計構造体は、集積回路の設計、製造、またはテストのための機械可読媒体内に具体化される。設計構造体は、第１のバンド構造及び第１の型をもたらす第１の原子比を有する第１の化合物半導体のチャネルを備えた第１のＦＥＴと、第２のバンド構造及び第１の型をもたらす第２の原子比を有する第２の化合物半導体のチャネルを備えた第２のＦＥＴとを備える。第１の化合物半導体は第２の化合物半導体とは異なリ、その結果、第１のＦＥＴは第２のバンド構造とは異なる第１のバンド構造を有し、第２のＦＥＴの閾値電圧とは異なる閾値電圧を生じる。
本発明の第４の態様において、方法は、Ｓｉ（１−ｘ）Ｇｅｘ化合物半導体のチャネルを備えた第１の型の第１のＦＥＴを形成するステップと、Ｓｉ（１−ｙ）Ｇｅｙのチャネルを備えた第１の型の第２のＦＥＴを形成するステップとを含む。成分ｘはｙとは異なる。
本発明の第５の態様において、方法は、基板の第１の領域をマスクで保護するステップと、基板の保護されない領域の上にＳｉＧｅを成長させるステップと、マスクを除去するステップと、保護された第１の領域の上に第１のデバイスを形成するステップと、基板の保護されない領域の上に第２のデバイスを形成するステップとを含む。第１のデバイスはＳｉ（１−ｘ）Ｇｅｘ化合物半導体のチャネルを有し、第１の型の第２のＦＥＴはＳｉ（１−ｙ）Ｇｅｙのチャネルを備え、ここでｘはｙに等しくない。
本発明の第６の態様において、デバイスを形成する方法は、基板の露出領域の上に、別の領域は誘電体材料で保護しながら、第１の型の半導体化合物を成長させるステップと、基板の別の領域から誘電体材料を剥離するステップと、基板の露出領域の上に第１のデバイスを形成するステップと、剥離後に基板の別の領域の上に第２のデバイスを形成するステップとを含む。第１のデバイスのチャネルは、第２のデバイスとは異なる伝導帯又は価電子帯エネルギーを有する。
本発明は以下の詳細な説明において、本発明の例示的な実施形態の非限定的な例として言及される複数の図面を参照しながら説明される。
本発明は集積回路に関し、より具体的には、バンド端を制御された閾値電圧Ｖｔオフセット・デバイス、バンド端を制御されたＶｔオフセット・デバイスの設計構造体、及びその構造体の製造方法に関する。本発明は、改善されたＳＯＩデバイス性能を有するデバイス、製造方法及び設計構造体を提供する。より具体的には、本発明は、デバイス内の複数のチャネルが異なるバンドエネルギー、即ち、異なるように設計されたチャネルにより異なる閾値電圧（Ｖｔ）を有する、金属ゲートの高ｋ誘電体を有するＳＯＩデバイスに向けられる。有利なことに、本明細書で説明するプロセスにより形成されるデバイスの出力電圧は一定に留まり、例えばプロセス変動の影響を受けない。即ち、本発明の態様により、プロセス変動に依存しない出力電圧を予測することが可能になる。また、デバイスは簡単化されたプロセス法により同時に形成されるのでデバイスの歩留りが改善される。さらに本発明は、特に、低減されたＩｄｄｑ（高ＶｔのＰＦＥＴ）をもたらす。
実施形態において、本発明は同じ基板上に作成されたＳＲＡＭセルのＰＦＥＴ又はＮＦＥＴによって実施することができる。より具体的には、実施形態において、本発明は第１の型の第１のＦＥＴと第１の型の第２のＦＥＴとを含む。好ましい実施形態において、第１のＦＥＴはＳｉ（１−ｘ）Ｇｅｘ化合物半導体のチャネルを備え、第２のＦＥＴはＳｉ（１−ｙ）Ｇｅｙのチャネルを備える。実施形態において、ｘはｙに等しくない。さらに別の実施形態においてはｘ＝０である。さらに、第１のＦＥＴと第２のＦＥＴは、チャネル材料の価電子帯又は価電子帯エネルギーの違いにより異なる閾値電圧を有し、これらの閾値電圧はプロセス変動に関わらず一定に留まる。即ち、電圧出力は一定に留まる、即ち、あらゆるプロセス変動の影響を受けないことになる。第１及び第２のＦＥＴはＳＯＩのＦＥＴとすることができる。さらに別の実施形態において、これらのＦＥＴは実質的に同じチャネル・ドーピングを有するが、第１のＦＥＴは、チャネル化合物のために第２のＦＥＴより高いＶｔを有することになる。
さらに別の実施形態において、このデバイスは第１のＦＥＴ及び第２のＦＥＴを備える回路内に用いることができ、ここで、第１のＦＥＴは第１のバンド構造を有する第１のチャネルを備え、第２のＦＥＴは第２のバンド構造を有する第２のチャネルを備える。この実施において、第１及び第２のＦＥＴは同一のドーピング、ソース、及びドレイン構造体を有する。しかし、第１のＦＥＴと第２のＦＥＴは、バンド構造の違いにより異なる閾値電圧を有する。また第１及び第２のＦＥＴは、電圧基準回路及び電流基準回路内に実装することができる。
図１は、本発明の第１の態様による、初めの構造体及びそれぞれのプロセス・ステップを示す。より具体的には、図１は、基板１０内に作成された通常の浅いトレンチ分離構造部（ＳＴＩ）１２を有する初めの構造体を示す。基板１０は、例えばバルク・ウェハ又はＳＯＩとすることができる。実施形態において、ＳＴＩ１２はリソグラフィ及びエッチング・ステップ（反応性イオン・エッチング（ＲＩＥ））を用いる通常の方法で形成されるが、これらの方法は当業者には既知であるので本発明の理解のために本明細書で説明する必要はない。ＳＴＩ１２は半導体製造プロセスに用いられる既知の任意の絶縁型材料、例えば酸化物ベースの材料とすることができる。実施形態において、基板１０の最上層は第１の分率のＧｅ（又はＣ、実施される実施形態に応じて）を含むことができる。この分率は、実施形態においては０％とすることができる。
図２において、図１の構造体の上にマスク１４を堆積させる。マスク１４は、例えばＳｉＯ２のような誘電体材料とすることができる。誘電体材料１４は、例えばリソグラフィ及びイオン・エッチングのプロセスを用いる通常の方法でパターン化することができる。誘電体材料１４は、第１の領域（最終的にデバイスに仕上げられることになる）を露出し第２の領域（最終的に別のデバイスに仕上げられることになる）を保護するような方法でパターン化することができる。
図３に示すように、第２のＧｅ分率を有するＳｉＧｅ層１６を基板の露出領域の上に成長させる。第２のＧｅ分率は０％より大きい。実施形態において第２のＧｅ分率は凡そ５％未満であるが、実施形態において１０％まで上げることができる。第２のＧｅ分率は、誘電体材料１４で保護されたウェハ１０の領域の上に形成されるデバイスに比較して、異なる価電子帯をＳｉＧｅ層１６の上に形成されるデバイスにもたらすことになる。さらに別の実施形態においては、イオン注入プロセスを用いて、ＳｉＣを露出ウェハ上に堆積させることができる。
図４において、誘電体材料１４を通常の剥離プロセスを用いて除去する。その後、ゲート構造部１８ａ及び１８ｂを通常の方法で形成する。実施形態において、ゲート構造部（ＦＥＴＳ）１８ａ及び１８ｂは高ｋの金属ゲートである。ゲート構造部１８ａ及び１８ｂの形成の例証的な例として、高ｋ誘電体、例えば、酸化シリコン、酸化ハフニウムなどを図４の構造体の上に堆積させる。例えば１０乃至２０ナノメートルの金属の薄層を高ｋ誘電体の上に堆積させる。金属は、例えばＴｉＮ及び／又はＴａＮの層とすることができる。金属層に堆積に続いて、ニッケルシリサイド及び／又は他の通常用いられる金属、例えばＡｌ及び／又はＴａＡｌでドープされたポリシリコンを積層構造に堆積させる。次に積層構造部をパターン化及びエッチングして、ゲート構造部１８ａ及び１８ｂを形成することができる。パターン化の後、ソース及びドレイン領域を、図４の矢印で表す通常のイオン注入プロセスを用いて形成する。
実施形態において、ＳｉＧｅ層の上に形成されるデバイスは、保護された領域の上に形成されるＦＥＴと比較して、異なる価電子帯（Ｖｔ）を有するＦＥＴを与える。ＦＥＴは、チャネル材料の価電子帯又は伝導帯エネルギーの違いにより異なる閾値電圧を有することになる。有利なことに、本明細書で説明するプロセスを用いると、各デバイスのＶｔは一定に留まり、それゆえに、歩留り、信頼性及びデバイス性能が改善されることになる。即ち、電圧出力が一定になる、即ちあらゆるプロセス変動の影響を受けないことになる。
図５は、本発明の第２の態様による、初めの構造体及びそれぞれのプロセス・ステップを示す。図１と同様に、図５の構造体は、基板１０の内部に作成された通常の浅いトレンチ分離構造部（ＳＴＩ）１２を有する初めの構造体を示す。基板１０は、例えばバルク・ウェハ又はＳＯＩとすることができる。実施形態において、ＳＴＩ１２は、半導体製造プロセスに用いられる既知の任意の絶縁型材料、例えば酸化物ベースの材料とすることができる。
図６において、あるＧｅ分率を有するＳｉＧｅ層１６ａを図５の構造体の上に成長させる。実施形態において、第１のＧｅ分率は約５％又はそれ以下（しかし０％より大きい）である。実施形態において、層１６ａはＳｉＣの堆積層とすることができる。ＳｉＣの実施形態においては、イオン注入を行って図６の構造体に炭素をドープすることができる。
図７において、図６の構造体の上にマスク１４を堆積させる。マスク１４は、例えばＳｉＯ２のような誘電体材料とすることができる。誘電体材料１４は、最終的にデバイスのうちの１つに仕上げられることになる構造部の部分を覆うように、上記の通常の方法でパターン化する。図７はまた、層１６ａの上の構造体の露出部分の上における第２のＳｉＧｅ層１６ｂの選択的な成長を示す。実施形態において、層１６ｂは、層１６ａがＳｉＣであるときＳｉＣの堆積層とすることができる。何れの場合にも第２の層１６ｂのＧｅ（又はＣ）分率は、層１６ａと比較して増加することになる。
第２のＧｅ（又はＣ）分率は０％より大きい。実施形態において、第２のＧｅ（又はＣ）分率は凡そ５％未満であるが、実施形態によっては１０％まで上げることができる。当業者であれば理解されるはずであるが、Ｇｅ（又はＣ）の濃度は、構造体の保護された部分に比較して、構造体の露出部分上ではより高くなる。また、より高い分率を用いると、誘電体材料１４で保護されたウェハ１０の領域の上に形成されるＦＥＴと比較して、異なる価電子帯が層１６ｂの上に形成されるＦＥＴにもたらされることになる。
図８において、誘電体材料１４を通常の剥離プロセスを用いて除去する。その後、ゲート構造部（ＦＥＴＳ）１８ａ及び１８ｂを通常の方法で形成する。実施形態において、ゲート構造部１８ａ及び１８ｂは高ｋの金属ゲートである。図４に関して説明したのと同様に、高ｋ誘電体、例えば、酸化シリコン、酸化ハフニウムなどを図８の構造体の上に堆積させる。金属、例えばＴｉＮ及び／又はＴａＮの、例えば１０乃至２０ナノメートルの薄層を高ｋ誘電体の上に堆積させる。ニッケルシリサイド及び／又は他の通常用いられる金属、例えばＡｌ及び／又はＴａＡｌでドープされたポリシリコンを積層構造に堆積させる。次に積層構造部をパターン化及びエッチングして、ゲート構造部（ＦＥＴＳ）１８ａ及び１８ｂを形成する。パターン化の後、ソース及びドレイン領域を、図８の矢印で表す通常のイオン注入プロセスを用いて形成する。
実施形態において、ＳｉＧｅ層１６ｂの上に形成されるデバイスは、層１６ａの上にのみ形成されるＦＥＴと比較して、異なる価電子帯（Ｖｔ）をその上に形成されるＦＥＴに与える。それゆえに、ＦＥＴは、チャネル材料の価電子帯又は伝導帯エネルギーの違いにより異なる閾値電圧を有することになる。有利なことに、本明細書で説明するプロセスを用いると、各デバイスのＶｔは一定に留まり、それゆえに、歩留り、信頼性及びデバイス性能が改善されることになる。即ち、電圧出力が一定になる、即ちあらゆるプロセス変動の影響を受けないことになる。
図９は、本発明の第３の態様による、初めの構造体及びそれぞれのプロセス・ステップを示す。図１と同様に、図９の構造体は、基板１０の内部に作成された通常の浅いトレンチ分離構造部（ＳＴＩ）１２を有する初めの構造体を示す。基板１０は、例えばバルク・ウェハ又はＳＯＩとすることができる。実施形態において、ＳＴＩ１２は、半導体製造プロセスに用いられる既知の任意の絶縁型材料、例えば酸化物ベースの材料とすることができる。
図１０において、あるＧｅ分率を有するＳｉＧｅ層１６ａを図９の構造体の上に成長させる。実施形態において、このＧｅ分率は約５％又はそれ以下（しかし０％より大きい）である。実施形態において、層１６ａはＳｉＣの堆積層とすることができる。ＳｉＣの実施形態においては、イオン注入を行って図１０の構造体に炭素ドープすることができる。
図１１において、図１０の構造体の上にマスク１４を堆積させる。マスク１４は、例えばＳｉＯ２のような誘電体材料とすることができる。誘電体材料１４は、最終的にデバイスのうちの１つに仕上げられることになる構造体の部分を保護するように、上記の通常の様式でパターン化する。図１１はまた、露出ＳｉＧｅ層（誘電体材料によって保護されないＳｉＧｅ）を除去するエッチング・プロセスを示す。実施形態において、ＳｉＧｅ層１６ａは、誘電体材料１４によって保護されたために構造体上に残存する。
図１２において、誘電体材料１４を通常の剥離プロセスを用いて除去する。その後、ゲート構造部（ＦＥＴＳ）１８ａ及び１８ｂを通常の方法で形成する。実施形態において、ゲート構造部１８ａ及び１８ｂは高ｋの金属ゲートである。図４と同様に、高ｋ誘電体、例えば、酸化シリコン、酸化ハフニウムなどを図１２の構造体の上に堆積させる。金属、例えばＴｉＮ及び／又はＴａＮの、例えば１０乃至２０ナノメートルの薄層を高ｋ誘電体の上に堆積させる。ニッケルシリサイド及び／又は他の通常用いられる金属、例えばＡｌ及び／又はＴａＡｌでドープされたポリシリコンを積層構造に堆積させる。次に積層構造部をパターン化及びエッチングして、ゲート構造部（ＦＥＴＳ）１８ａ及び１８ｂを形成する。パターン化の後、ソース及びドレイン領域を、図１２の矢印で表す通常のイオン注入プロセスを用いて形成する。
実施形態において、ＳｉＧｅ層の上に形成されるデバイスは、露出領域（ＳｉＧｅが除去された領域）の上に形成されるＦＥＴと比較して、異なる価電子帯（Ｖｔ）をその上に形成されるＦＥＴに与える。ＦＥＴは、チャネル材料の価電子帯又は伝導帯エネルギーの違いにより異なる閾値電圧を有することになる。有利なことに、本明細書で説明するプロセスを用いると、各デバイスのＶｔは一定に留まり、それゆえに、歩留り、信頼性及びデバイス性能が改善されることになる。即ち、電圧出力が一定になる、即ちあらゆるプロセス変動の影響を受けないことになる。
図１３は、本発明の態様による電流基準回路を示す。電流基準回路は、プロセス変動に依存しない電圧基準による安定な電流を有する。即ち、回路の電圧出力は一定、即ちあらゆるプロセス変動の影響を受けないことになる。
実施形態において、図１３は、第１のＶｔを有するｐ型ＦＥＴ１０５と、第２のＶｔを有するｐ型ドープＦＥＴ１１０とを有する電流基準回路１００を示す。電流基準回路はまた、電流ミラー１１５、例えば同一の幅及び長さを有するＦＥＴを含む。さらに回路１００は、電流ミラー１１５のＮ個の並列のコピーを含む。ＦＥＴ１１０は本発明の何れの態様によっても作成することができるので、所定量の固定電圧オフセット、例えばＦＥＴ１１０が高いエネルギー帯（低い絶対値（高いＶｔ））を有すること、を除けばＦＥＴ１０５と同一であることを理解されたい。実施形態において、ＦＥＴ１０５は−０．５のＶｔを有し、ＦＥＴ１１０は、チャネル化合物の違い（例えば、チャネル内のＧｅ濃度がＦＥＴ１０５より高い）により−０．２のＶｔを有する
図１４は、本発明の態様による電圧基準回路を示す。実施形態において、図１４は、第１のＶｔを有するｐ型ＦＥＴ１０５と、第２のＶｔを有するｐ型ドープＦＥＴ１１０とを有する電圧基準回路２００を示す。この回路はまた、Ｖｒｅｆで表した電圧基準回路を示す。
前述のように、ＦＥＴ１１０は本発明の何れの態様によっても作成することができるので、所定量の固定電圧オフセット、例えばＦＥＴ１１０が高いエネルギー帯（低い絶対値（高いＶｔ））を有することを除けば、ＦＥＴ１０５と同一である。実施形態において、ＦＥＴ１０５は−０．５のＶｔを有し、ＦＥＴ１１０は、チャネル化合物の違い（例えば、チャネル内のＧｅ濃度がＦＥＴ１０５より高い）により−０．２のＶｔを有する。
図１５は、例えば、半導体ＩＣ論理の設計、シミュレーション、テスト、レイアウト、及び製造に用いられる例示的な設計フロー９００のブロック図を示す。設計フロー９００は、図１乃至図１４に示した前述の設計構造体及び／又はデバイスの、論理的に又は他の機能的に等価な表現を生成する、設計構造体又はデバイスを加工するためのプロセス及びメカニズムを含む。設計フロー９００によって加工及び／又は生成される設計構造体は、機械可読の伝達又は記憶媒体内に符号化して、データ及び／又は命令を含むようにすることができ、これらのデータ及び／又は命令は、データ処理システム上で実行又は別様に処理されるとき、ハードウェア・コンポーネント、回路、デバイス、又はシステムについての論理的、構造的、機械的、又は他の機能的に等価な表現を生成する。設計フロー９００は、設計される表現の型に応じて変更することができる。例えば、特定用途向けＩＣ（ＡＳＩＣ）を構築するための設計フロー９００は、標準的コンポーネントを設計するための設計フロー９００とは異なっても良く、或いは、プログラム可能なアレイ、例えば、Ａｌｔｅｒａ（登録商標）社又はＸｉｌｉｎｘ（登録商標）社により提供されるプログラム可能ゲート・アレイ又はフィールド・プログラム可能ゲート・アレイ（ＦＰＧＡ）、の中に設計のインスタンスを作成するための設計フロー９００とは異なっても良い。
図１５は、設計プロセス９１０によって処理されるのが好ましい入力設計構造体９２０を含む複数の設計構造体を示す。設計構造体９２０は、設計プロセス９１０により生成され処理されてハードウェア・デバイスの論理的に等価は機能表現を作成する、論理的シミュレーション設計構造体とすることができる。設計構造体９２０はまた、或いは代替的に、設計プロセス９１０によって処理されるときにハードウェア・デバイスの物理構造体の機能性表現を生成するデータ及び／又はプログラム命令を含むことができる。機能性構造部及び／又は構造的設計構造部を表す場合、設計構造体９２０は、中核開発者／又は設計者により実装された電子コンピュータ支援設計（ＥＣＡＤ）を用いて生成することができる。機械可読のデータ伝達媒体、ゲート・アレイ、又は記憶媒体上に符号化されるとき、設計構造体９２０は、設計プロセス９１０内で１つ又は複数のハードウェア及び／又はソフトウェア・モジュールによりアクセスして処理し、図１乃至図１４に示したような電子コンポーネント、回路、電子又は論理モジュール、装置、デバイス、又はシステムをシミュレートするか又は別様に機能的に表現することができる。それゆえに、設計構造体９２０は、人及び／又は機械可読のソース・コード、コンパイルされた構造体、及びコンピュータ実行可能なコード構造体を含むことができ、これらは、設計又はシミュレーション・データ処理システムにより処理されるとき、回路又は他のレベルのハードウェア論理設計を機能的にシミュレートするか又は別様に表現する。これらのデータ構造体は、ハードウェア記述言語（ＨＤＬ）の設計エンティティ又は他のデータ構造体を含むことができ、これらは、ヴェリログ（Verilog）及びＶＨＤＬのような低レベルのＨＤＬ設計言語、及び／又は、Ｃ又はＣ＋＋のような高レベルの設計言語と適合する及び／又は両立するものである。
設計プロセス９１０は、図１乃至図１４に示すコンポーネント、回路、デバイス、又は論理構造体の設計／シミュレーションの機能性等価物を、合成し、翻訳し、又は他の方法で処理するためのハードウェア及び／又はソフトウェア・モジュールを使用し組み込んで、設計構造体９２０のような設計構造体を含むことができるネットリスト９８０を生成することが好ましい。ネットリスト９８０は、ワイヤ、個々のコンポーネント、論理ゲート、制御回路、Ｉ／Ｏデバイス、モデルなどのリストを表し、集積回路設計内の他の要素及び回路への接続を記述する、コンパイルされた又は他の方法で処理されたデータ構造体を含むことができる。ネットリスト９８０は、デバイスの設計仕様及びパラメータに応じて１回又は複数回ネットリストが再合成される反復プロセスを用いて合成することができる。本明細書で説明される他の設計構造体の型により、ネットリスト９８０は、機械可読データ記憶媒体に記録するか、又はプログラム可能ゲート・アレイ内にプログラム化することができる。媒体は、磁気又は光ディスク・ドライブ、プログラム可能ゲート・アレイ、コンパクト・フラッシュ又は他のフラッシュ・メモリのような不揮発記憶媒体とすることができる。付加的に又は代替的に、媒体は、システム・メモリ又はキャッシュ・メモリ、バッファ領域、或いは、インターネット又は他のネットワーキングに適した手段によりデータ・パケットを伝送又は中間的にストアすることができる電気的又は光学的伝導性デバイス及び材料とすることができる。
設計プロセス９１０は、ネットリスト９８０を含む様々な入力データ構造体の型を処理するためのハードウェア及びソフトウェア・モジュールを含むことができる。そのようなデータ構造体の型は、例えば、ライブラリ要素９３０内に常駐し、所与の製造技術（例えば、種々の技術ノード、３２ｎｍ、４５ｎｍ、９０ｎｍなど）に関するモデル、レイアウト、及び記号的表現を含んだ一組の一般的な要素、回路、及びデバイスを含むことができる。データ構造体の型は、設計仕様９４０、特性データ９５０、検証データ９６０、設計ルール９７０、並びに、入力テストパターン、出力テストパターン、及び他のテスト情報を含み得るテスト・データ・ファイル９８５をさらに含むことができる。設計プロセス９１０は、例えば、鋳造、成形、及びダイ・プレス成形のような操作に関する応力分析、熱分析、機械的事象シミュレーション、プロセス・シミュレーションのような標準的機械設計プロセスをさらに含むことができる。機械設計分野の当業者であれば、本発明の範囲及び趣旨から逸脱せずに設計プロセス９１０に用いることが可能な機械設計ツール及びアプリケーションの範囲を理解することができる。設計プロセス９１０はまた、タイミング解析、検証、設計ルール検査、配置及び経路解析動作などの、標準回路設計プロセスを実行するためのモジュールを含むことができる。
設計プロセス９１０は、ＨＤＬコンパイラ及びシミュレーション・モデル構築ツールのような論理及び物理設計ツールを使用し組み込んで、設計構造体９２０を、幾つか又は全ての描写された支持データ構造体及び任意の付加的な機械設計又はデータ（適用可能ならば）と共に処理し、第２の設計構造体９９０を生成する。設計構造体９９０は、機械的デバイス及び構造体のデータの交換に用いられるデータ形式で記憶媒体又はプログラム可能ゲート・アレイ内に常駐する（例えば、ＩＧＥＳ、ＤＸＦ、パラソリッド（Parasolid）ＸＴ、ＪＴ、ＤＲＧ、又は、そのような機械的設計構造体をストア又は翻訳するのに適した任意の他の形式でストアされた情報）。設計構造体９２０と同様に、設計構造体９９０は、伝達媒体又はデータ記憶媒体上に常駐する１つ又は複数のファイル、データ構造体、又は他のコンピュータ符号化データ又は命令を含むことが好ましく、それらはＥＣＡＤシステムにより処理されるとき、図１乃至図１４に示す本発明の１つ又は複数の実施形態の、論理的に又は他の機能的に等価な形態を生成する。一実施形態において、設計構造体９９０は、図１乃至図１４に示すデバイスを機能的にシミュレートする、コンパイルされた実行可能なＨＤＬのシミュレーション・モデルを含むことができる。
設計構造体９９０はまた、集積回路のレイアウト・データの交換に用いられるデータ形式、及び／又は記号データ形式を用いることができる（例えば、ＧＤＳＩＩ（ＧＤＳ２）、ＧＬ１、マップ・ファイル、又は、そのような設計データ構造体をストアするのに適した任意の他の形式でストアされた情報）。設計構造体９９０は、例えば、記号データ、マップ・ファイル、テスト・データ・ファイル、設計コンテンツ・ファイル、製造データ、レイアウト・パラメータ、ワイヤ、金属レベル、ビア、形状、製造ラインを通して経路設定するためのデータ、及び、図１乃至図１４に示した上記のデバイス又は構造体を生成するのに製造者又は他の設計者／開発者が必要とする任意の他のデータのような情報を含むことができる。設計構造体９９０は、次にステージ９９５に進むことができ、そこで、例えば、設計構造体９９０はテープ出力されて、製造用に公開され、マスク・ハウスに公開され、別の設計ハウスに送られ、顧客に送り返される等のことになる。
上記のように、本方法は集積回路チップの製造に用いられる。結果として得られる集積回路チップは、製造業者により未処理ウェハの形態（即ち、複数のパッケージされていないチップを有する単一のウェハとして）で、むき出しのダイとして、又はパッケージされた形態で配布することができる。後の場合、チップは単一チップ・パッケージ（マザーボード又は他のより高レベルのキャリヤに取り付けられたリードを有するプラスチック・キャリヤ）内に、又はマルチチップ・パッケージ（表面相互接続部又は埋込み相互接続部の何れか又は両方を有するセラミック・キャリヤのような）内に取り付けることができる。何れの場合にも、チップは次に、他のチップ、別々の回路要素、及び／又は他の信号処理デバイスと統合されて、（ａ）マザーボードのような中間製品、又は（ｂ）最終製品の部品にされる。最終製品は、集積回路チップを含む任意の製品とすることができる。
本明細書で用いた用語は、特定の実施形態を説明するためだけのものであり、本発明の限定を意図したものではない。本明細書で用いられる単数形「１つの（a）」、「１つの（an）」及び「この(the)」は、文脈が別様に明示しない限り、複数形をも含むことを意図したものである。用語「含む（comprises）」及び／又は「含んだ（comprising）」は、本明細書において用いられるとき、記述された特徴、完全体、ステップ、動作、要素、及び／又はコンポーネントの存在を明記するが、１つ又は複数の他の特徴、完全体、ステップ、動作、要素、コンポーネント、及び／又はそれらの群の存在を排除するものではない。
添付の特許請求の範囲内に、対応する構造体、材料、作用、及び、全ての手段又はステップ及び機能要素の等価物があれば、それらは、具体的に請求される要素として他の請求される要素と組み合せて機能を実行するための、任意の構造体、材料又は作用を含むことを意図したものである。本発明の説明は、例証及び説明のために提示したものであり、網羅的であるか又は本発明を開示された形態に限定することを意図したものではない。当業者には、本発明の範囲及び趣旨から逸脱しない多くの修正物及び変形物が明白となるであろう。実施形態は、本発明の原理及び実際の用途を最も良く説明するために、そして当業者が、企図された特定の用途に適した種々の修正を加えた種々の実施形態に関して本発明を理解することができるように、選択し記述したものである。
１０：基板
１２：浅いトレンチ分離構造部（ＳＴＩ）
１４：マスク（誘電体材料）
１６、１６ａ、１６ｂ：ＳｉＧｅ層
１８ａ、１８ｂ：ゲート構造部（ＦＥＴＳ）
１００：電流基準回路
１０５：ｐ型ＦＥＴ
１１０：ｐ型ドープＦＥＴ
１１５：電流ミラー
２００：電圧基準回路
９００：設計フロー
９１０：設計プロセス
９２０、９９０：設計構造体
９３０：ライブラリ要素
９４０：設計仕様
９５０：特性データ
９６０：検証データ
９７０：設計ルール
９８０：ネットリスト
９８５：テスト・データ・ファイル
９９５：ステージ
１２：浅いトレンチ分離構造部（ＳＴＩ）
１４：マスク（誘電体材料）
１６、１６ａ、１６ｂ：ＳｉＧｅ層
１８ａ、１８ｂ：ゲート構造部（ＦＥＴＳ）
１００：電流基準回路
１０５：ｐ型ＦＥＴ
１１０：ｐ型ドープＦＥＴ
１１５：電流ミラー
２００：電圧基準回路
９００：設計フロー
９１０：設計プロセス
９２０、９９０：設計構造体
９３０：ライブラリ要素
９４０：設計仕様
９５０：特性データ
９６０：検証データ
９７０：設計ルール
９８０：ネットリスト
９８５：テスト・データ・ファイル
９９５：ステージ
Claims (18)
- 第１のバンド構造及び第１の型をもたらす第１の原子比の第１の化合物半導体のチャネルを備えた第１のＦＥＴと、
第２のバンド構造及び第１の型をもたらす第２の原子比の第２の化合物半導体のチャネルを備えた第２のＦＥＴと
を備え、
前記第１の化合物半導体は前記第２の化合物半導体とは異なり、その結果、前記第１のＦＥＴは前記第２のバンド構造と異なる第１のバンド構造を有し、前記第２のＦＥＴの閾値電圧とは異なる閾値電圧を生じる、
半導体デバイス構造体。 - 前記第１の化合物半導体はＳｉ（１−ｘ）Ｇｅｘ化合物半導体を含み、
前記第２の化合物半導体はＳｉ（１−ｙ）Ｇｅｙを含み、
ｘはｙに等しくない、
請求項１に記載の構造体。 - ｘ＝０である、請求項２に記載の構造体。
- 前記第１のＦＥＴと前記第２のＦＥＴは、チャネル材料の価電子帯エネルギーの違いにより異なる閾値電圧Ｖｔを有する、請求項２に記載の構造体。
- 前記第１のＦＥＴ及び前記第２のＦＥＴはＳＯＩ ＦＥＴである、請求項４に記載の構造体。
- 前記第１のＦＥＴは、ｘ＝０を有し、前記第２のＦＥＴと実質的に同じチャネル・ドーピングを有し、そして前記第２のＦＥＴより高い閾値電圧Ｖｔを有する、請求項５に記載の構造体。
- 第１のバンド構造を有する第１のチャネルを備えた第１のＦＥＴと、
第２のバンド構造を有する第２のチャネルを備えた第２のＦＥＴと
を備え、
前記第１のＦＥＴ及び前記第２のＦＥＴは同一のチャネル・ドーピング、ソース及びドレイン構造体を有する、
集積回路。 - 前記第１のＦＥＴと前記第２のＦＥＴは、チャネル材料のバンド構造の違いにより異なる閾値電圧Ｖｔを有する、請求項７に記載の集積回路。
- 前記第１のＦＥＴ及び前記第２のＦＥＴは電圧基準回路をもたらす、請求項８に記載の集積回路。
- 前記第１のＦＥＴ及び前記第２のＦＥＴは電流基準回路をもたらす、請求項８に記載の集積回路。
- 前記第１のＦＥＴはＳｉ（１−ｘ）Ｇｅｘ化合物半導体のチャネルを備え、前記第２のＦＥＴはＳｉ（１−ｙ）Ｇｅｙのチャネルを備え、
ｘはｙに等しくない、
請求項７に記載の集積回路。 - ｘ＝０である、請求項７に記載の集積回路。
- 集積回路を設計し、製造し、又はテストするための、機械可読媒体内に具体化された設計構造体であって、
第１のバンド構造及び第１の型をもたらす第１の原子比の第１の化合物半導体のチャネルを備えた第１のＦＥＴと、
第２のバンド構造及び第１の型をもたらす第２の原子比の第２の化合物半導体のチャネルを備えた第２のＦＥＴと
を備え、
前記第１の化合物半導体は前記第２の化合物半導体とは異なり、その結果、前記第１のＦＥＴは前記第２のバンド構造と異なる第１のバンド構造を有し、前記第２のＦＥＴの閾値電圧とは異なる閾値電圧を生じる、
前記設計構造体。 - 前記設計構造体はネットリストを含む、請求項１３に記載の設計構造体。
- 前記設計構造体は、集積回路のレイアウト・データの交換に用いられるデータ形式で記憶媒体上又はプログラム可能ゲート・アレイ内に常駐する、請求項１３に記載の設計構造体。
- Ｓｉ（１−ｘ）Ｇｅｘ化合物半導体のチャネルを備えた第１の型の第１のＦＥＴを形成するステップと、
Ｓｉ（１−ｙ）Ｇｅｙのチャネルを備えた第１の型の第２のＦＥＴを形成するステップと
を含み、
ｘはｙに等しくない、
半導体デバイスを形成する方法。 - ｘ＝０である、請求項１６に記載の方法。
- 前記第１のＦＥＴと前記第２のＦＥＴは、チャネル材料の価電子帯エネルギーの違いにより異なる閾値電圧を有する、請求項１６に記載の方法。
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