JP4393152B2 - 半導体装置 - Google Patents

Description

本発明は半導体装置に関し、特に、しきい値電圧が異なる２個以上のＭＯＳトランジスタのしきい値電圧差に基づいて基準電圧を発生する基準電圧発生回路と、基準電圧発生回路からの基準電圧が入力される差動増幅回路を備えた半導体装置に関するものである。

しきい値電圧の異なるデプレッション型のＭＯＳトランジスタとエンハンスメント型のＭＯＳ（Metal Oxide Semiconductors）トランジスタで構成された基準電圧発生回路が知られている（例えば、特許文献１参照。）。そのような基準電圧発生回路では、図８に示されるように、デプレッション型のＮＭＯＳ（Ｎチャネル型ＭＯＳ）トランジスタＭ９のゲートとソースを接続してその定電流性を利用する。そして、ゲートとドレインが接続されたエンハンスメント型のＮＭＯＳトランジスタＭ１０をトランジスタＭ９の定電流で動作するように直列に接続して、トランジスタＭ１０に発生する電圧を基準電圧（Ｖｒｅｆ）として取り出すものである。基準電圧としては、トランジスタＭ９とトランジスタＭ１０のしきい値電圧差が出力される。

特許文献１では、トランジスタＭ９とトランジスタＭ１０とでしきい値電圧を異ならせる方法として、基板の不純物濃度又はチャネルの不純物濃度を変化させる方法が実施例として挙げられている。その方法としては、いずれもチャネルドープ注入時のイオン注入量を変えることが提案されている。
しかし、イオン注入量を変えることによりしきい値電圧を制御する方法ではチャネル濃度にバラツキが生じるという問題があり、しきい値電圧の制御性が求められていた。

そこで本願発明者らは、基板濃度及びチャネル濃度を同じものとし、ゲート電極の導電性を変える、例えばＮ型ゲート電極をもつデプレッション型のＮＭＯＳトランジスタとＰ型ゲート電極をもつエンハンスメント型のＮＭＯＳトランジスタを用いることで、その金属・半導体仕事関数差（以下、単に仕事関数差ともいう。）を基準電圧とする構成を検討した。その結果、チャネル濃度が変化しても初期基準電圧の変化が小さいことが確認された。

また、他の構成をもつ基準電圧発生回路として、それぞれが接地されて電流比が一定の２つの定電流で駆動され、ダイオード接続された第１、第２のトランジスタと、第１又は第２のトランジスタからの出力電圧に第１のトランジスタと第２のトランジスタの２つの出力電圧の差電圧を一定倍に増幅し加算する手段を有するものがある。
そのような基準電圧回路において、温度依存性をもたない基準電圧を出力するために、上記増幅し加算する手段として、２つのＯＴＡ（オペレーショナルトランスコンダクタンスアンプ）とカレントミラー回路から構成され、第１のＯＴＡは差電圧を入力し、第２のＯＴＡは第１又は第２のトランジスタからの出力電圧が逆相入力端子に印加され、正相入力端子は出力端子に接続され第１のＯＴＡの出力電流に比例する電流で駆動され、第２のＯＴＡの出力端子電圧を出力電圧するものを備えているものがある（例えば、特許文献２参照。）。
特開昭５６−１０８２５８号公報 特開２００２−２７０７６８号公報

Ｎ型ゲート電極をもつＮＭＯＳデプレッション型トランジスタとＰ型ゲート電極をもつＮＭＯＳエンハンスメント型トランジスタを用い、ゲート電極の導電性を変えることでその仕事関数差を基準電圧とする基準電圧発生回路では、Ｎ型ゲート電極とＰ型ゲート電極で温度変化に対するしきい値の変化量が異なり、出力基準電圧は安定した負の温度係数を示した。例えば定電圧発生回路や電圧検出回路などにおいて、差動増幅回路に基準電圧として入力し、温度変化により基準電圧を比較して出力トランジスタと抵抗とで帰還をかけて動作させると、出力電圧が温度変化してしまうことが問題となる。したがって、ゲート電極の導電性を変えることでその仕事関数差を基準電圧とする構成を使用できなかった。

また、特許文献２に記載された基準電圧発生回路では、上記増幅し加算する手段として２つのＯＴＡとカレントミラー回路を備えているので、回路構成が複雑になるという問題があった。

本発明は、しきいち電圧が異なる２個以上のＭＯＳトランジスタのしきい値電圧差に基づいて基準電圧を発生する基準電圧発生回路と、基準電圧発生回路からの基準電圧が入力される差動増幅回路を備えた半導体装置において、基準電圧発生回路の回路構成を複雑にすることなく、差動増幅回路の出力電圧の温度依存性をなくすことを目的とするものである。

本発明は、同一ウエル内に形成された、同一チャネル濃度でゲート電極の導電性が互いに異なることによりしきいち電圧が異なる２個以上のＭＯＳトランジスタのしきい値電圧差に基づいて基準電圧を発生する基準電圧発生回路と、上記基準電圧発生回路からの基準電圧が入力される、オフセット電圧を有する差動増幅回路を備え、上記差動増幅回路オフセット電圧は、オフセット電圧に基づく出力電圧の温度係数と上記基準電圧発生回路から出力される基準電圧の温度係数が互いに相殺するように設定されている半導体装置である。

本発明の半導体装置において、上記差動増幅回路のオフセット電圧は、差動対のゲートサイズ比もしくはアクティブロードのゲートサイズ比又はその両方が１：１ではないことにより設定されている。
また、上記基準電圧発生回路はＮ型ゲート電極をもつデプレッション型のＮＭＯＳトランジスタとＰ型ゲート電極をもつエンハンスメント型のＮＭＯＳトランジスタが直列に接続されて構成され、上記基準電圧発生回路から出力される基準電圧は負の温度特性をもち、上記差動増幅回路の出力電圧は正の温度係数をもつ例を挙げることができる。

本発明が適用される回路の一例として、基準電圧発生回路からの基準電圧が差動増幅回路の反転入力端子及び非反転入力端子の一方の入力端子に入力され、上記差動増幅回路の出力電圧が出力トランジスタのゲートに入力され、上記出力トランジスタから出力される出力電圧が上記差動増幅回路の他方の入力端子に入力されてなる電圧安定化回路を挙げることができ、その電圧発生回路では、上記基準電圧発生回路及び上記差動増幅回路として、本発明の基準電圧発生回路及び差動増幅回路を備えている。

本発明が適用される回路の他の例として、基準電圧発生回路からの基準電圧が差動増幅回路の反転入力端子及び非反転入力端子の一方の入力端子に入力され、上記差動増幅回路の出力電圧が出力トランジスタのゲートに入力され、上記出力トランジスタから出力される出力電圧が複数の抵抗で分圧され、上記抵抗で分圧された電圧が上記差動増幅回路の他方の入力端子に入力されてなる定電圧発生回路を挙げることができ、その電圧発生回路では、上記基準電圧発生回路及び上記差動増幅回路として、本発明の基準電圧発生回路及び差動増幅回路を備えている。

本発明が適用される回路のさらに他の例として、基準電圧発生回路の出力電圧が差動増幅回路の反転入力端子及び非反転入力端子の一方の入力端子に入力され、検出すべき電圧につながる端子が上記差動増幅回路の他方の入力端子に入力されてなる電圧検出回路を挙げることができ、その電圧発生回路では、上記基準電圧発生回路及び上記差動増幅回路として、本発明の基準電圧発生回路及び差動増幅回路を備えている。

本発明では、基準電圧発生回路を構成するＭＯＳトランジスタのゲート電極の導電性を異ならせることにより、金属・半導体仕事関数の差を異ならせてしきい値電圧を異ならせる。このような基準電圧発生回路から出力される基準電圧はチャネル濃度に依存せず安定しており、さらに、ある安定した温度係数をもつ。また、オフセット電圧を有する差動増幅回路の出力電圧は、オフセット電圧に基づく温度係数と基準電圧の温度係数が互いに相殺するように設定されている。これにより、差動増幅回路の出力電圧の温度依存性をなくすことができ、温度に依存しない一定の差動増幅回路の出力電圧を得ることができる。さらに、基準電圧発生回路自体にＯＴＡ等の回路を設ける必要はないので、基準電圧発生回路の回路構成を複雑にすることもない。

本発明を構成する基準電圧発生回路及び差動増幅回路を、基準電圧発生回路からの基準電圧が差動増幅回路の一方の入力端子に入力され、差動増幅回路の出力電圧が出力トランジスタのゲートに入力され、出力トランジスタからの出力電圧が差動増幅回路の他方の入力端子に入力されてなる電圧安定化回路に適用すれば、本発明を構成する基準電圧発生回路及び差動増幅回路では基準電圧発生回路の回路構成を複雑にすることなく、差動増幅回路の出力電圧の温度依存性をなくすことができるので、電圧安定化回路の出力電圧の安定化を図ることができる。

本発明を構成する基準電圧発生回路及び差動増幅回路を、基準電圧発生回路からの基準電圧が差動増幅回路の一方の入力端子に入力され、差動増幅回路の出力電圧が出力トランジスタのゲートに入力され、出力トランジスタのドレインからの出力電圧が複数の抵抗で分圧され、抵抗で分圧された電圧が差動増幅回路の他方の入力端子に入力されてなる定電圧発生回路に適用すれば、本発明を構成する基準電圧発生回路及び差動増幅回路では基準電圧発生回路の回路構成を複雑にすることなく、差動増幅回路の出力電圧の温度依存性をなくすことができるので、定電圧発生回路の出力電圧の安定化を図ることができる。

本発明を構成する基準電圧発生回路及び差動増幅回路を、基準電圧発生回路の出力電圧が差動増幅回路の一方の入力端子に入力され、検出すべき電圧につながる端子が差動増幅回路の他方の入力端子に入力されてなる電圧検出回路に適用すれば、基準電圧発生回路の回路構成を複雑にすることなく、電圧検出回路の出力電圧となる差動増幅回路の出力電圧の温度依存性をなくすことができるので、電圧検出能力の精度の向上を図ることができる。

図１は一実施例を示す図であり、（Ａ）は基準電圧発生回路を構成するＭＯＳトランジスタの断面図、（Ｂ）は基準電圧発生回路の回路図、（Ｃ）は定電圧発生回路の回路図である。
まず、（Ａ）及び（Ｂ）を参照して基準電圧発生回路について説明する。

Ｐ型シリコン基板（Ｐｓｕｂ）１の表面側に形成されたＰ型ウエル（Ｐｗｅｌｌ）３にＮ型拡散層（ＮＢ）５，７，９が間隔をもって形成されている。Ｎ型拡散層５内にＮ型高濃度拡散層１１が形成され、Ｎ型拡散層７内にＮ型高濃度拡散層１３が形成され、Ｎ型拡散層９内にＮ型高濃度拡散層１５が形成されている。Ｎ型拡散層５，７間及びＮ型拡散層７，９間のＰ型ウエル３表面にチャネルドープ注入領域１７，１９が形成されている。両チャネルドープ注入領域１７，１９には同じ濃度で不純物が導入されている。

Ｎ型高濃度拡散層１１，１３，１５上及びチャネルドープ注入領域１７，１９上を除く、Ｐ型シリコン基板１表面、Ｐ型ウエル３表面及びＮ型拡散層５，７，９の表面に素子分離用のフィールド酸化膜２１が形成されている。
チャネルドープ注入領域１７上にゲート酸化膜２３が形成され、チャネルドープ注入領域１９上にゲート酸化膜２５が形成されている。ゲート酸化膜２３，２５はシリコン酸化膜により形成され、それらの膜厚は同じである。

ゲート酸化膜２３上からゲート酸化膜２３に隣接するフィールド酸化膜２１，２１上にまたがってＮ型ゲート電極２７が形成されて、ＮＭＯＳトランジスタＭ１が形成されている。
ゲート酸化膜２５上からゲート酸化膜２５に隣接するフィールド酸化膜２１，２１上にまたがってＰ型ゲート電極２９が形成されて、ＮＭＯＳトランジスタＭ２が形成されている。

ＮＭＯＳトランジスタＭ１のドレインを構成するＮ型拡散層５はＮ型高濃度拡散層１１を介して入力端子ＶＩＮに接続されている。ＮＭＯＳトランジスタＭ１のソース及びＮＭＯＳトランジスタＭ２のドレインを構成するＮ型拡散層７はＮ型高濃度拡散層１３を介して基準電圧端子Ｖｒｅｆに接続されている。Ｎ型高濃度拡散層１３及び基準電圧端子ＶｒｅｆにはＮ型ゲート電極２７及びＰ型ゲート電極２９も接続されている。ＮＭＯＳトランジスタＭ２のソースを構成するＮ型拡散層９はＮ型高濃度拡散層１５を介してグランド端子ＧＮＤに接続されている。

この基準電圧発生回路において、Ｐ型シリコン基板、チャネルドープ注入領域、Ｎ型ゲート電極２７及びＰ型ゲート電極２９の不純物濃度、並びにゲート酸化膜２３，２５の膜厚は、Ｎ型ゲート電極２７をもつＮＭＯＳトランジスタＭ１がデプレッション型になり、Ｐ型ゲート電極２９をもつＮＭＯＳトランジスタＭ２がエンハンスメント型になるように設定されており、ＮＭＯＳトランジスタＭ１とＭ２のしきい値電圧差が基準電圧として基準電圧端子Ｖｒｅｆから出力される。

（Ｃ）を参照して定電圧発生回路について説明する。
定電圧発生回路は入力端子ＶＩＮ、基準電圧発生回路の基準電圧端子Ｖｒｅｆ、オフセット電圧を有する差動増幅回路３１、出力トランジスタを構成するＰＭＯＳ（Ｐチャネル型ＭＯＳ）トランジスタＭ３、抵抗Ｒ１，Ｒ２及び出力端子ＶＯＵＴを備えている。

差動増幅回路３１では、差動対を構成するＮＭＯＳトランジスタＭ６，Ｍ７のドレインがアクティブロードを構成するＰＭＯＳトランジスタＭ４，Ｍ５を介して入力端子ＶＩＮに接続されている。ＰＭＯＳトランジスタＭ４，Ｍ５のゲート電極が相互に接続され、ＮＭＯＳトランジスタＭ６，Ｍ７のいずれか一方、例えばＮＭＯＳトランジスタＭ７のドレインに接続されることにより、ＰＭＯＳトランジスタＭ４，Ｍ５が負荷の役割を果たしている。反転入力端子（−）を構成するＮＭＯＳトランジスタＭ６のゲート電極には基準電圧端子Ｖｒｅｆから基準電圧が入力され、非反転入力端子（＋）を構成するＮＭＯＳトランジスタＭ７のゲート電極には帰還抵抗電位（抵抗Ｒ１，Ｒ２による電位）が入力される。ＮＭＯＳトランジスタＭ６，Ｍ７のソースは相互に接続され、定電流源を構成するＮＭＯＳトランジスタＭ８を介してグランド端子ＧＮＤに接続されている。差動増幅回路３１の出力端子となる、ＰＭＯＳトランジスタＭ４とＮＭＯＳトランジスタＭ６の間の接続点３３は出力トランジスタを構成するＰＭＯＳトランジスタＭ３のゲート電極に接続されている。

（Ａ）及び（Ｂ）に示した基準電圧発生回路のＮＭＯＳトランジスタＭ１，Ｍ２のしきい値電圧について説明する。
一般的にＭＯＳトランジスタのしきい値電圧Ｖthは、
Ｖth＝Φ_MS＋Ｑ_SS/Ｃ_OX＋２Φ_F＋(２ε_Sε₀ｑＮ_a)^1/2/Ｃ_OX(Ｖ_BS＋２Φ_F)^1/2 …（１）
で表される。
式（１）において、Φ_MS：金属・半導体仕事関数の差、Ｑ_SS：ゲート酸化膜界面電荷密度、Ｃ_OX：ゲート酸化膜の単位面積当りの容量、Φ_F：バルク・フェルミ準位、ε_S：半導体の誘電率、ε₀：真空誘電率、ｑ：電子電荷、Ｎ_a：基板濃度、Ｖ_BS：基板−ソース間の電圧である。

例えば、Ｐ型シリコン基板１の不純物濃度を１.０×１０¹⁶ｃｍ^-3、チャネルドープ注入領域１７，１９の不純物濃度を５.０×１０¹²〜９.０×１０¹²ｃｍ^-3、ゲート酸化膜２３，２５の膜厚を３０ｎｍ（ナノメートル）、Ｎ型ゲート電極２７の不純物濃度を９.０×１０¹⁹ｃｍ^-3、Ｐ型ゲート電極２９の不純物濃度を５.０×１０¹⁹ｃｍ^-3に設定することにより、ＮＭＯＳトランジスタＭ１をデプレッション型にし、かつＮＭＯＳトランジスタＭ２をエンハンスメント型にすることができる。この場合、Ｎ型ゲート電極をもつＮＭＯＳトランジスタＭ１のしきい値電圧は−０.２５〜−０.４５Ｖ（ボルト）になり、Ｐ型ゲート電極をもつＮＭＯＳトランジスタＭ２のしきい値電圧は０.４〜０.６Ｖ程度になる。

図２は、図１に示した基準電圧発生回路においてＮＭＯＳトランジスタＭ１，Ｍ２のチャネル長比を変化させたときの室温における基準電圧の変化を示す図であり、縦軸は基準電圧（Ｖ）、横軸はN+Poly/P+Poly電極チャネル長比を示す。ここでN+Poly/P+Poly電極チャネル長比は、Ｎ型ゲート電極をもつＮＭＯＳトランジスタＭ１のチャネル長を、Ｐ型ゲート電極をもつＮＭＯＳトランジスタＭ２のチャネル長で除算した値を表す。図１では、チャネルドープ注入量を変えてチャネル濃度を調整してＮＭＯＳトランジスタＭ１，Ｍ２のしきい値電圧を変更した複数のサンプルを示している。凡例はＮ型ゲート電極をもつＮＭＯＳトランジスタＭ１のしきい値電圧を示している。

図２から、N+Poly/P+Poly電極チャネル長比が０.８５〜１.１５付近では、チャネルドープ注入量を変えてしきい値電圧を変更しても、基準電圧があまり変化していないことがわかる。また、チャネル濃度の変化に対して、N+Poly/P+Poly電極チャネル長比に対する基準電圧の傾向が逆転する点が存在することもわかる。この点が基準電圧の最も変化しない点である。

図３は、図１に示した基準電圧発生回路においてＮＭＯＳトランジスタＭ１，Ｍ２のチャネル長比を変化させたときの温度係数の変化を示す図であり、縦軸は温度係数（ｍＶ／℃）、横軸はN+Poly/P+Poly電極チャネル長比を示す。図２と同様に、チャネルドープ注入量を変えてＮＭＯＳトランジスタＭ１，Ｍ２のしきい値電圧を変更した複数のサンプルを示し、凡例はＮ型ゲート電極をもつＮＭＯＳトランジスタＭ１のしきい値電圧を示す。

データ値はすべて負の温度係数となった。Ｎ型ゲート電極をもつＭＯＳトランジスタの駆動能力が大きいものほど基準電圧の温度変化は少ない。また、図２のデータと同様に、チャネル濃度の変化に対して、N+Poly/P+Poly電極チャネル長比に対する基準電圧の傾向が逆転する点が同じようなN+Poly/P+Poly電極チャネル長比の領域で出現している。

このように、導電型が異なるゲート電極で構成しチャネル長比をほぼ１対１にして作る基準電圧回路は、チャネル濃度に対して室温では安定した基準電圧を出力できる。さらに、温度特性に対しても、安定した同じ温度係数をもつものを作れることがわかる。

次に、図１（Ｃ）に示した差動増幅回路３１のオフセット電圧と出力電圧の温度係数について説明する。
差動増幅回路３１におけるオフセット電圧のつけ方として、アクティブロードを構成するＭＯＳトランジスタＭ４，Ｍ５のゲートサイズ（Ｗ／Ｌ）を異ならせて図１（Ｃ）に示した電流ＩａとＩｂの電流値を異ならせる方法、差動対を構成するＭＯＳトランジスタＭ６，Ｍ７のゲートサイズ（Ｗ／Ｌ）を異ならせる方法、又はその両方を異ならせる方法を挙げることができる。

図４に、アクティブロードを構成するＭＯＳトランジスタＭ４，Ｍ５のゲートサイズを異ならせたときのトランジスタサイズ比（Ｉａ／Ｉｂ）と差動増幅回路３１のオフセット電圧の関係を示す。縦軸はオフセット電圧（Ｖ）、横軸はトランジスタサイズ比（Ｉａ／Ｉｂ）を示す。
図４から、トランジスタサイズ比を選択することにより、所望のオフセット電圧が得られることがわかる。

図５に、差動増幅回路３１のオフセット電圧と、出力電圧の温度係数の関係を示す。縦軸は温度係数（ｍＶ／℃）、横軸はオフセット電圧（Ｖ）を示す。
図５から、差動増幅回路３１について、オフセット電圧値を選択することにより、所望の温度係数が得られることがわかる。
このように、図４と図５の関係から、トランジスタサイズ比を選択してオフセット電圧を決定し、所望する温度係数が得られることがわかる。

例えば、基準電圧発生回路について、Ｎ型ゲート電極２７をもつＮＭＯＳトランジスタＭ１のチャネル長とＰ型ゲート電極２９をもつＮＭＯＳトランジスタＭ２のチャネル長を同じにし、ＮＭＯＳトランジスタＭ１のしきい値電圧が−０.３６４２ＶになるようにＮＭＯＳトランジスタＭ１，Ｍ２のチャネル濃度を設定して基準電圧端子Ｖｒｅｆに出力される基準電圧の温度係数を−０.７５ｍＶ／℃に設定した（図３参照。）。

これに対し、差動増幅回路３１について、アクティブロードを構成するＭＯＳトランジスタＭ４，Ｍ５のゲートサイズを異ならせてトランジスタサイズ比（Ｉａ／Ｉｂ）を４０に設定して０.５Ｖのオフセット電圧を得て、出力電圧の温度係数を０.７５ｍＶ／℃に設定した（図４及び図５参照。）。

これにより、基準電圧端子Ｖｒｅｆからの基準電圧の負の温度係数と差動増幅回路３１のオフセット電圧から生じる出力電圧の正の温度係数を互いに相殺することでき、差動増幅回路３１の出力電圧は一定となることが確認された。
このように、図１に示した定電圧発生回路では、差動増幅回路３１について出力電圧の温度依存性をなくすことができるので、定電圧発生回路の出力端子ＶＯＵＴからの出力電圧の安定化を図ることができる。
なお、この実施例において、差動増幅回路３１において基準電圧の温度特性を相殺するために設定するオフセット電圧はかなり大きな値であり、トランジスタ能力を決定するもうひとつの要因である生産工程での寸法ばらつき程度ではほとんど影響がでないことも容易にわかる。

上記の実施例では、差動増幅回路３１のオフセット電圧を設定するためにアクティブロードを構成するＭＯＳトランジスタＭ４，Ｍ５のゲートサイズ（Ｗ／Ｌ）を異ならせてトランジスタサイズ比（Ｉａ／Ｉｂ）を異ならせているが、本発明はこれに限定されるものではなく、差動対を構成するＭＯＳトランジスタＭ６，Ｍ７のゲートサイズ（Ｗ／Ｌ）を異ならせる方法、又はその両方を異ならせる方法によって、所望のオフセット電圧を設定するようにしてもよい。

図６は、他の実施例としての電圧安定化回路の回路図である。
この電圧安定化回路が図１に示した定電圧発生回路と異なる点は、抵抗Ｒ１が設けられておらず、差動増幅回路３１の非反転入力端子に電圧安定化回路の出力電圧が帰還されており、出力端子ＶＯＵＴの電圧が基準電圧端子Ｖｒｅｆからの基準電圧と同じになる点である。その他の構成は図１（Ｃ）に示した定電圧発生回路と同じであり、さらに基準電圧発生回路の構成も図１（Ａ）及び（Ｂ）と同じであり、基準電圧発生回路及び差動増幅回路３１は図１の実施例を同じ特性をもっている。

この電圧安定化回路では、図１に示した定電圧発生回路と同様に、差動増幅回路３１について出力電圧の温度依存性をなくすことができるので、電圧安定化回路の出力端子ＶＯＵＴからの出力電圧の安定化を図ることができる。

図７は、さらに他の実施例としての電圧検出回路の回路図である。
この電圧検出回路が図１に示した定電圧発生回路と異なる点は、出力トランジスタＭ３及び抵抗Ｒ１，Ｒ２が設けられておらず、差動増幅回路３１の非反転入力端子に、検出すべき電圧につながる入力端子Ｖｓｅｎｓｅが接続され、差動増幅回路３１の出力端子が電圧検出回路の出力端子ＶＯＵＴになっている点である。その他の構成は図１（Ｃ）に示した定電圧発生回路と同じであり、さらに基準電圧発生回路の構成も図１（Ａ）及び（Ｂ）と同じであり、基準電圧発生回路及び差動増幅回路３１は図１の実施例を同じ特性をもっている。

この電圧検出回路では、図１に示した定電圧発生回路と同様に、差動増幅回路３１について出力電圧の温度依存性をなくすことができるので、電圧検出回路の出力端子ＶＯＵＴからの出力電圧の温度依存性をなくすことができるので、電圧検出能力の精度の向上を図ることができる。

例えば、上記の実施例では、２個のＮＭＯＳトランジスタを用いて基準電圧発生回路を形成しているが、本発明はこれに限定されるものではなく、例えば特許文献１に記載された構成と同様にして３個以上のＭＯＳトランジスタを用いて基準電圧発生回路を形成してもよい。

また、基準電圧発生回路を構成するＭＯＳトランジスタとしてＮＭＯＳトランジスタを用いているが、本発明はこれに限定されるものではなく、ゲート電極の導電性が異なる２個以上のＰＭＯＳトランジスタを用いて基準電圧発生回路を形成してもよい。

以上、本発明の実施例を説明したが、上記の寸法、形状、数値、回路構成などは一例であり、本発明は実施例に限定されるものではなく、特許請求の範囲に記載された本発明の範囲内で種々の変更が可能である。

一実施例を示す図であり、（Ａ）は基準電圧発生回路を構成するＭＯＳトランジスタの断面図、（Ｂ）は基準電圧発生回路の回路図、（Ｃ）は定電圧発生回路の回路図である。 同実施例を構成する基準電圧発生回路においてＮＭＯＳトランジスタＭ１，Ｍ２のチャネル長比を変化させたときの室温における基準電圧の変化を示す図であり、縦軸は基準電圧（Ｖ）、横軸はN+Poly/P+Poly電極チャネル長比を示す。 同実施例を構成する基準電圧発生回路においてＮＭＯＳトランジスタＭ１，Ｍ２のチャネル長比を変化させたときの温度係数の変化を示す図であり、縦軸は温度係数（ｍＶ／℃）、横軸はN+Poly/P+Poly電極チャネル長比を示す。 同実施例を構成する基準電圧発生回路においてアクティブロードを構成するＭＯＳトランジスタＭ４，Ｍ５のゲートサイズを異ならせたときのトランジスタサイズ比（Ｉａ／Ｉｂ）と差動増幅回路のオフセット電圧の関係を示す図である。 同実施例を構成する差動増幅回路のオフセット電圧と、出力電圧の温度係数の関係を示す図である。 他の実施例としての電圧安定化回路の回路図である。 さらに他の実施例としての電圧検出回路の回路図である。 従来の基準電圧発生回路を示す回路図である。

符号の説明

１ Ｐ型シリコン基板
３ Ｐ型ウエル
５，７，９ Ｎ型拡散層
１１，１３，１５ Ｎ型高濃度拡散層
１７，１９ チャネルドープ注入領域
２１ フィールド酸化膜
２３，２５ ゲート酸化膜
２７ Ｎ型ゲート電極
２９ Ｐ型ゲート電極
３１ 差動増幅回路
３３ 接続点
Ｍ１ Ｎ型ゲート電極をもつＮＭＯＳトランジスタ
Ｍ２ Ｐ型ゲート電極をもつＮＭＯＳトランジスタ
Ｍ３ 出力トランジスタを構成するＰＭＯＳトランジスタ
Ｍ４，Ｍ５ 差動対を構成するＰＭＯＳトランジスタ
Ｍ６，Ｍ７ 差動対を構成するＰＭＯＳトランジスタ
Ｍ８ 定電流源を構成するＮＭＯＳトランジスタ
Ｒ１，Ｒ２ 抵抗
ＶＩＮ 入力端子
ＶＯＵＴ 出力端子
Ｖｒｅｆ 基準電圧端子
Ｖｓｅｎｓｅ 入力端子

Claims (5)

1. 同一ウエル内に形成された、同一チャネル濃度でゲート電極の導電性が互いに異なることによりしきい値電圧が異なる２個以上のＭＯＳトランジスタのしきい値電圧差に基づいて基準電圧を発生する基準電圧発生回路と、前記基準電圧発生回路からの基準電圧が入力される、オフセット電圧を有する差動増幅回路を備え、前記差動増幅回路のオフセット電圧は、差動対のゲートサイズ比もしくはアクティブロードのゲートサイズ比又はその両方が１：１ではないことにより、オフセット電圧に基づく出力電圧の温度係数と前記基準電圧発生回路から出力される基準電圧の温度係数が互いに相殺するように設定されている半導体装置。
2. 前記基準電圧発生回路はＮ型ゲート電極をもつデプレッション型のＮＭＯＳトランジスタとＰ型ゲート電極をもつエンハンスメント型のＮＭＯＳトランジスタが直列に接続されて構成され、前記基準電圧発生回路から出力される基準電圧は負の温度特性をもち、前記差動増幅回路の出力電圧は正の温度係数をもつ請求項１に記載の半導体装置。
3. 基準電圧発生回路からの基準電圧が差動増幅回路の反転入力端子及び非反転入力端子の一方の入力端子に入力され、前記差動増幅回路の出力電圧が出力トランジスタのゲートに入力され、前記出力トランジスタから出力される出力電圧が前記差動増幅回路の他方の入力端子に入力されてなる電圧安定化回路を備えた半導体装置において、
   前記基準電圧発生回路及び前記差動増幅回路として、請求項１又は２に記載の基準電圧発生回路及び差動増幅回路を備えていることを特徴とする半導体装置。
4. 基準電圧発生回路からの基準電圧が差動増幅回路の反転入力端子及び非反転入力端子の一方の入力端子に入力され、前記差動増幅回路の出力電圧が出力トランジスタのゲートに入力され、前記出力トランジスタから出力される出力電圧が複数の抵抗で分圧され、前記抵抗で分圧された電圧が前記差動増幅回路の他方の入力端子に入力されてなる定電圧発生回路を備えた半導体装置において、
   前記基準電圧発生回路及び前記差動増幅回路として、請求項１又は２に記載の基準電圧発生回路及び差動増幅回路を備えていることを特徴とする半導体装置。
5. 基準電圧発生回路の出力電圧が差動増幅回路の反転入力端子及び非反転入力端子の一方の入力端子に入力され、検出すべき電圧につながる端子が前記差動増幅回路の他方の入力端子に入力されてなる電圧検出回路を備えた半導体装置において、
   前記基準電圧発生回路及び前記差動増幅回路として、請求項１又は２に記載の基準電圧発生回路及び差動増幅回路を備えていることを特徴とする半導体装置。

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