JP4847103B2 - ハーフバンドギャップリファレンス回路 - Google Patents
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Description
一方、バイポーラトランジスタを使用せずにMOSトランジスタだけで構成したリファレンス回路としては、基板やチャネルドープの濃度を変えることによって形成したデプレッション型MOSトランジスタとエンハンスメント型MOSトランジスタのスレッシュホールド電圧の電圧差を用いたものが知られている(例えば、特許文献1参照。)。同様に、MOSトランジスタだけで構成したリファレンス回路として、2つのMOSトランジスタにおけるゲート電極の仕事関数差の原理を用いるものが知られている(例えば、特許文献2参照。)。更に、このような2つのMOSトランジスタにおけるゲート電極の仕事関数差の原理を用いた低電圧動作の基準電圧源回路があった(例えば、特許文献3参照。)。
また、デプレッション型のMOSトランジスタとエンハンスメント型のMOSトランジスタのスレッシュホールド電圧の電圧差を用いたものは、デプレッション型とエンハンスメント型の各MOSトランジスタが必要であり、2つのMOSトランジスタのチャネルドープ量を個別に制御しなければならないため、プロセスの変動の影響を受けやすいという欠点があった。特に、デプレッション型のMOSトランジスタは、スレッシュホールド電圧Vtのばらつきが大きく、基準電圧Vrefの絶対値や温度特性は大きく変動し、精度の良い基準電圧Vrefを得ることは困難であった。
また、前記ゲート電極の仕事関数差の原理を用いた低電圧動作の基準電圧源回路では、ペアトランジスタを用いた仕事関数の差を参照するタイプであることからプロセス変動にも強く、仕事関数差が0.2V以下と低電圧動作に対しても非常に有効である。しかし、1つのMOSトランジスタのゲート不純物濃度を適切な低濃度にコントロールするための専用プロセスの追加が必要であった。
1×1012cm−3以下の第1の導電型の不純物を含むか、又は不純物をまったく含まないゲートを有する第1のMOSトランジスタと、
1×1019cm−3以上の第1又は第2の導電型の不純物を含んだゲートを有する第2のMOSトランジスタと、
を備え、
前記第1及び第2の各MOSトランジスタにおけるゲートの仕事関数差を用いて前記基準電圧を生成するものである。
1×10 12 cm −3 以下の第1の導電型の不純物を含むか、又は不純物をまったく含まないゲートを有する第1のMOSトランジスタと、
1×10 19 cm −3 以上の第1又は第2の導電型の不純物を含んだゲートを有する第2のMOSトランジスタと、
を備え、
前記第1及び第2の各MOSトランジスタにおけるゲートの仕事関数差を用いて前記基準電圧を生成し、
前記第1及び第2の各MOSトランジスタは、ゲート絶縁膜を含むゲート絶縁膜から基板側の形状寸法と、不純物濃度の分布で決定される素子構造とが同一であるようにしたものである。
前記第1及び第2の各MOSトランジスタに流れる電流が等しくなるように、前記第1のMOSトランジスタのゲートをバイアスするバイアス回路と、
を備え、
前記第1のMOSトランジスタは、ゲート‐ソース間電圧を前記基準電圧として出力するようにした。
前記第1のMOSトランジスタは、ゲート‐ソース間電圧を前記基準電圧として出力するようにした。
第1の実施の形態.
図1は、本発明の第1の実施の形態におけるハーフバンドギャップリファレンス回路の回路例を示した図である。
図1において、ハーフバンドギャップリファレンス回路1は、低濃度ゲートを有するNチャネル型のMOSトランジスタ(以下、低濃度ゲートトランジスタと呼ぶ)M1、高濃度ゲートを有するNチャネル型のMOSトランジスタ(以下、高濃度ゲートトランジスタと呼ぶ)M2、所定の定電流i1を供給する定電流源2及び所定の定電流i2を供給する定電流源3を備えている。ハーフバンドギャップリファレンス回路1は、ゲート結線したエンハンスメント型のペアMOSトランジスタである低濃度ゲートトランジスタM1と高濃度ゲートトランジスタM2を使用する回路構成をなし、基準電圧Vrefは、低濃度ゲートトランジスタM1と高濃度ゲートトランジスタM2のソース電圧の差として取り出される。なお、低濃度ゲートトランジスタM1は第1のMOSトランジスタを、高濃度ゲートトランジスタM2は第2のMOSトランジスタをそれぞれなす。
MOSトランジスタを強反転させるためのスレッシュホールド電圧Vtは、下記(1)式で表される。
Vt=φms−Qf/Cox+2φf−Qb/Cox………………(1)
ここで、φmsはゲートの仕事関数φmと基板の仕事関数φsの差を、Qfは酸化膜中の固定電荷を、φfは基板のフェルミ準位を、Qbは反転層と基板間の空乏層内電荷を、Coxは酸化膜の単位面積当たりの静電容量をそれぞれ示している。
ΔVt=Vt(M2)−Vt(M1)
=φms(M2)−φms(M1)
=φm(M2)−φm(M1)………………(2)
なお、前記(2)式において、Vt(M1)は低濃度ゲートトランジスタM1のVtを、Vt(M2)は高濃度ゲートトランジスタM2のVtを、φms(M1)は低濃度ゲートトランジスタM1におけるφmsを、φms(M2)は高濃度ゲートトランジスタM2におけるφmsを、φm(M1)は低濃度ゲートトランジスタM1におけるφmを、φm(M2)は高濃度ゲートトランジスタM2におけるφmをそれぞれ示している。
φm=χ+Eg/2+φf………………(3)
と表される。
ΔVt=φf(M2)−φf(M1)………………(4)
図2に、シリコンSiにおけるフェルミ準位φfと温度と不純物濃度との関係を示した。
高濃度ゲートトランジスタM2のゲートの濃度が1×1019cm−3以上であればφf(M2)はほぼ図2のEcと等しくなる。また、低濃度ゲートトランジスタM1のゲートの濃度が1×1012cm−3以下であれば、φf(M1)は図2のEiに近づく。従って、この場合のφf(M2)−φf(M1)を考えると、図2の矢印で示したようにほぼバンドギャップ(Ec−Ev)の半分の値となる。なお、図2では、低濃度ゲートトランジスタM1のゲートがまったく不純物を含まない場合を例にして示している。この値の意味を込めて、本発明の名称をハーフバンドギャップリファレンス回路とした。
このことから、ΔVtの温度特性をキャンセルするために、低濃度ゲートトランジスタM1及び高濃度ゲートトランジスタM2がそれぞれチャネル長が異なるゲートを持つように設計し、あえてペア性を崩して移動度の温度特性の差を生じさせるようにする。
図3は、仕事関数差が負の温度特性を持つペアMOSトランジスタのチャネル長の比を変化させた場合における仕事関数差の温度係数、すなわち基準電圧Vrefの温度係数TCRの変化例を示した図である。
図3から分かるように、チャネル長の比を約0.5程度に設計すると仕事関数差の温度特性をキャンセルすることができ、温度に依存しない基準電圧Vrefを得ることができる。
一般的なCMOSプロセスを基本に低濃度ゲートトランジスタM1及び高濃度ゲートトランジスタM2は作成される。特に、第1又は第2の導電型の不純物を1×1019cm−3以上含んだゲートを有する高濃度ゲートトランジスタM2は、従来のCMOSプロセスと比較して何ら特殊な工程は必要としない。例えば、不純物をN型とすればリンを1×1019cm−3以上注入するか、又はリンガラスからの固層拡散法で不純物を導入するようにすればよい。
低濃度ゲートトランジスタM1としては、第1の導電型の不純物を1×1012cm−3以下しか含まない、又はまったく不純物を含まないゲートを作成する。
以上の工程で、仕事関数が異なるゲートを持ち、ゲート絶縁膜を含むゲート絶縁膜より基板側の形状寸法と不純物濃度の分布で決定される素子構造が同一である低濃度ゲートトランジスタM1及び高濃度ゲートトランジスタM2が作成される。
飽和領域、すなわちVds(ドレイン‐ソース間電圧)>Vgs(ゲート‐ソース間電圧)−VtであるMOSトランジスタのドレイン電流idは、下記(5)式で表される。
id=(β/2)×(Vgs−Vt)2………………(5)
従って、ゲートの濃度が異なるペアMOSトランジスタである低濃度ゲートトランジスタM1及び高濃度ゲートトランジスタM2のドレイン電流id1及びid2は、下記(6)式及び(7)式のようになる。
id1=(β1/2)×(Vgs1−Vt1)2………………(6)
id2=(β2/2)×(Vgs2−Vt2)2………………(7)
なお、Vgs1及びVgs2は低濃度ゲートトランジスタM1及び高濃度ゲートトランジスタM2のゲート‐ソース間電圧であり、Vt1及びVt2は低濃度ゲートトランジスタM1及び高濃度ゲートトランジスタM2のスレッシュホールド電圧である。
β=μ×(εox/Tox)×(Weff/Leff)………………(8)
なお、μはキャリア移動度、εoxは酸化膜の誘電率、Toxは酸化膜厚、Weffは実効チャネル幅、Leffは実効チャネル長である。
Vgs1=Vt1+(2×id1/β1)1/2………………(9)
Vgs2=Vt2+(2×id2/β2)1/2………………(10)
Vgs2−Vgs1=(Vt2−Vt1)+{(2×id2/β2)1/2−(2×id1/β1)1/2………………(11)
ここで低濃度ゲートトランジスタM1及び高濃度ゲートトランジスタM2に同じ電流を流すとすると、id1=id2であることから、前記(11)式は下記(12)式のようになる。
Vgs2−Vgs1=(Vt2−Vt1)+(2×id2)1/2×(1/β21/2−1/β11/2)………………(12)
Vgs2−Vgs1=Vt2−Vt1………………(13)
低濃度ゲートトランジスタM1及び高濃度ゲートトランジスタM2において、ゲート‐ソース間電圧Vgsの差がスレッシュホールド電圧Vtの差、すなわち仕事関数の差になる。
図1の構成において、高濃度ゲートトランジスタM2のソース電圧、すなわち、低濃度ゲートトランジスタM1と高濃度ゲートトランジスタM2のソース電圧の差が基準電圧Vrefとして取り出される。電源電圧VCCの最低電圧は、基準電圧Vrefと高濃度ゲートトランジスタM2のソース‐ドレイン電圧との和であることから、例えば基準電圧Vrefが約0.5Vである場合、高濃度ゲートトランジスタM2のスレッシュホールド電圧Vtを0.5V以下に設定することで電源電圧VCCを1V以下にすることができる。
図4において、ハーフバンドギャップリファレンス回路1は、低濃度ゲートトランジスタM1及び高濃度ゲートトランジスタM2からなり、ゲート結線したエンハンスメント型のペアMOSトランジスタを用いる回路構成をなし、基準電圧Vrefは、ペアMOSトランジスタである低濃度ゲートトランジスタM1と高濃度ゲートトランジスタM2のソース電圧の差として取り出される。
電源電圧VCCと接地電圧GNDとの間に、高濃度ゲートトランジスタM2及び低濃度ゲートトランジスタM1が直列に接続され、低濃度ゲートトランジスタM1及び高濃度ゲートトランジスタM2の各ゲートは接続され、該接続部は電源電圧VCCに接続されている。低濃度ゲートトランジスタM1のサブストレートゲートは接地電圧GNDに接続され、高濃度ゲートトランジスタM2において、サブストレートゲートはソースに接続され、低濃度ゲートトランジスタM1と高濃度ゲートトランジスタM2との接続部から基準電圧Vrefが出力される。
前記第1の実施の形態では、低濃度ゲートトランジスタM1及び高濃度ゲートトランジスタM2にエンハンスメント型のMOSトランジスタを使用したが、高濃度ゲートトランジスタM2にデプレッション型のMOSトランジスタを使用してもよく、このようにしたものを本発明の第2の実施の形態とする。
図5は、本発明の第2の実施の形態におけるハーフバンドギャップリファレンス回路の回路例を示した図である。なお、図5では、図1と同じもの又は同様のものは同じ符号で示している。
図5において、ハーフバンドギャップリファレンス回路1は、エンハンスメント型のMOSトランジスタである低濃度ゲートトランジスタM1、及びデプレッション動作をするようにチャネルドープされたデプレッション型のMOSトランジスタである高濃度ゲートトランジスタM2からなり、低濃度ゲートトランジスタM1は、低濃度ゲートを有するnチャネル型のMOSトランジスタであり、高濃度ゲートトランジスタM2は、高濃度ゲートを有するnチャネル型のMOSトランジスタである。
前記第1及び第2の各実施の形態では、ゲート結線したペアMOSトランジスタである低濃度ゲートトランジスタM1と高濃度ゲートトランジスタM2を使用する回路構成をなし、基準電圧Vrefが、低濃度ゲートトランジスタM1と高濃度ゲートトランジスタM2のソース電圧の差として取り出されるようにしたが、ソース結線したペアMOSトランジスタを使用する回路構成をなし、基準電圧Vrefが、ペアMOSトランジスタをなす低濃度ゲートトランジスタM1と高濃度ゲートトランジスタM2のゲート電圧の差として取り出されるようにしてもよく、このようにしたものを本発明の第3の実施の形態とする。
図6は、本発明の第3の実施の形態におけるハーフバンドギャップリファレンス回路の回路例を示した図である。なお、図6では、図1と同じもの又は同様のものは同じ符号で示している。
PMOSトランジスタM3及びM4はカレントミラー回路を形成しており、PMOSトランジスタM3及びM4において、各ソースは電源電圧VCCにそれぞれ接続され、各ゲートは接続され該接続部はPMOSトランジスタM3のドレインに接続されている。また、PMOSトランジスタM3及びM4の各サブストレートゲートは、それぞれ電源電圧VCCに接続されている。
前記第2の実施の形態では、定電流源をなす高濃度ゲートトランジスタM2からの電流を、カレントミラー回路を介して低濃度ゲートトランジスタM1に供給するようにしたが、定電流源をなす高濃度ゲートトランジスタM2からの電流を直接低濃度ゲートトランジスタM1に供給するようにしてもよく、このようにしたものを本発明の第4の実施の形態とする。
図7は、本発明の第4の実施の形態におけるハーフバンドギャップリファレンス回路の回路例を示した図である。なお、図7では、図6と同じもの又は同様のものは同じ符号で示している。
図7において、ハーフバンドギャップリファレンス回路1は、低濃度ゲートを有するエンハンスメント型であるnチャネル型のMOSトランジスタである低濃度ゲートトランジスタM1、高濃度ゲートを有するデプレッション型であるnチャネル型のMOSトランジスタである高濃度ゲートトランジスタM2、エンハンスメント型のNMOSトランジスタM5及び抵抗R1を備えている。
2,3 定電流源
M1 低濃度ゲートトランジスタ
M2 高濃度ゲートトランジスタ
M3,M4 PMOSトランジスタ
M5 NMOSトランジスタ
R1 抵抗
Claims (11)
- 温度変化に依存しない所定の基準電圧を生成するハーフバンドギャップリファレンス回路において、
1×1012cm−3以下の第1の導電型の不純物を含むか、又は不純物をまったく含まないゲートを有する第1のMOSトランジスタと、
1×1019cm−3以上の第1又は第2の導電型の不純物を含んだゲートを有する第2のMOSトランジスタと、
を備え、
前記第1及び第2の各MOSトランジスタにおけるゲートの仕事関数差を用いて前記基準電圧を生成することを特徴とするハーフバンドギャップリファレンス回路。 - 前記第1及び第2の各MOSトランジスタのゲートは、ポリシリコンからなるか、又はポリシリコンの表面にシリサイドを有してなることを特徴とする請求項1記載のハーフバンドギャップリファレンス回路。
- 温度変化に依存しない所定の基準電圧を生成するハーフバンドギャップリファレンス回路において、
1×10 12 cm −3 以下の第1の導電型の不純物を含むか、又は不純物をまったく含まないゲートを有する第1のMOSトランジスタと、
1×10 19 cm −3 以上の第1又は第2の導電型の不純物を含んだゲートを有する第2のMOSトランジスタと、
を備え、
前記第1及び第2の各MOSトランジスタにおけるゲートの仕事関数差を用いて前記基準電圧を生成し、
前記第1及び第2の各MOSトランジスタは、ゲート絶縁膜を含むゲート絶縁膜から基板側の形状寸法と、不純物濃度の分布で決定される素子構造とが同一であることを特徴とするハーフバンドギャップリファレンス回路。 - 前記第1及び第2の各MOSトランジスタは、チャネル長が異なると共にその他の素子構造が同一であることを特徴とする請求項3記載のハーフバンドギャップリファレンス回路。
- 前記第1及び第2の各MOSトランジスタは、それぞれのゲートが接続されると共に、第1及び第2の各MOSトランジスタにおけるソース電圧の電圧差を前記基準電圧として出力することを特徴とする請求項1記載のハーフバンドギャップリファレンス回路。
- 前記第1及び第2の各MOSトランジスタにおけるスレッシュホールド電圧が小さい方のMOSトランジスタは、デプレッション型のトランジスタであると共にゲートとソースが接続されて定電流源をなし、該定電流源から電流が供給される他方の前記MOSトランジスタのゲート‐ソース間電圧を前記基準電圧として出力することを特徴とする請求項5記載のハーフバンドギャップリファレンス回路。
- 前記第1及び第2の各MOSトランジスタは、それぞれのソースが接続されると共に、各ゲート電圧の電圧差を前記基準電圧として出力することを特徴とする請求項1記載のハーフバンドギャップリファレンス回路。
- 前記第2のMOSトランジスタは、ゲートとソースが接続されて定電流源をなすデプレッション型のトランジスタであり、該第2のMOSトランジスタから供給された電流を前記第1のMOSトランジスタに出力するカレントミラー回路と、
前記第1及び第2の各MOSトランジスタに流れる電流が等しくなるように、前記第1のMOSトランジスタのゲートをバイアスするバイアス回路と、
を備え、
前記第1のMOSトランジスタは、ゲート‐ソース間電圧を前記基準電圧として出力することを特徴とする請求項7記載のハーフバンドギャップリファレンス回路。 - 前記バイアス回路は、正側電源電圧と負側電源電圧との間に直列に接続された第3のMOSトランジスタと抵抗との直列回路からなり、該第3のMOSトランジスタは、ゲートが前記カレントミラー回路の出力端と前記第1のMOSトランジスタとの接続部に接続され、前記抵抗との接続部が前記第1のMOSトランジスタのゲートに接続されて該ゲートに電圧を入力するソースフォロワ回路をなすことを特徴とする請求項8記載のハーフバンドギャップリファレンス回路。
- 前記第2のMOSトランジスタは、所定の定電流を前記第1のMOSトランジスタに供給する、ゲートとソースが接続されて定電流源をなすデプレッション型のトランジスタであり、前記第1及び第2の各MOSトランジスタに流れる電流が等しくなるように、前記第1のMOSトランジスタのゲートをバイアスするバイアス回路を備え、
前記第1のMOSトランジスタは、ゲート‐ソース間電圧を前記基準電圧として出力することを特徴とする請求項1記載のハーフバンドギャップリファレンス回路。 - 前記バイアス回路は、正側電源電圧と負側電源電圧との間に直列に接続された第3のMOSトランジスタと抵抗との直列回路からなり、該第3のMOSトランジスタは、ゲートが前記第1のMOSトランジスタと第2のMOSトランジスタとの接続部に接続され、前記抵抗との接続部が前記第1のMOSトランジスタのゲートに接続されて該ゲートに電圧を入力するソースフォロワ回路をなすことを特徴とする請求項10記載のハーフバンドギャップリファレンス回路。
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