JPS59200320A - 基準電圧発生回路 - Google Patents
基準電圧発生回路Info
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- JPS59200320A JPS59200320A JP7287583A JP7287583A JPS59200320A JP S59200320 A JPS59200320 A JP S59200320A JP 7287583 A JP7287583 A JP 7287583A JP 7287583 A JP7287583 A JP 7287583A JP S59200320 A JPS59200320 A JP S59200320A
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- JP
- Japan
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- reference voltage
- doped
- circuit
- gate electrode
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- Prior art date
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-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/24—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only
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- Engineering & Computer Science (AREA)
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- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Electromagnetism (AREA)
- General Physics & Mathematics (AREA)
- Radar, Positioning & Navigation (AREA)
- Automation & Control Theory (AREA)
- Control Of Electrical Variables (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
この発明は、基準電圧発生回路に関するもので、例えザ
、ＭＯＳＦＥＴ （絶縁ゲート型電界効果トランジスタ
）で構成された半導体集積回路装置に内蔵される基準電
圧発生回路として有効な技術に関するものである。
、ＭＯＳＦＥＴ （絶縁ゲート型電界効果トランジスタ
）で構成された半導体集積回路装置に内蔵される基準電
圧発生回路として有効な技術に関するものである。
基準電圧発生回路として第１図に示すような基準電圧発
生回路が考えられる。この基準電圧発生回路は、ＭＯ５
ＦＥＴＱＩ Ｏのゲート電極を形成する半導体材料、例
えばポリシリコン（多結晶シリコン）層にＮ＋の半導体
不純物（以下、単に不純物という）をドープし、ＭＯ３
ＦＥＴＱＩ １（７）ゲート電極を形成する半導体材料
、例えばポリシリコン（多結晶シリコン）層にＰ＋の不
純物をドープして、シリコンバンドギャップ値に応じた
基準電圧を得るものである。すなわち、上記ＭＯ３ＦＥ
ＴＱＩ Ｏ，Ｑｌ １のゲートを共通化して、ＭＯ５Ｆ
ＥＴＱＩ １のしきい値電圧とＭＯ５ＦＥＴＱＩＯのし
きい値電圧との差を基準電圧として取り出すものである
。このために、ＭＯ３ＦＥＴＱ１２、Ｑｌ３によって構
成された電流ミラー回路により上記ＭＯ３ＦＥＴＩＯの
ドレイン電流とほり等しい値の電流が上記ＭＯ３ＦＥＴ
ＱＩ １のドレインに供給されるようにされている。ま
た上記ＭＯ３ＦＥＴＱ１０のソースには、抵抗手段とし
てのＭＯ３ＦＥＴＱＩ ４が設けられている。
生回路が考えられる。この基準電圧発生回路は、ＭＯ５
ＦＥＴＱＩ Ｏのゲート電極を形成する半導体材料、例
えばポリシリコン（多結晶シリコン）層にＮ＋の半導体
不純物（以下、単に不純物という）をドープし、ＭＯ３
ＦＥＴＱＩ １（７）ゲート電極を形成する半導体材料
、例えばポリシリコン（多結晶シリコン）層にＰ＋の不
純物をドープして、シリコンバンドギャップ値に応じた
基準電圧を得るものである。すなわち、上記ＭＯ３ＦＥ
ＴＱＩ Ｏ，Ｑｌ １のゲートを共通化して、ＭＯ５Ｆ
ＥＴＱＩ １のしきい値電圧とＭＯ５ＦＥＴＱＩＯのし
きい値電圧との差を基準電圧として取り出すものである
。このために、ＭＯ３ＦＥＴＱ１２、Ｑｌ３によって構
成された電流ミラー回路により上記ＭＯ３ＦＥＴＩＯの
ドレイン電流とほり等しい値の電流が上記ＭＯ３ＦＥＴ
ＱＩ １のドレインに供給されるようにされている。ま
た上記ＭＯ３ＦＥＴＱ１０のソースには、抵抗手段とし
てのＭＯ３ＦＥＴＱＩ ４が設けられている。
この基準電圧発生回路においては、（１１回路素子数が
５個と比較的多いこと、（２）ランチ回路を構成し、両
ＭＯ３ＦＥＴＱＩ Ｏ，Ｑｌ １がエンハンスメント型
として動作するものであるので、電源投入時に上記ＭＯ
３ＦＥＴＱＩＯ又はＱｌｌを動作状態にする起動回路が
必要となることという欠点がある。
５個と比較的多いこと、（２）ランチ回路を構成し、両
ＭＯ３ＦＥＴＱＩ Ｏ，Ｑｌ １がエンハンスメント型
として動作するものであるので、電源投入時に上記ＭＯ
３ＦＥＴＱＩＯ又はＱｌｌを動作状態にする起動回路が
必要となることという欠点がある。
この発明の目的は、回路素子数の削減を図った基準電圧
発生回路を提供することにある。
発生回路を提供することにある。
この発明の他の目的は、電源投入時の起動回路を不用と
する基準電圧発生回路を提供することにある。
する基準電圧発生回路を提供することにある。
この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。
この明細書の記述および添付図面から明らかになるであ
ろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。
を簡単に説明すれば、下記の通りである。
すなわち、第１導電型の不純物がドープされた半導体材
料によって形成されたゲート電極を持ち、ディプレッシ
ョン型として動作するＭ ＯＳ Ｆ Ｅ Ｔにより定電
流を形成して、これを第２導電型の不純物がドープされ
た半導体材料によって形成されたゲート電極を持ち、エ
ンハンスメント型として動作するＭＯＳ Ｆ ＥＴに供
給することによって、そのゲート、ソース間から基準電
圧を得るようにするものである。
料によって形成されたゲート電極を持ち、ディプレッシ
ョン型として動作するＭ ＯＳ Ｆ Ｅ Ｔにより定電
流を形成して、これを第２導電型の不純物がドープされ
た半導体材料によって形成されたゲート電極を持ち、エ
ンハンスメント型として動作するＭＯＳ Ｆ ＥＴに供
給することによって、そのゲート、ソース間から基準電
圧を得るようにするものである。
以下、本発明を実施例とともに詳細に説明する。
〔実施例１〕
第２図には、この発明の一実施例の回路図が示されてい
る。
る。
この実施例の基準電圧発生回路は、基準電圧を必要とす
る半導体集積回路装置に内蔵されるものであり、公知の
半導体集積回路の製造技術により形成される。
る半導体集積回路装置に内蔵されるものであり、公知の
半導体集積回路の製造技術により形成される。
特に制限されないが、この実施例のＭＯ３ＦＥＴＱＩ、
Ｑ２は、ｎチャンネルＭＯ３ＦＥＴにより構成される。
Ｑ２は、ｎチャンネルＭＯ３ＦＥＴにより構成される。
上記ＭＯ３ＦＥＴＱＩは、ディプレッション型として動
作させるため、そのゲート電極を形成するポリシリコン
層には、Ｎ＋が第１導電型の不純物としてドープされる
。そして、そのゲート、ソース間が共通接続されること
によって、所定の定電流を流すものとなる。
作させるため、そのゲート電極を形成するポリシリコン
層には、Ｎ＋が第１導電型の不純物としてドープされる
。そして、そのゲート、ソース間が共通接続されること
によって、所定の定電流を流すものとなる。
上記ＭＯ３ＦＥＴＱ２は、エンハンスメント型として動
作させるため、そのゲート電極を形成するポリシリコン
層には、Ｐ＋が第２導電型の不純物としてドープされる
。また、そのゲート、ソースから基準電圧を得るため、
そのゲート ドレインが共通接続され、そのソースが回
路の接地電位点に接続されている。そして、上記ＭＯ３
ＦＥＴＱ１で形成した定電流を上記ＭＯ３ＦＥＴＱ２に
供給するため、両者は直列形態に接続される。なお、上
記ＭＯ３ＦＥＴＱＩ、Ｑ２のチャンネル領域には、特に
制限されないが、上記第１図に示されているＭＯ３ＦＥ
ＴＱＩ Ｏ，Ｑｌ １と異なり、不純物が打ち込まれて
いる。これは、上記したゲート電極を形成する半導体材
料への不純物のドープによって、ＭＯ３ＦＥＴＱＩがデ
ィブレンジョン型として動作し、ＭＯ３ＦＥＴＱ２がエ
ンハンスメント型として動作するように、ｊ４ＭＯ３Ｆ
ＥＴのしきい値電圧を調整するためである。しきい値電
圧を調整する方法としては、上記したような不純物のイ
オン打ち込み法等がある。
作させるため、そのゲート電極を形成するポリシリコン
層には、Ｐ＋が第２導電型の不純物としてドープされる
。また、そのゲート、ソースから基準電圧を得るため、
そのゲート ドレインが共通接続され、そのソースが回
路の接地電位点に接続されている。そして、上記ＭＯ３
ＦＥＴＱ１で形成した定電流を上記ＭＯ３ＦＥＴＱ２に
供給するため、両者は直列形態に接続される。なお、上
記ＭＯ３ＦＥＴＱＩ、Ｑ２のチャンネル領域には、特に
制限されないが、上記第１図に示されているＭＯ３ＦＥ
ＴＱＩ Ｏ，Ｑｌ １と異なり、不純物が打ち込まれて
いる。これは、上記したゲート電極を形成する半導体材
料への不純物のドープによって、ＭＯ３ＦＥＴＱＩがデ
ィブレンジョン型として動作し、ＭＯ３ＦＥＴＱ２がエ
ンハンスメント型として動作するように、ｊ４ＭＯ３Ｆ
ＥＴのしきい値電圧を調整するためである。しきい値電
圧を調整する方法としては、上記したような不純物のイ
オン打ち込み法等がある。
第３図は、上記実施例回路の動作を説明するための電圧
−電流特性図が示されている。
−電流特性図が示されている。
上記ｎチャンネルＭＯＳ Ｆ ＥＴのゲート電極を形成
するポリシリコン層にＮ＋の不純物をドープすることに
より、ＭＯＳＦＥＴＱＩの電流−電圧特性（Ｎ＋）は、
ディプレッションモードとなる。
するポリシリコン層にＮ＋の不純物をドープすることに
より、ＭＯＳＦＥＴＱＩの電流−電圧特性（Ｎ＋）は、
ディプレッションモードとなる。
一方、ｎチャンネルＭＯ３ＦＥＴのゲート電極を形成す
るポリシリコン層にＰ＋の不純物をドープすることによ
り、ＭＯ３ＦＥＴＱ２の電流−電圧特性（Ｐ＋）は、エ
ンハンスメントモードとなる。
るポリシリコン層にＰ＋の不純物をドープすることによ
り、ＭＯ３ＦＥＴＱ２の電流−電圧特性（Ｐ＋）は、エ
ンハンスメントモードとなる。
そして、上記ディプレッション型として動作するＭＯＳ
ＦＥＴＱＩのソース、ゲートが共通接続されることによ
り、定電流Ｉが流れる。この定電流■によりエンハンス
メント型として動作するＭＯ３ＦＦ、ＴＱ２のしきい値
電圧が出力基準電圧Ｖｒｅｆとして得られる。
ＦＥＴＱＩのソース、ゲートが共通接続されることによ
り、定電流Ｉが流れる。この定電流■によりエンハンス
メント型として動作するＭＯ３ＦＦ、ＴＱ２のしきい値
電圧が出力基準電圧Ｖｒｅｆとして得られる。
このことは、次の計算式により表すことができる。ＭＯ
ＳＦＥＴＱＩに流れる定電流■は、次式（１１により求
められる。
ＳＦＥＴＱＩに流れる定電流■は、次式（１１により求
められる。
Ｉ−β１／２ ・ＶｔｈＱｌ２・・・−−・−・・（１
）また、ＭＯＳＦＥＴＱ２に流れる電流Ｉ°は、次式（
２）により求められる。
）また、ＭＯＳＦＥＴＱ２に流れる電流Ｉ°は、次式（
２）により求められる。
１’ −β２ ／ ２ ・（Ｖｒｅｆ −Ｖｔｈ
Ｑ２） ２・・（２１ここで、ＶｔｈＱｌ、 Ｖｔ
ｈＱ２はそれぞれＭＯＳＦＥＴＱＩ、Ｑ２のしきい値電
圧であり、β１．β２はそれぞれそのサイズ比（Ｗ／Ｌ
・・チャンネル導電率）である。
Ｑ２） ２・・（２１ここで、ＶｔｈＱｌ、 Ｖｔ
ｈＱ２はそれぞれＭＯＳＦＥＴＱＩ、Ｑ２のしきい値電
圧であり、β１．β２はそれぞれそのサイズ比（Ｗ／Ｌ
・・チャンネル導電率）である。
上記電流Ｉｎ″であるから、Ｖ ｒｅｆは、次式（３）
により求められる。
により求められる。
Ｖ ｒｅｆ ＝ Ｖ ｔｈＱ２− β１／β２・Ｖｔｈ
旧・１３１ここで、β１−β２とすると、基準電圧Ｖ
ｒｅｆは、上記ＭＯ３ＦＥＴＱ２とＱｌとのしきい値電
圧の差（ＶｔｈＱ２−ＶｔｈＱｌ） 、すなわち、シリ
コンバンドギャップ値に等しくなる。
旧・１３１ここで、β１−β２とすると、基準電圧Ｖ
ｒｅｆは、上記ＭＯ３ＦＥＴＱ２とＱｌとのしきい値電
圧の差（ＶｔｈＱ２−ＶｔｈＱｌ） 、すなわち、シリ
コンバンドギャップ値に等しくなる。
また、ＭＯＳＦＥＴＱＩ、Ｑ２のサイズ比β１゜β２を
次式（４）のように設定することにより、上式（３）よ
り基準電圧Ｖ ｒｅｆの温度依存性を小さくすることが
できる。
次式（４）のように設定することにより、上式（３）よ
り基準電圧Ｖ ｒｅｆの温度依存性を小さくすることが
できる。
β１／β２ ＝ ｄＶｔｈＱ１／ｄＴ＋ ｄＶｔｈｌ、
＋２／ｄＴ （４１ココテ、Ｖ ｔｈＱ２／ｄＴは、
温度に対するＭＯ３ＦＥＴＱ２のしきい値電圧の微分を
表し、ｄ Ｖ ｔｈ［１１は、温度に対するＭ ＯＳ
Ｆ Ｅ ＴＱ １のしきい値電圧の微分を表す。
＋２／ｄＴ （４１ココテ、Ｖ ｔｈＱ２／ｄＴは、
温度に対するＭＯ３ＦＥＴＱ２のしきい値電圧の微分を
表し、ｄ Ｖ ｔｈ［１１は、温度に対するＭ ＯＳ
Ｆ Ｅ ＴＱ １のしきい値電圧の微分を表す。
〔実施例２〕
第４図には、この発明の他の一実施例の回路図が示され
ている。
ている。
この実施例では、特に制限されないが、ｐチャンネルＭ
Ｏ３ＦＥＴを用いて構成される。
Ｏ３ＦＥＴを用いて構成される。
ｐチャンネル型ＭＯ３ＦＥＴＱＩ’ のゲート電極を形
成するポリシリコン層には、Ｐ＋の不純物がドープされ
、ｐチャンネル型ＭＯ３ＦＥＴＱ２′のゲート電極を形
成するポリシリコン層には、Ｎ＋の不純物がドープされ
ている。そして、上記ＭＯ３ＦＥＴＱＩ’ のみをディ
プレッション型として動作させるため、言い換えれば、
ＭＯ３ＦＥＴＱＩ’ 、Ｑ２’の電圧−電流特性を全体
的にシフトさせるようにそのチャンネル領域にＰ型の不
純物がイオン打ち込み法等により導入される。すなわち
、互いに異なる不純物がドープされたゲートを持つ２個
のＭＯ３ＦＥＴＱ１″、Ｑ２″のうち一方のＭＯ３ＦＥ
ＴＱ１″をディプレッション型として動作させ、他方の
ＭＯ３ＦＥ、ＴＱ２”をエンハンスメント型として動作
させるために、イオン打ち込み法等によってそれぞれし
きい値電圧が全体的にシフトするようにされている。
成するポリシリコン層には、Ｐ＋の不純物がドープされ
、ｐチャンネル型ＭＯ３ＦＥＴＱ２′のゲート電極を形
成するポリシリコン層には、Ｎ＋の不純物がドープされ
ている。そして、上記ＭＯ３ＦＥＴＱＩ’ のみをディ
プレッション型として動作させるため、言い換えれば、
ＭＯ３ＦＥＴＱＩ’ 、Ｑ２’の電圧−電流特性を全体
的にシフトさせるようにそのチャンネル領域にＰ型の不
純物がイオン打ち込み法等により導入される。すなわち
、互いに異なる不純物がドープされたゲートを持つ２個
のＭＯ３ＦＥＴＱ１″、Ｑ２″のうち一方のＭＯ３ＦＥ
ＴＱ１″をディプレッション型として動作させ、他方の
ＭＯ３ＦＥ、ＴＱ２”をエンハンスメント型として動作
させるために、イオン打ち込み法等によってそれぞれし
きい値電圧が全体的にシフトするようにされている。
この実施例においては、上記ＭＯ３ＦＥＴＱＩ゛のゲー
ト、ソース間を共通接続して定電流動作させるとともに
、ＭＯＳＦＥＴＱＩ”によって形成された定電流を実質
的に等しい電流が上記ＭＯ３ＦＥＴＱ２’ に供給され
るようにするプ＝め、ＭＯＳＦＥＴＱ３．Ｑ、４で構成
された電流ミラー回路が設けられている。
ト、ソース間を共通接続して定電流動作させるとともに
、ＭＯＳＦＥＴＱＩ”によって形成された定電流を実質
的に等しい電流が上記ＭＯ３ＦＥＴＱ２’ に供給され
るようにするプ＝め、ＭＯＳＦＥＴＱ３．Ｑ、４で構成
された電流ミラー回路が設けられている。
この実施例回路の動作は、基本的に（・ま上記第２図の
回路と同様であるので、その説明を省略する。・この実
施例においては、ＭＯＳＦＥＴＱ１’ とＱ２′ とが
同一半導体基板上に形成され、それぞれのソースが回路
の接地電位点に接続されている。
回路と同様であるので、その説明を省略する。・この実
施例においては、ＭＯＳＦＥＴＱ１’ とＱ２′ とが
同一半導体基板上に形成され、それぞれのソースが回路
の接地電位点に接続されている。
このため、ＭＯ３ＦＥＴＱＩ’ の基板ゲー・トとソー
ス間に印加される電圧とＭＯＳＦＥＴＱ２’ の基板ゲ
ートとソース間に印加される電圧とがは＼゛等しくなる
。したがって、基準電圧Ｖｒｅｆに対する基板効果の影
響を減することができる。
ス間に印加される電圧とＭＯＳＦＥＴＱ２’ の基板ゲ
ートとソース間に印加される電圧とがは＼゛等しくなる
。したがって、基準電圧Ｖｒｅｆに対する基板効果の影
響を減することができる。
（１）第２図の実施例回路においては、その素子数が２
個と大幅に素子数の削減を達成することができる。また
、第４図の実施例回路においても、４個とその素子数の
削減を達成できる。
個と大幅に素子数の削減を達成することができる。また
、第４図の実施例回路においても、４個とその素子数の
削減を達成できる。
（２）この実施例では、ディプレッション型として動作
するＭＯＳＦＥＴを用いているので、電源投入時におい
て、特別な起動回路を不用とするものであり、扱い易い
回路となるものである。
するＭＯＳＦＥＴを用いているので、電源投入時におい
て、特別な起動回路を不用とするものであり、扱い易い
回路となるものである。
（３）上記（２）により、起動回路等の付加回路が不用
であること、上記（１）の基本回路自体の素子数が少な
いこととにより、その素子数の削減を達成することがで
きる。
であること、上記（１）の基本回路自体の素子数が少な
いこととにより、その素子数の削減を達成することがで
きる。
（４１第２図の実施例回路においては、動作電源電圧が
Ｖ ｒｅｆ ＋ Ｖ ｔｈＱｌとなるので、減電圧特性
の改善を達成することもできる。
Ｖ ｒｅｆ ＋ Ｖ ｔｈＱｌとなるので、減電圧特性
の改善を達成することもできる。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、上記実施例で
は、しきい値電圧を調整するために、不純物のイオンを
チャンネル領域に打ち込んでいたが、基準電圧を発生さ
せるために互いに異なる不純物がドープされたゲートを
持つ２個のＭＯＳ Ｆ ＥＴのうち一方がディプレッシ
ョンモードであり、他方のＭＯＳＦＥＴがエンハンスメ
ントモードで動作すれば特に不純物のイオンを打ち込ま
なくてもよい。また、ディプレッション型として動作さ
せるＭＯＳ Ｆ ＥＴと、エンハンスメント型として動
作させるＭＯＳＦＥＴとは、上述のように同一の導電型
のＭＯＳＦＥＴの他、互いに異なる導電型（ｎチャンネ
ル領域 Ｓ ＦＥＴとｐチャンネルＭＯ３−ＦＥＴ）と
して、そのゲート電極にドープする不純物の導電型を同
一にすることにより、そのしきい値電圧に差を持たせる
とともに、一方をディプレッション型とし、他方をエン
ハンスメント型として動作させるものであってもよい。
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、上記実施例で
は、しきい値電圧を調整するために、不純物のイオンを
チャンネル領域に打ち込んでいたが、基準電圧を発生さ
せるために互いに異なる不純物がドープされたゲートを
持つ２個のＭＯＳ Ｆ ＥＴのうち一方がディプレッシ
ョンモードであり、他方のＭＯＳＦＥＴがエンハンスメ
ントモードで動作すれば特に不純物のイオンを打ち込ま
なくてもよい。また、ディプレッション型として動作さ
せるＭＯＳ Ｆ ＥＴと、エンハンスメント型として動
作させるＭＯＳＦＥＴとは、上述のように同一の導電型
のＭＯＳＦＥＴの他、互いに異なる導電型（ｎチャンネ
ル領域 Ｓ ＦＥＴとｐチャンネルＭＯ３−ＦＥＴ）と
して、そのゲート電極にドープする不純物の導電型を同
一にすることにより、そのしきい値電圧に差を持たせる
とともに、一方をディプレッション型とし、他方をエン
ハンスメント型として動作させるものであってもよい。
本発明は、例えば、Ａ／Ｄ変換器、Ｄ／Ａ変換器、定電
流あるいは定電圧を形成する回路等の基準電圧を必要と
するＭＯＳＦＥＴで構成された半導体集積回路に内蔵さ
れる基準電圧発生回路及び上記第２図のＭＯＳＦＥＴを
インバータ構成することにより電圧検出を行わせる回路
等に広（利用することができる。
流あるいは定電圧を形成する回路等の基準電圧を必要と
するＭＯＳＦＥＴで構成された半導体集積回路に内蔵さ
れる基準電圧発生回路及び上記第２図のＭＯＳＦＥＴを
インバータ構成することにより電圧検出を行わせる回路
等に広（利用することができる。
第１図は、基準電圧を発生する回路として考えられる基
準電圧発生回路の一例を示す回路図、第２図は、この発
明の一実施例を示す回路図、第３図は、その動作を説明
するための電圧−電流特性図、 第４図は、この発明の他の一実施例を示す回路図である
。 代理人弁理士 高欄 明夫 第 １ 図 第 ４ 図
準電圧発生回路の一例を示す回路図、第２図は、この発
明の一実施例を示す回路図、第３図は、その動作を説明
するための電圧−電流特性図、 第４図は、この発明の他の一実施例を示す回路図である
。 代理人弁理士 高欄 明夫 第 １ 図 第 ４ 図
Claims (1)
- 【特許請求の範囲】 １、そのゲート電極に半導体不純物がドープされ、その
ゲート、ソースが共通接続されたディブレンジョン型Ｍ
Ｏ３ＦＥＴＱＩと、そのゲート電極に半導体不純物がド
ープされ、そのゲート、ドレインが共通接続されたエン
ハンスメント型ＭＯ３ＦＥＴＱ２とを含み、上記ＭＯ３
ＦＥＴＱＩで形成した定電流をＭＯ３ＦＥＴＱ２に流し
て、ＭＯ３ＦＥＴＱ２のソース、ゲート間から基準電圧
を得ることを特徴とする基準電圧発生回路。 ２、上記ＭＯ３ＦＥＴＱＩとＱ２とは、同一導電型のＭ
ＯＳＦＥＴであり、それぞれのゲート電極にドープされ
る半導体不純物は、互いに異なる導電型であることを特
徴とする特許請求の範囲第１項記載の基準電圧発生回路
。 ３、上記ＭＯ３ＦＥＴＱＩとＱ２とは、互いに異なる導
電型のＭＯＳＦＥＴであり、それぞれのゲート電極にド
ープされる半導体不純物は、同一導電型であることを特
徴とする特許請求の範囲第１項記載の基準電圧発生回路
。 ４、上記ＭＯ３ＦＥＴＱＩとＱ２とは、同一のサイズに
より形成されるものであることを特徴とする特許請求の
範囲第１、第２又は第３項記載の基準電圧発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7287583A JPS59200320A (ja) | 1983-04-27 | 1983-04-27 | 基準電圧発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7287583A JPS59200320A (ja) | 1983-04-27 | 1983-04-27 | 基準電圧発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59200320A true JPS59200320A (ja) | 1984-11-13 |
Family
ID=13501939
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7287583A Pending JPS59200320A (ja) | 1983-04-27 | 1983-04-27 | 基準電圧発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59200320A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007066046A (ja) * | 2005-08-31 | 2007-03-15 | Ricoh Co Ltd | 基準電圧発生回路及び基準電圧発生回路を使用した定電圧回路 |
| JP2007066043A (ja) * | 2005-08-31 | 2007-03-15 | Ricoh Co Ltd | 基準電圧発生回路及び基準電圧発生回路を使用した定電圧回路 |
| JP2007128395A (ja) * | 2005-11-07 | 2007-05-24 | Ricoh Co Ltd | ハーフバンドギャップリファレンス回路 |
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