JP2003283258A - 低電圧動作の基準電圧源回路 - Google Patents

低電圧動作の基準電圧源回路

Info

Publication number
JP2003283258A
JP2003283258A JP2002077912A JP2002077912A JP2003283258A JP 2003283258 A JP2003283258 A JP 2003283258A JP 2002077912 A JP2002077912 A JP 2002077912A JP 2002077912 A JP2002077912 A JP 2002077912A JP 2003283258 A JP2003283258 A JP 2003283258A
Authority
JP
Japan
Prior art keywords
gate
transistor
source
mos transistor
voltage
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2002077912A
Other languages
English (en)
Inventor
Hirobumi Watanabe
博文 渡辺
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Ricoh Co Ltd
Original Assignee
Ricoh Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Ricoh Co Ltd filed Critical Ricoh Co Ltd
Priority to JP2002077912A priority Critical patent/JP2003283258A/ja
Priority to US10/388,404 priority patent/US6876251B2/en
Publication of JP2003283258A publication Critical patent/JP2003283258A/ja
Priority to US11/059,627 priority patent/US20050218968A1/en
Pending legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
    • G05F3/02—Regulating voltage or current
    • G05F3/08—Regulating voltage or current wherein the variable is dc
    • G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
    • G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
    • G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
    • G05F3/24—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only
    • G05F3/242—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only with compensation for device parameters, e.g. channel width modulation, threshold voltage, processing, or external variations, e.g. temperature, loading, supply voltage
    • G05F3/245—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only with compensation for device parameters, e.g. channel width modulation, threshold voltage, processing, or external variations, e.g. temperature, loading, supply voltage producing a voltage or current as a predetermined function of the temperature
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
    • G05F3/02—Regulating voltage or current
    • G05F3/08—Regulating voltage or current wherein the variable is dc
    • G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
    • G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
    • G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
    • G05F3/26—Current mirrors
    • G05F3/262—Current mirrors using field-effect transistors only

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Electromagnetism (AREA)
  • General Physics & Mathematics (AREA)
  • Radar, Positioning & Navigation (AREA)
  • Automation & Control Theory (AREA)
  • Control Of Electrical Variables (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Amplifiers (AREA)

Abstract

(57)【要約】 【課題】 基準電圧源回路の電源(動作)電圧を１Ｖ以下
にすることは困難である。 【解決手段】 スレッシュホールド電圧Ｖtの温度特性
が共に等しく、不純物濃度が互いに異なるゲートを有す
る２つのＭＯＳトランジスタにおけるゲート・ソース間
電圧の差を基準電圧Ｖrefとして出力する。両トランジ
スタのゲートを相互接続し、一方のトランジスタのソー
スを接地すれば、前記ゲート・ソース間電圧の差は、他
方のトランジスタのソース電圧となり、このソース電圧
がＶrefとなる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、アナログ回路など
に用いられる基準電圧源回路に関し、特に低電圧で動作
可能な基準電圧源回路に関する。
【０００２】
【従来の技術】ＭＯＳトランジスタを用いた従来の基準
電圧源としては、例えば、特公平０４−６５５４６号公
報(公報１)では、従来の基板やチャネルドープの濃度を
変えることにより作ったデプレッショントランジスタと
エンハンスメントトランジスタのスレッシュホールド電
圧の差を基準電圧として出力している。
【０００３】また、特開２００１−２８４４６４号公報
(公報２)おける従来技術として、バイポーラトランジス
タの代わりにＭＯＳトランジスタのゲート弱反転領域
(ゲートが反転するスレッシュホールド電圧の近傍で動
作させることをいい、通常は強反転領域での動作が一
般)を利用することにより絶対温度に比例する電圧ＰＴ
ＡＴ(Proportional To Absolute Temperature)を出力し
ている。
【０００４】前者(公報１)の場合、基板やチャネルドー
プの濃度の異なるトランジスタは、導電係数およびその
温度特性が異なるため、所望の温度特性を持つ基準電圧
源を実現するのは難しい。また、二つのトランジスタの
チャネルドープ量を個別に制御しなければならないため
プロセスの変動の影響を受けやすい欠点もある。
【０００５】尚、導伝係数の温度特性を補正するには、
上記公報２中に紹介された参考文献Ｆ(Ｒ.Ａ.Ｂlauschi
ld et al，“Ａ Ｎew ＮＭＯＳ Ｔemperature‐Ｓtable
Ｖol.ＳＣ-13,No6,pp.767-773,Dec.1978.)にあるよう
に、別途、電流バイアス回路が必要となる。
【０００６】後者(公報２中の従来技術)の場合、ゲート
の弱反転領域を利用するため、以下のような課題があ
る。 ａ）ＭＯＳトランジスタのゲートを弱反転領域にするた
めには、弱反転用の微小電流バイアス回路が必要とな
る。前記公報２中に紹介された参考文献Ｂ(E.Vittoz an
d J.Fellrath, “CMOS Analog Integrated Circuits Ba
sed on Weak Inversion Operation”Vol..SC-12,No.3,p
p.224-231,June.1977.)によれば、ＭＯＳトランジスタ
を弱反転領域に保つにはドレイン電流は、 Ｉ≦((ｎ−１)/ｅ2)ＳμＣoxＵT 2 を満たさなければならない。ここで、ｎはスロープファ
クタ、Ｓは実効的なチャネル幅Ｗとチャネル長Ｌの比
（Ｗeff/Ｌeff）、μはチャネル内のキヤリアの移動
度、Ｃoxは単位面積当たりの酸化膜の静電容量である。
【０００７】具体的には、上記公報２中に紹介された参
考文献Ｅ(米国特許明細書；ＵＳＰ4327320.4/1982“REF
ERENCE VOLTAGE SOURCE”Oguey)にあるように、ｎ＝１.
７；Ｓ＝１；μ＝７５０cm2/Ｖs；Ｃox＝４５nＦ/cm2；
ＵT＝２６mＶとした場合、室温でのドレイン電流は２ｎ
Ａ以下の微小なドレイン電流にしなければならず極めて
困難である。
【０００８】ｂ）しかも、上述のように２ｎＡ以下の微
小なドレイン電流で動作させる場合は、ドレイン・基板
間の寄生ダイオードのリーク電流の影響を受けやすく、
寄生ダイオードの影響による問題が起きる。例えば、上
記公報２中に紹介された参考文献Ｄ(Oguey et al.,“MO
S Voltage Reference Based on Polysilicon Gate Work
Function Diffence”IEEE Journal of Solid-State Ci
rcuits,Vol.SC-15,No.3,KUn.1980.)の第２６８頁には、
８０℃以上の温度ではリーク電流によるずれが発生する
ことが記載されている。
【０００９】そこで、公報２では、強反転領域を利用す
ることで微小電流バイアス回路を不要とし、かつ８０℃
以上の高温でも安定動作するＭＯＳトランジスタを用い
た電圧発生回路を提供するために、図１(公報２中の図
２２を再掲)に示すように、互いに異種導電型の半導体
ゲートを持つＭＯＳトランジスタ１０１、１０２から構
成される負の温度係数を有する電圧源回路と、同一導電
型で不純物濃度の異なる半導体ゲートを持つＭＯＳトラ
ンジスタ１０３、１０４から構成される正の温度係数を
有する電圧源回路とを組み合わせて、所望の温度特性の
ＭＯＳトランジスタを用いた回路を提供している。
【００１０】
【発明が解決しようとする課題】上記公報２では、正の
温度特性を持つ電圧発生回路の出力電圧は数十mＶ〜百
数十mＶしかないのに対し、負の温度特性を持つ電圧発
生回路の出力電圧は約１Ｖもある。従って、所望の温度
特性の基準電源回路を構成するために、この二つの電圧
を何らかの比で足し合わせるが、図１では電源電圧Ｖcc
は１Ｖ以上必要となる。実際の試作品で検証したところ
約１.２Ｖあたりが最低動作電圧であった。図１中のＶ
１が正の温度特性の電圧出力であり約１Ｖで、電源Ｖcc
とＶ１の端子間にソースフォロアーのトランジスタＭ５
が入り、その動作開始動電圧として数mＶの電圧が必要
で、その合計が最低Ｖccとなるからである。
【００１１】ところで、近年、携帯機器の普及に伴いバ
ッテリー動作のＬＳＩへの要求もさまざまな形でなされ
るようになってきており、その中でもバッテリー寿命を
大幅に延ばす低電圧化が強く要求されている。図１の回
路の最低動作電圧１.２Ｖも決して高い電圧ではないの
であるが、乾電池１本で駆動するようなシステムでは
０.９Ｖ以下の低い動作電圧Ｖccが要求される。公報２
以外の従来技術でもこのような低い電圧には対応してい
ない。
【００１２】そこで、本発明は、アナログ回路などに用
いられる基準電圧源回路において特に１Ｖ以下の低電圧
でも安定な動作を実現することを主たる目的とする。ま
た、同時に本発明の基準電圧源回路は８０℃以上の動作
温度においても安定した動作を可能にすること、および
基準電圧源回路に所望の温度特性を持たせることをも目
的とする。
【００１３】
【課題を解決するための手段】上記目的を達成するため
に、請求項１記載の発明は、一部が同一の導電型で不純
物の濃度差の異なるゲートを有する複数のＭＯＳトラン
ジスタを用いている。
【００１４】請求項２記載の発明は、同一の導電型で不
純物の濃度の異なるゲートを有する２つのＭＯＳトラン
ジスタにおける仕事関数の差を出力として引き出すよう
に構成している。
【００１５】請求項３記載の発明は、スレッシュホール
ド電圧Ｖtの温度特性が共に等しく、不純物濃度が互い
に異なるゲートを有する２つのＭＯＳトランジスタにお
けるゲート・ソース間電圧の差を出力することを特徴と
する。
【００１６】請求項４記載の発明は、第１のＭＯＳトラ
ンジスタと第２のＭＯＳトランジスタのそれぞれのゲー
トを相互接続し、前記第１のＭＯＳトランジスタと前記
第２のＭＯＳトランジスタのそれぞれのソース電圧の差
を出力することを特徴とする。具体的な構成としては請
求項５(図５に対応)、請求項６(図６に対応)がある。
【００１７】請求項７記載の発明(図７〜図１０に対応)
は、第１のＭＯＳトランジスタと第２のＭＯＳトランジ
スタのそれぞれのソースを相互接続し、そして、前記第
１のＭＯＳトランジスタと前記第２のＭＯＳトランジス
タのそれぞれのゲート電圧の差を出力することを特徴と
する。具体的な構成としては請求項８(図７に対応)があ
る。
【００１８】請求項９記載の発明(図７〜図１５に対応)
は、前記第１のＭＯＳトランジスタと前記第２のＭＯＳ
トランジスタのいずれか一方のＭＯＳトランジスタにお
けるゲートおよびソースを相互接続し、他方のＭＯＳト
ランジスタのゲート・ソース間電圧を出力することを特
徴とする。
【００１９】請求項１０記載の発明(図１１に対応)は、
請求項９の構成において、ソースをゲートに接続したデ
プレッション型の第２のＭＯＳトランジスタのソースを
第１のＭＯＳトランジスタのドレインに接続し、そし
て、第３のｎ型チヤネルＭＯＳトランジスタのドレイ
ン、ゲートおよびソースを、それぞれ第２のＭＯＳトラ
ンジスタのドレイン、第２のＭＯＳトランジスタのソー
ス、および第１のＭＯＳトランジスタのゲートに接続
し、そして第１のＭＯＳトランジスタのゲート・ソース
間に抵抗を接続し、前記第１のＭＯＳトランジスタのゲ
ート電位を出力することを特徴とする。
【００２０】請求項１１記載の発明(図１１、図１２に
対応)は、請求項８もしくは１０の構成において、上記
抵抗を複数の抵抗による分圧回路とし、随意のレベルの
出力電圧を得ることを特徴とする。
【００２１】請求項１２記載の発明は、製造の際の拡
散，成膜工程後に、上記複数の抵抗の抵抗値のレーザト
リミングなどの加工により調整可能としたことを特徴と
する。
【００２２】請求項１３記載の発明(図１６〜図１８に
対応)は、請求項１０〜１２の構成において、前記第１
および第２のＭＯＳトランジスタをｐ型チャネルのタイ
プで構成することを特徴とする。
【００２３】請求項１４記載の発明は、請求項２〜１３
の構成において、前記第１及び第２のＭＯＳトランジス
タのドレイン電流を等しくしたことを特徴とする。
【００２４】請求項１５記載の発明は、請求項１〜１４
の構成において、前記第１および前記第２のＭＯＳトラ
ンジスタの各ゲートは多結晶シリコンまたは多結晶Ｓix
Ｇe1 -xよりなることを特徴とする。
【００２５】
【発明の実施の形態】本発明は、フェルミレベルの異な
るゲートを有し、同一の導伝型でゲートの不純物濃度の
みが異なるペアのＭＯＳトランジスタを用い、強反転で
も使えるＣＭＯＳプロセスで低電圧動作の基準電圧源を
実現するものである。本発明の実施例を説明する前に、
本発明の原理を説明する。
【００２６】ＭＯＳトランジスタを強反転させるための
スレッシュホールド電圧Ｖtは、 Ｖt＝φms−Ｑf/Ｃox＋２φf−Ｑb/Ｃox で表わされる。ここで、φmsはゲートの仕事関数φmと
基板の仕事関数φsの差、Ｑfは酸化膜中の固定電荷、φ
fは基板のフェルミレベル、Ｑbは反転層と基板間の空乏
層内電荷、Ｃoxは酸化膜の単位面積当たりの静電容量で
ある。
【００２７】さらに、 φm＝χ＋Ｅg／２±φf の関係があり、φmの第３項φfの符号はゲートがｐ型な
ら正、ｎ型なら負である。同じ導電型の半導体で低濃度
(Ｎg1)と高濃度(Ｎg2)のゲートを待つペアトランジスタ
におけるスレッシュホールド電圧Ｖtの差は、ゲート材
の仕事関数φmの差に等しく、さらにフェルミレベルφf
の差となり、キャリア濃度が不純物濃度に等しい場合下
記数式(２)が成り立つ。
【００２８】 Ｖt1−Ｖt2＝φm(Ｎg1)−φm(Ｎg2) ＝[Ｅg1/2−φf(Ｎg1)]−[Ｅg1/2−φf(Ｎg1)] ＝φf(Ｎg2)−φf(Ｎg1) ＝−ｋＴ/ｑln(Ｎg1/Ｎi)＋ｋＴ/ｑln(Ｎg2/Ｎi) ＝ｋＴ/ｑln(Ｎg2/Ｎg1) …（２） ここで、ｋはボルツマン常数、ｑは電子の電荷量、Ｔは
絶対温度、Ｅgはシリコンのバンドギャップ、Ｎiは真性
半導体のキャリア濃度である。
【００２９】ここで、上記Ｖt1−Ｖt2＝Δｔの温度特性
について検討する。ゲートが上記公報２で提案されてい
るような単結晶又はダングリングボンドが十分ターミネ
ートされている多晶シリコンや多結晶ＳixＧe1-xの場
合、Ｎg2、Ｎg1共に濃度の温度変化(温度特性)は非常に
小さいのでＶrefの温度特性は正に比例した電圧ＰＴＡ
Ｔ(Proportional To Absolute Temperature)になる(式
４)。 dＶref／dＴ＝(ｋ/ｑ)ln(Ｎg2/Ｎg1) …（３）
【００３０】(４)式をもとにグラフ化してみると、図２
のようになる(Ｎg2＝５Ｅ18cm３とした)。(ａ)は横軸が
Ｎg1、(ｂ)は、ρ＝１/(Ng1・ｑμ)の式を使ってシート
抵抗に換算してプロットし直したものである。この図か
らわかるように、ゲートの抵抗値が大きくなるにつれて
温度係数が増加するという特性を持つ。
【００３１】一方、本発明はゲートを、従来例とは異な
り、ダングリングボンドが十分ターミネートされていな
い多結晶シリコンまたは多結晶SiXGe1-Xで構成する。こ
の場合の多結晶シリコンの抵抗率の温度特性は大きいこ
とが知られている。たとえばシート抵抗が１ＫΩ/□で
約−2800ppｍ程度、１０ＫΩ/□で約−5500ppｍ程度の
負の温度特性を示す。このことはＮg1が温度特性を持つ
ことを意味している。Ｎg1は温度の関数として Ｎg1＝ｆ[(T)(Ｎg10)] … (４) と簡単に表される。尚、(２)式の段階では温度成分を含
むため、その(２)式を温度で微分した式は(３)式のよう
に単純には書き表されない。
【００３２】図３に本発明にかかわる実施例での実測し
た結果を示した。ゲート幅/ゲート長＝５０μｍ/１００
μｍ、ゲート酸化膜厚＝３００Åの一般的なＮチャネル
電界効果トランジスタで、多結晶シリコンゲートの不純
物濃度の条件を変えた時の同トランジスタのＶtと、も
っとも高濃度(縮退していると考えられる３０Ω/□の場
合)の不純物濃度を持つトランジスタのＶtとの差の温度
特性を測定したものである。
【００３３】図２と比較するとゲート抵抗が２E3Ω/□
あたりまで同様の変化を示し、それより大きくなると温
度特性(温度係数)が急激に減少している。これは多結晶
シリコン中の不純物濃度の温度特性が２E3Ω/□以上の
濃度になるとＶrefの温度特性を決める主たる要因にな
っていることを示している。そして、ゲート抵抗値が約
９ＫΩ/□あたりでＶrefの温度特性が０になる。この点
よりゲート抵抗が大きい(不純物濃度が少なくなる)と今
度はＶrefの温度特性は負に転じる。
【００３４】このように、温度係数が同一でゲート抵抗
の異なる２つのトランジスタを用い、両温度係数を相殺
することにより、温度係数を持たない電圧Ｖrefが得ら
れる。このようにΔｔ(＝Ｖt1−Ｖt2)が温度特性を持た
ないことから次の(５)式を得ている。この(５)式からわ
かるように、ゲートの不純物の濃度比のみで定まる基準
電圧が得られる。 Ｖref＝Ｖt1−Ｖt2＝(ｋＴ/ｑ)ln(Ｎg2/Ｎg1) …（５）
【００３５】図４はゲート抵抗に対するスレッシュホー
ルド電圧Ｖtの関係を示している。たとえばＶrefの温度
特性が０になるような基準電圧を得るためには先の検討
から３０Ω/□のゲート抵抗値を持つトランジスタと９
ＫΩ/□の抵抗値を持つトランジスタを組み合わせて作
れはよいことが分かった。
【００３６】図４からその時のトランジスタのＶtを読
み取るとＶt1(９ＫΩ/□)＝−０.２３Ｖ、Ｖt2(３０Ω/
□)＝−０.３４Ｖであり、Ｖref＝Ｖt1−Ｖt2＝０.１１
Ｖとなる。この電圧の値が１Ｖより十分低いため、電池
駆動のシステムで低電圧のＶrefを作る上で非常に有利
となるのである。
【００３７】本発明では図３、図４で説明したような、
たとえば３０Ω/□のゲート抵抗値を持つトランジスタ
と９ＫΩ/□の抵抗値を持つトランジスタを用い、その
二つのトランジスタのフェルミレベルφfの差(サブスレ
ショールド電圧Ｖtの差)をＶrefとして取り出すことを
特徴としている。具体的な回路の実施例は図５〜図１５
で後述する。
【００３８】次にトランジスタの作成プロセスについて
説明する。リン濃度の異なるゲートを作成する方法とし
ては、ノンドープゲートをデポジットした後、低濃度ゲ
ートにしたい部分を酸化膜でマスキングし、それからリ
ンのデポジットによってマスキングしていない部分を高
濃度ドープし、低濃度部分は、マスク酸化膜をエッチン
グした後イオン注入でリンを低濃度ドープすればよい。
又は高濃度部分も低濃度部分と同様にイオン注入で形成
することも可能である。このようにして、同一導電型で
フェルミレベルφfの異なるゲートを持つペアトランジ
スタが作成できる。ゲートヘのドーピング以外は同じ工
程で作られるため、同じ絶縁膜厚、チャネルドープ、チ
ャネル長、チャネル幅を有し、不純物濃度だけが異なる
ので前述したように、スレッシュホールド電圧Ｖtの差
がゲートのフェルミレベルφfの差となる。
【００３９】次に、フェルミレベルφfの差を取り出す
方法について説明する。飽和領域（Ｖds＞Ｖgs−Ｖt）
にあるＭＯＳトランジスタのドレイン電流Ｉdは、Ｉd＝
(β/２)(Ｖgs−Ｖｔ)2で表される。Ｖdsはドレイン・ソ
ース間電圧、Ｖgsはゲート・ソース間電圧である。
【００４０】従って、ゲート濃度が異なるペアＭＯＳト
ランジスタＭ１、Ｍ２のドレイン電流Ｉd1、Ｉd2は、 Ｉd1＝(β1/２)(Ｖgs1−Ｖt1)2 Ｉd2＝(β2/２)(Ｖgs2一Ｖt2)2 である。
【００４１】ここで、Ｖgs1とＶgs2、Ｖt1とＶt2は、そ
れぞれＭＯＳトランジスタＭ１とＭ２のゲート・ソース
間電圧、スレッシュホールド電圧である。また、β1、
β2は、それぞれＭＯＳトランジスタＭ１、Ｍ２の導電
係数であり、 β＝μ(εＯＸ/ＴＯＸ)(Ｗeff/Ｌeff) の形で表わされる。ここで、μ；キャリア移動度、εＯ
Ｘ；酸化膜の誘電率、ＴＯＸ；酸化膜厚、Ｗeff；実効
チヤネル幅、Ｌeff；実効チャネル長である。
【００４２】ペアＭＯＳトランジスタは、キャリア移動
度μ、酸化膜の誘電率εＯＸ、酸化膜厚ＴＯＸ、実効チ
ャネル幅Ｗeff、実効チヤネル長Ｌeffが等しいのでβ1
＝β2となって、Ｉd1＝Ｉd2とすることで、(β/２)の項
が落ち、 (Ｖgs1−Ｖt1)2＝(Ｖgs2−Ｖt2)2 となる。ＶＧＳを適切にバイアスして、ゲート・ソース
間電圧の差(Ｖgs1−Ｖgs2)からスレッシュホールド電圧
の差(Ｖt2−Ｖt1)が得られ、それがフェルミレベルφf
の差となる。
【００４３】以下、図面を用いて、本発明に係る基準電
圧源回路の具体例として、ゲートの不純物濃度のみが異
なるペアＭＯＳトランジスタのスレッシュホールド電圧
Ｖtの差すなわちφfの差を取り出すための具体的な回路
構成の実施例を説明する。なお、以下に示す図面中の三
角で囲ったトランジスタ(ＭＯＳトランジスタＭ１)はゲ
ートが低濃度(Ｎg1)のｎ型ポリシリコンであることを示
す。
【００４４】ＭＯＳトランジスタＭ２は、高濃度(Ｎg2)
のｎ型ポリシリコンゲートを持つＭＯＳトランジスタで
ある。具体的にはＶrefの温度特性を０にするため、ト
ランジスタＭ１のゲート抵抗は約３０Ω/□、トランジ
スタＭ２のゲート抵抗は約９ＫΩ/□となるように不純
物濃度Ｎg1、Ｎg2を調整してある。また、以下の各回路
構成例において、ＭＯＳトランジスタＭ１とＭ２は、同
じ絶縁膜厚、チャネルドープ、チャネル長、チャネル幅
を有し(それゆえ導電係数βが等しい)、不純物濃度だけ
が異なる。
【００４５】[第１の実施形態]最初にペアＭＯＳトラン
ジスタのゲートを相互接続した回路構成例について述べ
る。この構成では、両トランジスタのゲート電位が等し
いため、“ゲート・ソース間電圧の差”は、ペアＭＯＳ
トランジスタの“ソース電圧の差”に等しく、これがＶ
refとして取り出される。
【００４６】（実施例１）ペアＭＯＳトランジスタＭ１
とＭ２を並列接続した回路構成例を図５に示す。同図に
示すように、本回路は、電源ＶccとＧＮＤの間に、定電
流回路Ｚ１と低濃度(Ｎg1)ｎ型ポリシリコンのゲートを
持つＭＯＳトランジスタＭ１とを直列にして挿入し、ま
た、高濃度(Ｎg2)ｎ型ポリシリコンのゲートを持つＭＯ
ＳトランジスタＭ２と定電流回路Ｚ２とを直列にして挿
入し、そして両トランジスタＭ１、Ｍ２のゲートを相互
接続している。
【００４７】それぞれのＭＯＳトランジスタＭ１、Ｍ２
の導電係数βを揃え、前記定電流回路Ｚ１、Ｚ２の挿入
により、各トランジスタのそれぞれのドレイン・ソース
間電流を等しくする（Ｉ1＝Ｉ2）。定電流回路としては
例えば、トランジスタであり、それを電流飽和領域で使
用するか、あるいは後の回路図に示すようにカレントミ
ラー回路を付加してもよい。
【００４８】この構成においては、“ゲート・ソース間
電圧の差”は、“ソース電圧の差”に等しく(ゲート電
位が等しいため)、そして、トランジスタＭ１のソース
電位が０のため、前記“ソース電圧の差”は、トランジ
スタＭ２の“ソース電位”に等しい。よって、このソー
ス電位がフェルミレベルφfの差ＵTln(Ｎg2/Ｎg1)に等
しく、このソース電位をＶref出力として取り出すこと
ができる。
【００４９】最低Ｖccは、ＶrefとトランジスタＭ２の
ソース・ドレイン間電圧の和に等しく、Ｖrefは０.１１
Ｖ程度なので、Ｖccを容易に１Ｖ以下にできることが分
かる。
【００５０】（実施例２）次に、ＭＯＳトランジスタＭ
１とＭ２を直列接続した回路構成例について述べる。図
６は、本回路構成例の基本的な回路図である。同図に示
すように、本回路は、電源ＶccとＧＮＤの間に、低濃度
(Ｎg1)ｎ型ポリシリコンのゲートを持つＭＯＳトランジ
スタＭ１と、高濃度(Ｎg2)ｎ型ポリシリコンのゲートに
有するＭＯＳトランジスタＭ２を直列接続し、そして両
トランジスタの各ゲートをトランジスタＭ２のドレイン
に共通接続する。
【００５１】この構成においても図５の場合と同様に、
“ゲート・ソース間電圧の差”は、“ソース電圧の差”
に等しく(ゲート電位が等しいため)、そして、トランジ
スタＭ１のソース電位が０のため、前記“ソース電圧の
差”は、トランジスタＭ２の“ソース電位”に等しい。
よって、このソース電位をＶref出力として取り出すこ
とができる。
【００５２】[第２の実施形態]次にペアＭＯＳトランジ
スタのソースを相互接続した回路構成例について述べ
る。この構成では、両トランジスタのソース電位が等し
いため、“ゲート・ソース間電圧の差”は、ペアＭＯＳ
トランジスタの“ゲート電圧の差”に等しく、これがＶ
refとして取り出される。
【００５３】（実施例１）図７は本回路構成例の基本的
な回路図である。同図に示すように、本回路は、電源Ｖ
ccとＧＮＤの間に、ｐ型チャネルＭＯＳトランジスタＭ
３と、高濃度(Ｎg2)ｎ型ポリシリコンのゲートを持つｎ
型チャネルのＭＯＳトランジスタＭ２を直列接続し、更
に、ｐ型チャネルＭＯＳトランジスタＭ４と、低濃度
(Ｎg1)のｎ型ポリシリコンゲートを持つｎ型チャネルの
ＭＯＳトランジスタＭ１を直列接続している。トランジ
スタＭ３、Ｍ４はカレントミラー回路を構成する。トラ
ンジスタＭ２はゲートをソースに接続(Ｖgs＝０)して定
電流結線としたデプレッション型である。更に、ドレイ
ンを電源Ｖccに、ゲートをｎ型チヤネルＭＯＳトランジ
スタＭ１のドレインに、ソースをｎ型チャネルＭＯＳト
ランジスタＭ１のゲートに、それぞれ接続したソースフ
ォロワのｎ型チャネルＭＯＳトランジスタＭ５を設け
る。トランジスタＭ１のゲートは抵抗Ｒを通じてＧＮＤ
に接続される。
【００５４】トランジスタＭ３およびＭ４のカレントミ
ラー機能により、定電流結線したデプレッションＭＯＳ
トランジスタＭ２と同じ定電流がトランジスタＭ１に流
れる。トランジスタＭ５は、トランジスタＭ１のゲート
をバイアスしてＩdM1＝ＩdM2となるようにする。
【００５５】この構成においては、“ゲート・ソース間
電圧の差”は、“ゲート電圧の差”に等しく(ソース電
位が等しいため)、そして、トランジスタＭ２のゲート
電位が０のため、前記“ゲート電圧の差”は、トランジ
スタＭ１の“ゲート電位”に等しい。よって、このゲー
ト電位をＶref出力として取り出すことができる。この
回路構成では、最低Ｖccは、Ｖrefと、Ｍ５のソース・
ゲート間電圧と、Ｍ４のソース・ドレイン電圧の和であ
る。Ｖrefが０.１１ＶであるのでＶccを１Ｖ以下にする
ことが可能である。
【００５６】またこの構成においては、次のようにも説
明できる。即ち、トランジスタＭ２のゲート・ソース間
電圧が０のため、“ゲート・ソース間電圧の差”は、ト
ランジスタＭ１の“ゲート・ソース間電圧”に等しく、
そしてトランジスタＭ１のソース電圧が０のため、トラ
ンジスタＭ１の“ゲート・ソース間電圧”はトランジス
タＭ１の“ゲート電圧”に等しく、よって、このゲート
電圧をＶref出力として取り出すことができる。
【００５７】（実施例２）また、図７の回路構成の変形
例として、図８の如き回路構成も可能である。図８に示
す回路構成は、図７のトランジスタＭ１のゲートと電源
ＧＮＤの間の抵抗Ｒを、抵抗Ｒ１とＲ２に分割し、その
接続点から出力電圧Ｖrefを取り出している。このと
き、出力電圧Ｖref＝(Ｒ２/(Ｒ１＋Ｒ２)) ＵTln(Ｎg2/
Ｎg1)となる。最低ＶccはトランジスタＭ１のゲート電
圧と、トランジスタＭ５のソース・ゲート間電圧と、ト
ランジスタＭ４のソース・ドレイン間電圧の和である。
トランジスタＭ１のゲート電圧が０.１１Ｖであるので
Ｖccを１Ｖ以下にすることが可能である。
【００５８】（実施例３）さらに、図７の回路構成の変
形例として、図９の如き回路構成も可能である。図９に
示す回路構成は、図８のトランジスタＭ１のゲートをト
ランジスタＭ５のソースに接続し、そして、抵抗Ｒ１と
Ｒ２の接続点から出力電圧Ｖrefを取り出している。こ
のとき 出力電圧Ｖref＝((Ｒ１＋Ｒ２)/Ｒ２)ＵTln(Ｎg2/Ｎg1) となる。この実施例の場合は最低ＶccはＶrefと、トラ
ンジスタＭ５のソース・ゲート間電圧と、トランジスタ
Ｍ４のソース・ドレイン電圧の和である。Ｖrefは(Ｒ１
＋Ｒ２)/Ｒ２の比で変わり、最低Ｖccはそれできまる。
【００５９】（実施例４）また、図７の回路構成の変形
例として、図１０の如き回路構成も可能である。図１０
に示す回路構成は、図７のトランジスタＭ１のゲート・
ソース間の抵抗Ｒに流れる電流パスにｐ型チヤネルＭＯ
ＳトランジスタＭ６、Ｍ７からなるカレントミラー回路
を追加し、そのトランジスタＭ７のソースから、出力電
圧Ｖrefを取り出している。このとき、 出力電圧Ｖref＝Ｍ・ＵTln(Ｎg2/Ｎg1) となる。ここで、式中の“Ｍ”はカレントミラー機能の
比率である。この回路例での最低Ｖccは、トランジスタ
Ｍ１のゲート電圧と、トランジスタＭ５のソース・ゲー
ト間電圧と、トランジスタＭ４のソース・ドレイン間電
圧の和である。トランジスタＭ１のゲート電圧が０.１
１ＶであるのでＶccを１Ｖ以下にすることが可能であ
る。
【００６０】図７の回路の変形として得た図８、９、１
０の回路では、図７の出力電圧ＵTln(Ｎg2/Ｎg1)に抵抗
比または電流比(カレントミラー機能の比率Ｍ)を乗算し
た出力電圧を得ることができるようになり、これら抵抗
比や電流比を変えることによって任意に補正することが
可能になる。
【００６１】また、Ｖrefを高精度に調整するために、
拡散、成膜工程後に、レーザ光を選択的に抵抗部に照射
しトリミングするトリミング手段(抵抗値調整手段)を用
いて抵抗値Ｒ１、Ｒ２の比を補正することができる。図
１９は、このトリミング手段の一例を示す。図中、抵抗
素子ｒの直列回路に対して、任意の×印の部分をレーザ
光で焼き切ることによって所望の抵抗値(抵抗値ｒの倍
数)を得ることが出来る。このような手段を利用するこ
とによって上記抵抗Ｒ１、Ｒ２の抵抗値を調整すること
が可能である。
【００６２】[第３の実施形態]次に、ゲートをソースに
接続(Ｖgs＝０)して定電流結線したデプレッション型の
トランジスタＭ２と、それと同じ電流を流すようにした
ＭＯＳトランジスタＭ１を用いる回路構成例について説
明する。この構成では、トランジスタＭ２のゲート・ソ
ース間電圧が０のため、“ゲート・ソース間電圧の差”
は、トランジスタＭ１の“ゲート・ソース間電圧”に等
しい。
【００６３】（実施例１）図１１は、本回路構成例の基
本的な回路図である。同図に示すように、本回路は、電
源ＶccとＧＮＤの間に、高濃度(Ｎg2)のｎ型ポリシリコ
ンゲートを持つデプレッション型(Ｖgs＝０)としたＭＯ
ＳトランジスタＭ２と、低濃度(Ｎg1)のｎ型ポリシリコ
ンをゲートに有するデプレッション型ＭＯＳトランジス
タＭ１を直列に接続している。
【００６４】そして、第３のｎ型チャネルＭＯＳトラン
ジスタＭ５を備え、そのドレイン、ゲートおよびソース
をそれぞれ、トランジスタＭ２のドレイン(＝Ｖcc)、ト
ランジスタＭ２のソース、およびトランジスタＭ１のゲ
ートに接続している。そのトランジスタＭ１のゲートは
抵抗Ｒを通じてＧＮＤ(＝ソース)に接続される。この構
成では上述のようにトランジスタＭ１のゲート・ソース
間電圧がＶrefとして取り出される。
【００６５】最低ＶccはＶrefとトランジスタＭ５のソ
ース・ゲート間電圧と、トランジスタＭ４のソース・ゲ
ート電圧の和である。Ｖrefが０.１１ＶであるのでＶcc
を１Ｖ以下にすることが可能である。
【００６６】（実施例２）また、図１１の同路構成の変
形例として、図１２の如き回路構成も可能である。図１
２に示す回路構成は、図１１の低濃度(Ｎg1)のｎ型ポリ
シリコンをゲートに有するＭＯＳトランジスタＭ１のゲ
ートとＧＮＤの間の抵抗Ｒを、抵抗Ｒ１とＲ２に分割
し、その接続点から、出力電圧Ｖrefを取り出してい
る。このとき、 出力電圧Ｖref＝(Ｒ２/(Ｒ１＋Ｒ２)) ＵTln(Ｎg2/Ｎg
1) となる。最低ＶccはトランジスタＭ１のゲート電圧とＭ
５のソース・ドレイン間電圧の和である。トランジスタ
Ｍ１のゲート電圧が０.１１ＶであるのでＶccを１Ｖ以
下にすることが可能である。
【００６７】（実施例３）さらに、図１１の回路構成の
変形例として、図１３の如き回路構成も可能である。図
１３に示す回路構成は、図１１の低濃度(Ｎg1)のｎ型ポ
リシリコンをゲートに有するＭＯＳトランジスタＭ１の
ゲートとＧＮＤの間の抵抗をＲ２とするとともに、トラ
ンジスタＭ１のゲートとトランジスタＭ３のソースの間
に抵抗Ｒ１を挿入し、ｎ型チヤネルＭＯＳトランジスタ
Ｍ５のソースから、出力電圧Ｖrefを取り出している。
このとき、 出力電圧Ｖref＝((Ｒ１＋Ｒ２)/Ｒ２) ＵTin(Ｎg2/Ｎg
2) となる。
【００６８】（実施例４）また、図１１の回路構成の変
形例として、図１４の如き回路構成も可能である。図１
４に示す回路構成は、図１１の低濃度(Ｎg1)のｎ型ポリ
シリコンをゲートに有するＭＯＳトランジスタＭ１のゲ
ート・ソース間の抵抗Ｒに流れる電流パスにｐ型チヤネ
ルＭＯＳトランジスタＭ６、Ｍ７からなるカレントミラ
ー回路を追加し、トランジスタＭ７のソースから、出力
電圧Ｖrefを取り出している。このとき、 出力電圧Ｖref＝Ｍ・ＵTln(Ｎg2/Ｎg1) となる。ここで、式中の“Ｍ”はカレントミラー機能の
比率である。最低ＶccはＶrefと、トランジスタＭ７の
ソース・ドレイン間電圧の和である。Ｖrefが０.１１Ｖ
であるのでＶccを１Ｖ以下にすることが可能である。
【００６９】図１１の変形として得た図１２、１３、１
４の各回路では、図１１の出力電圧ＵTln(Ｎg2/Ｎg1)
に、抵抗比または電流比(カレントミラ一機能の比率Ｍ)
を乗算した出力電圧を得ることができるようになり、こ
れら抵抗比や電流比を変えることによってＶrefの値を
任意に補正することが可能になる。また，Ｖrefを高精
度に調整するために、図１９に関して述べた如く、拡
散、成膜工程後に、レーザ光を選択的に抵抗部に照射し
トリミングするトリミング手段(抵抗値調整手段)を用い
て抵抗値Ｒ１、Ｒ２の比を補正することができる。
【００７０】これらの第３実施形態の場合は最低Ｖccは
ＶrefとトランジスタＭ３のソース・ドレイン間電圧
と、トランジスタＭ２のソース・ゲート間電圧の和であ
る。そのＶrefは(Ｒ１＋Ｒ２/Ｒ２の値をどれくらいに
設計するかで変わり、最低Ｖccはそれできまる。
【００７１】[第４の実施形態]次に、低濃度(Ｎg1)のｎ
型ポリシリコンをゲートに有するＭＯＳトランジスタＭ
１と、高濃度(Ｎg2)のｎ型ポリシリコンゲートを持つＭ
ＯＳトランジスタＭ２に、フェルミレベルの差だけ異な
る電圧をゲート電圧として加え、ゲートコンダクタンス
を等しくする回路構成例について説明する。
【００７２】（実施例１）図１５は、本回路構成例の基
本的な回路図である。同図に示すように、本回路は、電
源ＶccとＧＮＤの間に、ソース結合された低濃度(Ｎg1)
のｎ型ポリシリコンをゲートに有するＭＯＳトランジス
タＭ１と高濃度(Ｎg2)のｎ型ポリシリコンゲートを持つ
ＭＯＳトランジスタＭ２をそれぞれ抵抗Ｒを介して並列
に設け、トランジスタＭ１とトランジスタＭ２のドレイ
ンの電位を差動アンプＡ１に入力するとともに、差動ア
ンプＡ１の出力を抵抗Ｒ３を介してトランジスタＭ２の
ゲートにフィードバックし、また、電源Ｖccとトランジ
スタＭ２のゲート間に抵抗Ｒ４を設けている。
【００７３】本構成において、トランジスタＭ１とトラ
ンジスタＭ２はドレイン電圧が同電位(オペアンプＡ１
の差動入力)でかつ電流が同じ(両抵抗Ｒが同じ)なので
両トランジスタのゲート・ソース間電圧は等しい。ま
た、両トランジスタのソースが共通のため“ゲート・ソ
ース間電圧の差”は“ゲート電圧の差”となる。そし
て、トランジスタＭ１のゲートとトランジスタＭ２のゲ
ートとは抵抗Ｒ４を介して繋がっているため、その抵抗
Ｒ４両端の電位差が“ゲート電圧の差”つまりＶrefと
なる。
【００７４】上述した各実施例は、ＭＯＳトランジスタ
Ｍ１、Ｍ２としてｎ型チャネルＭＯＳトランジスタを用
いた例であるが、ｐ型チャネルＭＯＳトランジスタを用
いても同様な回路を実現できる。その場合は、上記各実
施例に用いられている各ＭＯＳトランジスタのチャネル
タイプ(ｎ型チャネル／ｐ型チャネル)を逆にするととも
に、電源電圧を高電圧側と低電圧側を逆にすればよい。
例えば、図１１〜１３に対しては、図１６〜１８の回路
が得られ、Ｍ１'、Ｍ２'、Ｍ５'がＭ１、Ｍ２、Ｍ５に
対応する。
【００７５】
【発明の効果】本発明は、同一の導電型で不純物の濃度
の異なるゲートを有する複数のＭＯＳトランジスタを用
いて基準電圧源回路を形成したものであり(請求項１)、
詳しくは、同一の導電型で不純物の濃度の異なるゲート
を有する２つのＭＯＳトランジスタにおける仕事関数の
差を出力として引き出すように構成(請求項２)してお
り、より詳しくは、スレッシュホールド電圧Ｖtの温度
特性が共に等しく、不純物濃度が互いに異なるゲートを
有する２つのＭＯＳトランジスタにおけるゲート・ソー
ス間電圧の差を出力する構成(請求項３)としたものであ
り、低電圧動作が可能となり、８０℃以上でも安定して
動作する。また、トランジスタを弱反転領域だけではな
く強反転領域でも使用可能としたため、微少電流バイア
ス回路や導伝係数の温度特性を補正するための電流バイ
アス回路を不要にできる。
【００７６】両トランジスタのゲートを相互接続すれば
(請求項４)、前記ゲート・ソース間電圧の差はソース電
圧の差となり、このソース電圧の差がＶrefとなる。両
トランジスタのソースを相互接続すれば(請求項７)、前
記ゲート・ソース間電圧の差はゲート電圧の差となり、
このゲート電圧の差がＶrefとなる。また、いずれか一
方のトランジスタのゲート・ソース間を相互接続すれば
(請求項９)、前記ゲート・ソース間電圧の差は他方のト
ランジスタのゲート・ソース間電圧となり、この電圧が
Ｖrefとなる。このように色々な回路構成で本発明の基
準電圧源回路を提供できるので製作時の自由度も高い。
【００７７】また、以上の各基準電圧源回路において、
Ｖrefの出力部に接続した抵抗を複数の抵抗による分圧
回路として構成すれば(請求項１１)、随意のレベルの基
準電圧Ｖrefを得ることができる。
【００７８】更に、前記分圧回路を構成する抵抗の値
を、製造の際の拡散、成膜工程後に、調整可能とする手
段を備えれば(請求項１２)、完成後も基準電圧Ｖrefの
大きさを随意に変更することができる。
【図面の簡単な説明】
【図１】 公報に開示の基準電圧源回路の図
【図２】 ゲート抵抗値に対する温度係数の関係を示し
たグラフ
【図３】 本発明に係わるゲート抵抗値に対する温度係
数の関係を示したグラフ
【図４】 ゲート抵抗値に対するスレッシュホールド電
圧Ｖtの関係を示したグラフ
【図５】 本発明の第１実施形態における実施例１の回
路図
【図６】 本発明の第１実施形態における実施例２の回
路図
【図７】 本発明の第２実施形態における実施例１の回
路図
【図８】 本発明の第２実施形態における実施例２の回
路図
【図９】 本発明の第２実施形態における実施例３の回
路図
【図１０】 本発明の第２実施形態における実施例４の
回路図
【図１１】 本発明の第３実施形態における実施例１の
回路図
【図１２】 本発明の第３実施形態における実施例２の
回路図
【図１３】 本発明の第３実施形態における実施例３の
回路図
【図１４】 本発明の第３実施形態における実施例４の
回路図
【図１５】 本発明の第４実施形態における実施例１の
回路図
【図１６】 図１１の変形例を示した回路図
【図１７】 図１２の変形例を示した回路図
【図１８】 図１３の変形例を示した回路図
【図１９】 トリミング可能な抵抗を示した図
【符号の説明】
Ｍ１ 低濃度(Ｎg1)ｎ型ポリシリコンのゲートを持つＭ
ＯＳトランジスタ Ｍ１' 低濃度(Ｎg1)ｐ型ポリシリコンのゲートを持つ
ＭＯＳトランジスタ Ｍ２ 高濃度(Ｎg2)ｎ型ポリシリコンのゲートを持つＭ
ＯＳトランジスタ Ｍ２' 高濃度(Ｎg2)ｐ型ポリシリコンのゲートを持つ
ＭＯＳトランジスタ Ｍ３ カレントミラー回路構成トランジスタ Ｍ４ カレントミラー回路構成トランジスタ Ｍ５ ｎ型チャネルＭＯＳトランジスタ Ｍ５' ｐ型チャネルＭＯＳトランジスタ Ａ１ 差動アンプ Ｒ 抵抗 Ｖref 基準電圧 Ｚ 定電流回路
フロントページの続き Ｆターム(参考） 5H420 NA16 NA17 NA24 NA28 NA32 NB02 NB12 NB22 NB25 NB36 NC02 NC15 NC26 NE23 NE28 5J090 AA03 AA58 CA02 CA37 CN01 FA00 FN05 HA10 HA17 HA25 KA02 KA05 KA09 TA02 5J500 AA03 AA58 AC02 AC37 AF00 AH10 AH17 AH25 AK02 AK05 AK09 AT02 NC01 NF05

Claims (15)

    【特許請求の範囲】
  1. 【請求項１】 同一の導電型で不純物の濃度の異なるゲ
    ートを有する複数のＭＯＳトランジスタを用いて形成し
    たことを特徴とする低電圧動作の基準電圧源回路。
  2. 【請求項２】 同一の導電型で不純物の濃度の異なるゲ
    ートを有する２つのＭＯＳトランジスタにおける仕事関
    数の差を出力として引き出すように構成したことを特徴
    とする低電圧動作の基準電圧源回路。
  3. 【請求項３】 スレッシュホールド電圧Ｖtの温度特性
    が共に等しく、不純物濃度が互いに異なるゲートを有す
    る２つのＭＯＳトランジスタにおけるゲート・ソース間
    電圧の差を出力することを特徴とする低電圧動作の基準
    電圧源回路。
  4. 【請求項４】 第１のＭＯＳトランジスタと第２のＭＯ
    Ｓトランジスタのそれぞれのゲートを相互接続し、前記
    第１のＭＯＳトランジスタと前記第２のＭＯＳトランジ
    スタのそれぞれのソース電圧の差を出力する請求項３記
    載の低電圧動作の基準電圧源回路。
  5. 【請求項５】 第１のＭＯＳトランジスタと第２のＭＯ
    Ｓトランジスタを並列的に接続し、第１のＭＯＳトラン
    ジスタのソースを接地し、そして両トランジスタに同一
    の電流を流すための回路を備え、第２のＭＯＳトランジ
    スタのソース電圧を出力する請求項４記載の低電圧動作
    の基準電圧源回路。
  6. 【請求項６】 第１のＭＯＳトランジスタと第２のＭＯ
    Ｓトランジスタを直列的に接続し、そして第１のＭＯＳ
    トランジスタのソースを接地し、第２のＭＯＳトランジ
    スタのソース電圧を出力する請求項４記載の低電圧動作
    の基準電圧源回路。
  7. 【請求項７】 第１のＭＯＳトランジスタと第２のＭＯ
    Ｓトランジスタのそれぞれのソースを相互接続し、そし
    て、前記第１のＭＯＳトランジスタと前記第２のＭＯＳ
    トランジスタのそれぞれのゲート電圧の差を出力する請
    求項３記載の低電圧動作の基準電圧源回路。
  8. 【請求項８】 第１のＭＯＳトランジスタと第２のＭＯ
    Ｓトランジスタを並列的に接続すると共に両トランジス
    タに同一の電流を流すための回路を備え、第２のＭＯＳ
    トランジスタのゲートを接地し、そして第１のＭＯＳト
    ランジスタのゲート・ソース間に抵抗を接続し、その第
    １のＭＯＳトランジスタのゲート電圧を出力する請求項
    ７記載の低電圧動作の基準電圧源回路。
  9. 【請求項９】 前記第１のＭＯＳトランジスタと前記第
    ２のＭＯＳトランジスタのいずれか一方のＭＯＳトラン
    ジスタにおけるゲートおよびソースを相互接続し、他方
    のＭＯＳトランジスタのゲート・ソース間電圧を出力す
    る請求項３記載の低電圧動作の基準電圧源回路。
  10. 【請求項１０】 ソースをゲートに接続した第２のＭＯ
    Ｓトランジスタのソースを第１のＭＯＳトランジスタの
    ドレインに接続し、そして、第３のｎ型チヤネルＭＯＳ
    トランジスタのドレイン、ゲートおよびソースを、それ
    ぞれ第２のトランジスタのドレイン、第２のＭＯＳトラ
    ンジスタのソース、および第１のＭＯＳトランジスタの
    ゲートに接続し、そして第１のＭＯＳトランジスタのゲ
    ート・ソース間に抵抗を接続し、前記第１のＭＯＳトラ
    ンジスタのゲート電位を出力する請求項９記載の低電圧
    動作の基準電圧源回路。
  11. 【請求項１１】 上記抵抗を複数の抵抗による分圧回路
    とし、随意のレベルの出力電圧を得る請求項８もしくは
    １０記載の低電圧動作の基準電圧源回路。
  12. 【請求項１２】 製造の際の拡散、成膜工程後に、上記
    複数の抵抗の抵抗値を調整可能とする手段を有する請求
    項１１記載の低電圧動作の基準電圧源回路。
  13. 【請求項１３】 前記第１および第２のＭＯＳトランジ
    スタをｐ型チャネルのタイプで構成する請求項１０〜１
    ２のいずれかに記載の低電圧動作の基準電圧源回路。
  14. 【請求項１４】 前記第１及び第２のＭＯＳトランジス
    タのドレイン電流を等しくした請求項２〜１３のいずれ
    かに記載の低電圧動作の基準電圧源回路。
  15. 【請求項１５】 前記第１および前記第２のＭＯＳトラ
    ンジスタの各ゲートは多結晶シリコンまたは多結晶Ｓix
    Ｇe1-xよりなる請求項１〜１４のいずれかに記載の低電
    圧動作の基準電圧源回路。
JP2002077912A 2002-03-20 2002-03-20 低電圧動作の基準電圧源回路 Pending JP2003283258A (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2002077912A JP2003283258A (ja) 2002-03-20 2002-03-20 低電圧動作の基準電圧源回路
US10/388,404 US6876251B2 (en) 2002-03-20 2003-03-17 Reference voltage source circuit operating with low voltage
US11/059,627 US20050218968A1 (en) 2002-03-20 2005-02-17 Reference voltage source circuit operating with low voltage

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2002077912A JP2003283258A (ja) 2002-03-20 2002-03-20 低電圧動作の基準電圧源回路

Related Child Applications (3)

Application Number Title Priority Date Filing Date
JP2006294505A Division JP2007035071A (ja) 2006-10-30 2006-10-30 低電圧動作の基準電圧源回路
JP2007156122A Division JP2007242059A (ja) 2007-06-13 2007-06-13 低電圧動作の基準電圧源回路
JP2007315416A Division JP2008084342A (ja) 2007-12-06 2007-12-06 低電圧動作の基準電圧源回路

Publications (1)

Publication Number Publication Date
JP2003283258A true JP2003283258A (ja) 2003-10-03

Family

ID=29205872

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2002077912A Pending JP2003283258A (ja) 2002-03-20 2002-03-20 低電圧動作の基準電圧源回路

Country Status (2)

Country Link
US (2) US6876251B2 (ja)
JP (1) JP2003283258A (ja)

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005284544A (ja) * 2004-03-29 2005-10-13 Ricoh Co Ltd 基準電圧発生回路
JP2006313438A (ja) * 2005-05-06 2006-11-16 Mitsumi Electric Co Ltd 基準電圧生成回路
JP2007128395A (ja) * 2005-11-07 2007-05-24 Ricoh Co Ltd ハーフバンドギャップリファレンス回路
JP2007206972A (ja) * 2006-02-01 2007-08-16 Ricoh Co Ltd 基準電圧発生回路
JP2009064152A (ja) * 2007-09-05 2009-03-26 Ricoh Co Ltd 基準電圧源回路と温度検出回路
JP2012050065A (ja) * 2010-07-29 2012-03-08 Denso Corp 駆動制御装置
CN104850161A (zh) * 2014-02-18 2015-08-19 台湾积体电路制造股份有限公司 组合栅极基准电压源及其使用方法
WO2016013983A1 (en) * 2014-07-23 2016-01-28 Nanyang Technological University A method for providing a voltage reference at a present operating temperature in a circuit
JP2016161987A (ja) * 2015-02-26 2016-09-05 エスアイアイ・セミコンダクタ株式会社 基準電圧回路および電子機器
WO2020039978A1 (ja) * 2018-08-24 2020-02-27 ソニーセミコンダクタソリューションズ株式会社 基準電圧回路、及び、電子機器

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050068077A1 (en) * 2003-09-30 2005-03-31 Intel Corporation Local bias generator for adaptive forward body bias
US7663412B1 (en) * 2005-06-10 2010-02-16 Aquantia Corporation Method and apparatus for providing leakage current compensation in electrical circuits
CN101228694B (zh) * 2005-08-09 2010-12-08 日立金属株式会社 高频开关电路
JP4761458B2 (ja) * 2006-03-27 2011-08-31 セイコーインスツル株式会社 カスコード回路および半導体装置
US7471138B1 (en) * 2006-05-09 2008-12-30 Altera Corporation DC output voltage circuit with substantially flat PSRR
US7821331B2 (en) * 2006-10-23 2010-10-26 Cypress Semiconductor Corporation Reduction of temperature dependence of a reference voltage
US7679395B1 (en) * 2008-09-15 2010-03-16 Integrated Device Technology, Inc. Low-loss impedance-matched source-follower for repeating or switching signals on a high speed link
JP2012234359A (ja) * 2011-04-28 2012-11-29 Interchip Kk 電圧レギュレータおよび電圧レギュレータ付発振回路
JP5919520B2 (ja) * 2012-02-24 2016-05-18 パナソニックＩｐマネジメント株式会社 基準電圧源回路
RU2523956C2 (ru) * 2012-09-10 2014-07-27 Федеральное государственное бюджетное образовательное учреждение высшего профессионального образования "Южно-Российский государственный университет экономики и сервиса" (ФГБОУ ВПО "ЮРГУЭС") Источник опорного напряжения
JP6263833B2 (ja) * 2012-10-22 2018-01-24 株式会社ソシオネクスト 電子回路および半導体装置
JP6263914B2 (ja) 2013-09-10 2018-01-24 株式会社リコー 撮像装置、撮像装置の駆動方法、および、カメラ
JP6205238B2 (ja) * 2013-10-25 2017-09-27 エスアイアイ・セミコンダクタ株式会社 基準電圧発生装置
JP6387743B2 (ja) 2013-12-16 2018-09-12 株式会社リコー 半導体装置および半導体装置の製造方法
JP6281297B2 (ja) 2014-01-27 2018-02-21 株式会社リコー フォトトランジスタ、及び半導体装置
US10241535B2 (en) 2014-02-18 2019-03-26 Taiwan Semiconductor Manufacturing Company, Ltd. Flipped gate voltage reference having boxing region and method of using
JP6354221B2 (ja) 2014-03-12 2018-07-11 株式会社リコー 撮像装置及び電子機器
JP2016025261A (ja) 2014-07-23 2016-02-08 株式会社リコー 撮像装置、撮像装置の制御方法、画素構造
US9590504B2 (en) 2014-09-30 2017-03-07 Taiwan Semiconductor Manufacturing Company, Ltd. Flipped gate current reference and method of using
JP2016092178A (ja) 2014-11-04 2016-05-23 株式会社リコー 固体撮像素子
US10063188B2 (en) * 2016-04-28 2018-08-28 Silicon Laboratories Inc. Leakage tolerant oscillator
JP6805049B2 (ja) * 2017-03-31 2020-12-23 エイブリック株式会社 基準電圧発生装置
CN109308090B (zh) * 2017-07-26 2020-10-16 中芯国际集成电路制造(上海)有限公司 稳压电路和方法
JP6993243B2 (ja) * 2018-01-15 2022-01-13 エイブリック株式会社 逆流防止回路及び電源回路
US10181854B1 (en) 2018-06-15 2019-01-15 Dialog Semiconductor (Uk) Limited Low power input buffer using flipped gate MOS
US10782723B1 (en) 2019-11-01 2020-09-22 Analog Devices International Unlimited Company Reference generator using fet devices with different gate work functions

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100209449B1 (ko) * 1990-05-21 1999-07-15 가나이 쓰토무 반도체 집적회로 장치
JPH0465546A (ja) 1990-06-29 1992-03-02 Kawamoto Seiki Kk 経糸の糊付着率の表示方法と表示装置
JPH08130246A (ja) * 1994-10-28 1996-05-21 Ricoh Co Ltd 半導体装置とその製造方法
JPH08335122A (ja) * 1995-04-05 1996-12-17 Seiko Instr Inc 基準電圧用半導体装置
JP3597280B2 (ja) * 1995-11-28 2004-12-02 株式会社リコー 統合シミュレーション装置及び回路シミュレーション用パラメータ抽出方法
JP3135859B2 (ja) * 1997-04-11 2001-02-19 株式会社リコー 基板バイアス回路
JP3282792B2 (ja) * 1997-08-27 2002-05-20 株式会社リコー 電圧制御発振器及びこれを用いた半導体集積回路及び位相同期ループ回路及びこれを用いた中間周波数処理回路
JP4194237B2 (ja) * 1999-12-28 2008-12-10 株式会社リコー 電界効果トランジスタを用いた電圧発生回路及び基準電圧源回路
US6552603B2 (en) * 2000-06-23 2003-04-22 Ricoh Company Ltd. Voltage reference generation circuit and power source incorporating such circuit

Cited By (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005284544A (ja) * 2004-03-29 2005-10-13 Ricoh Co Ltd 基準電圧発生回路
JP2006313438A (ja) * 2005-05-06 2006-11-16 Mitsumi Electric Co Ltd 基準電圧生成回路
JP2007128395A (ja) * 2005-11-07 2007-05-24 Ricoh Co Ltd ハーフバンドギャップリファレンス回路
JP2007206972A (ja) * 2006-02-01 2007-08-16 Ricoh Co Ltd 基準電圧発生回路
JP2009064152A (ja) * 2007-09-05 2009-03-26 Ricoh Co Ltd 基準電圧源回路と温度検出回路
JP2012050065A (ja) * 2010-07-29 2012-03-08 Denso Corp 駆動制御装置
CN104850161B (zh) * 2014-02-18 2016-11-09 台湾积体电路制造股份有限公司 组合栅极基准电压源及其使用方法
CN104850161A (zh) * 2014-02-18 2015-08-19 台湾积体电路制造股份有限公司 组合栅极基准电压源及其使用方法
JP2015153418A (ja) * 2014-02-18 2015-08-24 台湾積體電路製造股▲ふん▼有限公司Ｔａｉｗａｎ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｍａｎｕｆａｃｔｕｒｉｎｇ Ｃｏｍｐａｎｙ，Ｌｔｄ． 反転ゲート電圧基準器及びその使用方法
WO2016013983A1 (en) * 2014-07-23 2016-01-28 Nanyang Technological University A method for providing a voltage reference at a present operating temperature in a circuit
US10423175B2 (en) 2014-07-23 2019-09-24 Nanyang Technological University Method for providing a voltage reference at a present operating temperature in a circuit
JP2016161987A (ja) * 2015-02-26 2016-09-05 エスアイアイ・セミコンダクタ株式会社 基準電圧回路および電子機器
WO2020039978A1 (ja) * 2018-08-24 2020-02-27 ソニーセミコンダクタソリューションズ株式会社 基準電圧回路、及び、電子機器
CN112585558A (zh) * 2018-08-24 2021-03-30 索尼半导体解决方案公司 基准电压电路和电子设备
JPWO2020039978A1 (ja) * 2018-08-24 2021-08-12 ソニーセミコンダクタソリューションズ株式会社 基準電圧回路、及び、電子機器
US11662754B2 (en) 2018-08-24 2023-05-30 Sony Semiconductor Solutions Corporation Reference voltage circuit and electronic apparatus with proportional and complementary voltage generation and temperature characteristic adjustment circuit
JP7296391B2 (ja) 2018-08-24 2023-06-22 ソニーセミコンダクタソリューションズ株式会社 基準電圧回路、及び、電子機器

Also Published As

Publication number Publication date
US20030197552A1 (en) 2003-10-23
US20050218968A1 (en) 2005-10-06
US6876251B2 (en) 2005-04-05

Similar Documents

Publication Publication Date Title
JP2003283258A (ja) 低電圧動作の基準電圧源回路
JP4194237B2 (ja) 電界効果トランジスタを用いた電圧発生回路及び基準電圧源回路
US10599176B1 (en) Bandgap reference circuit and high-order temperature compensation method
JP4276812B2 (ja) 温度検出回路
JP2615009B2 (ja) 電界効果トランジスタ電流源
JP3244057B2 (ja) 基準電圧源回路
US7208998B2 (en) Bias circuit for high-swing cascode current mirrors
JP4847103B2 (ja) ハーフバンドギャップリファレンス回路
US4830976A (en) Integrated circuit resistor
JPH10116129A (ja) 基準電圧発生回路
TW201004126A (en) Constant gm oscillator
JP2007035071A (ja) 低電圧動作の基準電圧源回路
JP2021125091A (ja) 基準電圧回路
JP2008084342A (ja) 低電圧動作の基準電圧源回路
Watanabe et al. CMOS voltage reference based on gate work function differences in poly-Si controlled by conductivity type and impurity concentration
JP4729081B2 (ja) 電界効果トランジスタを用いた電圧発生回路及び基準電圧源回路
JP2007242059A (ja) 低電圧動作の基準電圧源回路
JP4194637B2 (ja) 電界効果トランジスタを用いた電圧発生回路及び基準電圧源回路
JP2008066649A (ja) 電圧源回路
WO1986002180A1 (en) A field effect transistor current source
JP2005050947A (ja) 電圧源発生回路
JP2637791B2 (ja) ブログラマブル基準電圧発生器
Ikeda et al. Drain current zero-temperature-coefficient point for CMOS temperature-voltage converter operating in strong inversion
JP4249945B2 (ja) 電界効果トランジスタを用いた基準電圧源回路
JPH10143264A (ja) 定電圧回路

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20041022

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20060816

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20060829

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20061030

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20070417

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20070613

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20070807

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20071009

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20071106

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20071206

A911 Transfer of reconsideration by examiner before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20080116

A912 Removal of reconsideration by examiner before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A912

Effective date: 20080307