JP3282792B2 - 電圧制御発振器及びこれを用いた半導体集積回路及び位相同期ループ回路及びこれを用いた中間周波数処理回路 - Google Patents

電圧制御発振器及びこれを用いた半導体集積回路及び位相同期ループ回路及びこれを用いた中間周波数処理回路

Info

Publication number
JP3282792B2
JP3282792B2 JP23076097A JP23076097A JP3282792B2 JP 3282792 B2 JP3282792 B2 JP 3282792B2 JP 23076097 A JP23076097 A JP 23076097A JP 23076097 A JP23076097 A JP 23076097A JP 3282792 B2 JP3282792 B2 JP 3282792B2
Authority
JP
Japan
Prior art keywords
mos transistor
type mos
control signal
controlled oscillator
circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP23076097A
Other languages
English (en)
Other versions
JPH1168524A (ja
Inventor
宏幸 阿部
泰之 進藤
博文 渡辺
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Ricoh Co Ltd
Original Assignee
Ricoh Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Ricoh Co Ltd filed Critical Ricoh Co Ltd
Priority to JP23076097A priority Critical patent/JP3282792B2/ja
Priority to US09/139,013 priority patent/US6271730B1/en
Publication of JPH1168524A publication Critical patent/JPH1168524A/ja
Application granted granted Critical
Publication of JP3282792B2 publication Critical patent/JP3282792B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/023—Generators characterised by the type of circuit or by the means used for producing pulses by the use of differential amplifiers or comparators, with internal or external positive feedback
    • H03K3/0231—Astable circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
    • H03K3/03—Astable circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
    • H03K3/03—Astable circuits
    • H03K3/0315—Ring oscillators
    • H03K3/0322—Ring oscillators with differential cells
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
    • H03L7/0995—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator comprising a ring oscillator
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03B—GENERATION OF OSCILLATIONS, DIRECTLY OR BY FREQUENCY-CHANGING, BY CIRCUITS EMPLOYING ACTIVE ELEMENTS WHICH OPERATE IN A NON-SWITCHING MANNER; GENERATION OF NOISE BY SUCH CIRCUITS
    • H03B2201/00—Aspects of oscillators relating to varying the frequency of the oscillations
    • H03B2201/02—Varying the frequency of the oscillations by electronic means
    • H03B2201/0275—Varying the frequency of the oscillations by electronic means the means delivering several selected voltages or currents
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L2207/00—Indexing scheme relating to automatic control of frequency or phase and to synchronisation
    • H03L2207/06—Phase locked loops with a controlled oscillator having at least two frequency control terminals

Landscapes

  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Semiconductor Integrated Circuits (AREA)

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、発生する信号の
周波数を制御電圧に基づいて変化させることができる電
圧制御発振器及びこれを用いた半導体集積回路及び位相
同期ループ回路（ＰＬＬ）及びこれを用いた中間周波数
処理回路に関する。
【０００２】
【従来の技術】近年、ＰＤＣ（Personal Digital Cellu
lar ）やＰＨＳ（Personal Handy Phone）等の規格によ
る移動体通信機器が急激に普及してきている。組み込ま
れる半導体チップが小さくなったことにより通信端末が
小型軽量化したことが大きな要因である。携帯通信端末
に使われる半導体チップには小型化と同時に低消費電力
であることが要求される。チップサイズが小さく消費電
力が小さい半導体チップを得るには出来るだけ多くの回
路をシリコン化して１チップに集積することが有効な手
段であり、それにより半導体部品の低価格化も可能とな
る。
【０００３】ここで、通信機器の構成回路を１チップ化
するに当たって問題となるのは各回路間のノイズの伝達
である。通信機器の中間周波数（ＩＦ）処理回路部は、
２００〜３００ＭＨｚ程度のローカル周波数を生成する
位相同期ループ回路（ＰＬＬ）、電圧制御発振器（ＶＣ
Ｏ）、送受信信号の搬送周波数を調整するミキサ、前記
ミキサからの信号を増幅するＩＦアンプ、送受信信号の
変調を行う変調器、及びフィルタなどの回路で構成され
る。これらの回路のうちで前記ＶＣＯ、ミキサ、ＩＦア
ンプ、変調器はアナログ回路であり（デジタル変調器を
使う方式もある）、前記ＰＬＬはデジタル回路なのでア
ナログ−デジタル混載チップとなり、アナログ部の回路
ブロックとデジタル部の回路ブロックを物理的かつ電気
的に分離する必要がある。
【０００４】特開平６−１２０４２４号公報には、ディ
ジタル出力回路に電源を供給するためのリード及びパッ
ドを、他の回路に電源を供給するためのリード及びパッ
ドとは別に設け、ディジタル出力回路のスイッチング時
に生じる雑音がアナログ回路に悪影響を与えないように
した技術が開示されている。
【０００５】通信機器用のＰＬＬに用いるＶＣＯは、低
ジッター及び高Ｃ／Ｎ特性が要求され、ノイズの影響を
受けないように他のアナログ回路からも分離配置する必
要がある。これまでのＶＣＯは、ＬＣ発振器やＲＣ発振
器を使う場合が多く、少なくともＬやＣの部分は外付に
されていたため、他の回路との間のノイズ伝搬はそれほ
ど問題にはならなかったが、ＶＣＯを全てＣＭＯＳ化し
て１チップ化する場合には他の回路からのノイズを受け
にくいように構成し、或いはレイアウトを考える必要が
ある。
【０００６】特開平６−２０４２９４号公報には、パッ
ケージにおいて発振回路と他の高周波回路のグランドを
別端子にしてボンディングすることにより、アイソレー
ションを行い、発振回路と他の高周波回路を同一チップ
に形成した技術が開示されている。
【０００７】上述した二つの従来技術は、或る回路が発
生したノイズを他の回路に伝達しないようにする方法で
あり、ノイズ発生自体を抑えるという根本的な解決法を
示したものではない。
【０００８】特開平７−７２４０号公報には、ＰＬＬ回
路の位相比較回路にカレントコンスタントロジックを用
いてロジック回路の貫通電流を一定にすることで電源に
廻り込むノイズを小さくする技術が開示されている。し
かし、この技術は、回路自体のノイズ発生を抑制した例
の一つではあるものの、大きなノイズ源と成りうるＶＣ
Ｏからのノイズ発生については考慮されていない。
【０００９】ＰＬＬ回路におけるＶＣＯは、電源電圧変
動や他の回路からのノイズによって特性が劣化するノイ
ズ受信回路であり、それと同時にチップの中で発振周波
数と振幅が最も大きい回路であるからノイズの発生源で
もある。特にＣＭＯＳで構成されるＶＣＯの場合は貫通
電流が発振と同じ周波数で変化し、この変化が電源電位
の変動を生じさせるために電源ノイズとなり、また隣接
する信号線同士の寄生容量結合によって、或いは輻射に
よって、或る信号線の発振信号が他の信号線にノイズと
して伝わってしまうという欠点がある。これらのノイズ
伝達はＶＣＯを別電源にしたり、物理的電気的なブロッ
ク分離しただけでは不十分な場合があり、やはりノイズ
の発生を小さくすることが重要である。
【００１０】特開平８−１６２９１１号公報には、発振
回路を形成するコンデンサを定電流により充放電させる
ことにより、発振するＶＣＯの電流値を変えて周波数を
制御する技術が開示されている。この技術は、発振振幅
を任意の値に設定できるものであるが、コンパレータと
してオペアンプを用いているため、回路規模が大きくな
るだけでなく、比較的大きな容量値のコンデンサを必要
とするから、ＣＭＯＳ回路構成による１チップ化には不
向きである。
【００１１】上記のコンパレータ等を必要としないＶＣ
Ｏとして、ＣＭＯＳ構成のインバータ回路を奇数個リン
グ状に接続した構成（リングオシレータ）を用いたもの
が知られている。
【００１２】特開平８−１８４０８号公報には、このよ
うなＣＭＯＳ構成のインバータ回路を用いたＶＣＯが示
されている。また、この公報には、リングオシレータを
構成する各インバータ回路間に定電流素子を直列に接続
し、低電圧電源における高周波発振と高電圧電源におけ
る消費電流低下を図る技術が開示されている。
【００１３】また、ＩＥＥＥ ＪＯＵＲＮＡＬ ＯＦ
ＳＯＬＩＤ−ＳＴＡＴＥ ＣＩＲＣＵＩＴ，ＶＯＬ．２
９，Ｎｏ１２，ＤＥＣ．１９９４には、定常的な電流が
流れる差動アンプ型インバータを使ったリングオシレー
タを採用することにより、広い周波数範囲で発振するＶ
ＣＯを得る技術が開示されている。この技術によれば、
ＶＣＯの信号振幅を小さくしてノイズの発生を抑えるこ
とができる。
【００１４】
【発明が解決しようとする課題】ところで、現在使われ
ている携帯通信機の電源電圧は殆どが３Ｖ系である。先
にも述べたが、携帯通信器用の半導体チップは電池寿命
を延ばすために低消費電力であることが要求されるが、
低消費電力化に最も効果的なのは電源電圧を低くするこ
とである。しかし電源電圧を小さくすると回路スピード
が低下し、ＩＦ回路部のローカル周波数（２３０ＭＨｚ
程度）の信号を発生するＰＬＬをＣＭＯＳ構成で得るこ
とが難しくなってくる。ＰＬＬにより２３０ＭＨｚのき
れいな発振波形を得るには、ＶＣＯはその２倍の周波数
で発振する必要がある。
【００１５】前述した特開平８−１８４０８号公報に
は、Ｐ型ＭＯＳとＮ型ＭＯＳを２個ずつ直列に接続した
電圧制御インバータ回路を使ったＶＣＯが示されている
が、かかる構成のＶＣＯでは、４６０ＭＨｚ（実際はプ
ロセス設計のマージンを考慮して２割増しの５５０ＭＨ
ｚ）を１．５Ｖで安定して得るのは難しい。更に、この
方式では、図６に示すように、発振電圧範囲（発振振幅
の２倍）が０〜ＶＣＣとなるので、発振によるノイズ発
生が大きく、通信用ＰＬＬのＶＣＯとしては好ましくな
い。
【００１６】ＣＭＯＳ構成のインバータ回路を奇数個リ
ング状に接続して成る構造のＶＣＯにおいては、そのゲ
ート容量、配線容量、ドレイン接合容量をまとめて等価
な付加容量ＣL に置き換えると、図１のように示され
る。インバータ回路の信号は、前記付加容量ＣL が小さ
くて充放電電流が大きいほど遅延時間は短くなるので、
ＶＣＯの発振周波数が大きくなることが分かる。図１に
おいて、第１制御信号（Ｐｃｏｎ）および第２制御信号
（Ｎｃｏｎ）を供給するラインを付すると、図２のよう
に示される。
【００１７】前記のインバータ回路として、図３に示す
構成のものを用いたものが、前述した特開平８−１８４
０８号公報に記載されている。かかる構成では、ＶＣＯ
バイアス回路（図示せず）から供給される制御信号（Ｐ
ｃｏｎ、Ｎｃｏｎ）によって発振周波数が変化すること
になる。ＩＮがＬＯＷの場合には、ＶＣＣから２つのＰ
ＭＯＳ（Ｐ１、Ｐ２）を通して供給される電流（Ｉｐ）
により、図４（ａ）に示すように、付加容量ＣL に充電
が行われ、ＩＮがＬＯＷの場合には、２つのＮＭＯＳ
（Ｎ１、Ｎ２）を通る電流（Ｉｎ）により、図４（ｂ）
に示すように、付加容量ＣL の電荷が放電される。この
方式では、ＮＭＯＳ（Ｎ１）とＰＭＯＳ（Ｐ１）が交互
にＯＮ−ＯＦＦを繰り返すため、発振電圧範囲は０〜Ｖ
ＣＣの範囲となる。即ち、付加容量ＣL の電位を０〜Ｖ
ＣＣ迄フルに充放電させる必要があるため、高い発振周
波数が得られないということになる。なお、図４では、
図３のＮ１、Ｎ２のオン抵抗とＰ１、Ｐ２のオン抵抗は
等価な可変抵抗としてＲｎ１２、Ｒｐ１２として表示し
てある。
【００１８】一方、前述したＩＥＥＥの論文は、差動ア
ンプ型インバータをリング状に繋いだ構成のＶＣＯを用
いることで、発振周波数が高くなれば発振信号振幅が小
さくなるようにした方式であるが、発振波形がＶＣＣ側
に寄った（張り付いた）形となる。この発振波形を中央
側に寄せるためには、発振電圧の中心値をＶＣＣ／２に
シフトさせるためのレベル変換回路が必要となり、回路
が複雑になる。更に、このレベル変換回路を設けた場合
には、発振側回路として高い駆動能力が要求されること
になる。また、インバータの相補トランジスタの対称性
が悪い場合には、ジッターの原因になってしまうという
欠点がある。
【００１９】この発明は、上記の事情に鑑み、インバー
タ回路を奇数個リング状に接続した構成を採用すること
で１チップ化を容易にするとともに、発振電圧範囲が電
源電圧よりも小さく、その振幅設定が容易で、電源電圧
が低い場合でも５００ＭＨｚ以上の高い周波数が得られ
る電圧制御発振器（ＶＣＯ）を提供することを目的とす
る。また、レベル変換回路を必要とせずに電圧の中心値
をＶＣＣ／２に容易に設定することを目的とする。更
に、かかる電圧制御発振器を用いた半導体集積回路及び
位相同期ループ回路（ＰＬＬ）およびこれを用いた中間
周波数処理回路を提供することを目的とする。
【００２０】
【課題を解決するための手段】この発明の電圧制御発振
器は、インバータ回路を奇数個リング状に接続して成る
電圧制御発振器において、隣り合うインバータ回路間を
接続する発振信号線と電源電位との間には第１の制御信
号により電流が変化する第１の電流制御素子を設け、前
記発振信号線と接地電位との間には第２の制御信号によ
り電流が変化する第２の電流制御素子を設け、前記各電
流制御素子には常に電流を流して発信電圧の中心値を設
定し、前記発信電圧は電源電圧より小さく且つ接地電圧
より大きい振幅範囲で発信させることを特徴とする。
【００２１】上記の構成を、前述した図４に対応させて
示すと、図５のごとくなる。電流制御素子α，βは、電
源電位（ＶＣＣ）から接地電位（ＧＮＤ）に向けて常に
電流を流す働きを持つ。各電流制御素子α，βには時間
によらずに電流が流れるので、各電流制御素子の両端に
はそれぞれ必ず電位差が生じており、Ｒｎ１２，Ｒｐ１
２がともに十分に大きな抵抗値を持てば、Ｂ点の電位が
電源電位や接地電位になることはあり得ない。Ｒｐ１２
とＲｎ１２は例えばＭＯＳトランジスタの合成オン抵抗
であり、その値は数１００Ω〜数ｋΩである。Ｂ点の電
位は付加容量Ｃ L の電位に等しいので、発振電圧範囲は
電源電圧よりも小さくなる。これは、インバータ回路に
おける充放電すべき見かけの容量が小さくなったことと
等価であり、インバータ回路の遅延時間が小さくなる。
つまり、電流制御素子α，βが接続された電圧制御発振
器（ＶＣＯ）であれば、電源電圧より小さく且つ接地電
位より大きな狭い振幅範囲となり、高い周波数で発振で
きることになる。また、電流制御素子α，βの設定によ
って、インバータ回路の出力電圧の中心値をＶＣＣ／２
に設定できるので、レベル変換回路を不要にできる。ま
た、上述のごとく高い周波数で発振できることから、電
源電位を低くしても５００ＭＨｚ以上の周波数を得るこ
とが可能となる。
【００２２】なお、インバータ回路間に電流制御素子を
設ける技術については、特開平８−１８４０８号公報に
も開示されているが、この公報における電流制御素子は
定電流素子であり、電流が変化する本願構成の電流制御
素子とは異なる。
【００２３】前記第１の電流制御素子は抵抗素子とＰ型
ＭＯＳトランジスタとから成り、第２の電流制御素子は
抵抗素子とＮ型ＭＯＳトランジスタとから成り、前記Ｐ
型ＭＯＳトランジスタのゲートには第１の制御信号が入
力され、前記Ｎ型ＭＯＳトランジスタのゲートには第２
の制御信号が入力されるようになっていてもよい。
【００２４】前記インバータ回路は、前記電源電位と接
地電位の間に、Ｐ型ＭＯＳトランジスタとＮ型ＭＯＳト
ランジスタとを接続して成り、当該接続点を次段への発
振信号出力点とし、両ゲートの接続点を前段からの発振
信号入力点とする構成に成っていてもよい。かかる構成
にあっては、電流制御素子は発振振幅範囲を小さくする
働きをすると同時に、発振周波数を制御する役目も担う
ことになる。
【００２５】前記インバータ回路は、前記電源電位と接
地電位の間に、第１Ｐ型ＭＯＳトランジスタと第１Ｎ型
ＭＯＳトランジスタとを接続して成り、当該接続点を次
段への発振信号出力点とし、両ゲートの接続点を前段か
らの発振信号入力点とする構成に成っているとともに、
第１Ｐ型ＭＯＳトランジスタと電源電位との間には第２
Ｐ型ＭＯＳトランジスタを、第１Ｎ型ＭＯＳトランジス
タと接地電位との間には第２Ｎ型ＭＯＳトランジスタを
それぞれ備え、前記第２Ｐ型ＭＯＳトランジスタのゲー
トは第１の制御信号の供給線に接続され、前記第２Ｎ型
ＭＯＳトランジスタのゲートは第２の制御信号の供給線
に接続されていてもよい。
【００２６】前記制御信号の電圧の変化に対する発振信
号の周波数の変化に直線性が与えられるように、前記電
流制御素子を構成するＭＯＳトランジスタの電流駆動能
力とインバータ回路を構成するＭＯＳトランジスタの電
流駆動能力との関係が設定されていることが望ましい。
【００２７】前記インバータ回路は、３つの制御信号入
力トランジスタと二つの入力トランジスタと二つの出力
部を備えた差動アンプ型インバータ回路から成り、前記
３つの制御信号入力トランジスタのうちの二つのトラン
ジスタのゲートに第１の制御信号が入力され、他の一つ
のトランジスタのゲートに第２の制御信号が入力される
ようになっていてもよい。
【００２８】また、この発明の電圧制御発振器は、イン
バータ回路を奇数個リング状に接続して成る電圧制御発
振器において、前記インバータ回路は、前記電源電位と
接地電位の間に、第１Ｐ型ＭＯＳトランジスタと第１Ｎ
型ＭＯＳトランジスタとを接続して成り、当該接続点を
次段への発振信号出力点とし、両ゲートの接続点を前段
からの発振信号入力点とする構成に成っているととも
に、第１Ｐ型ＭＯＳトランジスタと電源電位との間には
第２Ｐ型ＭＯＳトランジスタを、第１Ｎ型ＭＯＳトラン
ジスタと接地電位との間には第２Ｎ型ＭＯＳトランジス
タをそれぞれ備え、前記第２Ｐ型ＭＯＳトランジスタの
ゲートは第１の制御信号の供給線に接続され、前記第２
Ｎ型ＭＯＳトランジスタのゲートは第２の制御信号の供
給線に接続されているとともに、隣り合うインバータ回
路間を接続する発振信号線と電源電位との間に第１の制
御信号により電流が変化する第１の電流制御素子を設け
るか、又は、前記発振信号線と接地電位との間に第２の
制御信号により電流が変化する第２の電流制御素子を設
けたことを特徴とする。
【００２９】かかる構成では、発振電圧範囲の上限或い
は下限は電源電位や接地電位になってしまうため、最大
発振周波数は上述した構成のものに比べて小さくなり、
また、レベル変換回路を必要とするが、一方の電流制御
素子のみとなる構成なので、消費電流は小さくできると
いう利点がある。
【００３０】前記第１の電流制御素子を抵抗素子とＰ型
ＭＯＳトランジスタとにより構成して前記Ｐ型ＭＯＳト
ランジスタのゲートに第１の制御信号を入力するか、又
は、第２の電流制御素子を抵抗素子とＮ型ＭＯＳトラン
ジスタとにより構成して前記Ｎ型ＭＯＳトランジスタの
ゲートに第２の制御信号を入力するようにしてもよい。
【００３１】また、この発明の電圧制御発振器は、イン
バータ回路を奇数個リング状に接続して成る電圧制御発
振器において、前記インバータ回路は、３つの制御信号
入力トランジスタと二つの入力トランジスタと二つの出
力部を備えた差動アンプ型インバータ回路から成り、前
記３つの制御信号入力トランジスタのうちの二つのトラ
ンジスタのゲートに第１の制御信号が入力され、他の一
つのトランジスタのゲートに第２の制御信号が入力され
るとともに、隣り合うインバータ回路間を接続する発振
信号線と電源電位との間に第１の制御信号により電流が
変化する第１の電流制御素子を設け、前記発振信号線と
接地電位との間に第２の制御信号により電流が変化する
第２の電流制御素子を設けるように構成できる。
【００３２】前記抵抗素子は、ウェル抵抗又は無ドープ
のポリシリコン抵抗から成ることが望ましい。また、前
記インバータ回路を構成するトランジスタがデプレッシ
ョン型トランジスタであってもよい。
【００３３】また、この発明の半導体集積回路は、上述
したいずれかの構成の電圧制御発振器を他の回路ととも
に同一半導体基板上に備えたことを特徴とする。また、
この発明の位相同期ループ回路は、上述したいずれかの
構成の電圧制御発振器と、前記電圧制御発振器に制御信
号を与える制御電圧発生回路と、前記電圧制御発振器が
出力する発振信号を分周する分周回路と、前記分周回路
からの信号と基準信号とを比較し、この比較結果を前記
制御電圧発生回路に与える位相比較器とを、同一半導体
基板上に備えたことを特徴とする。また、この発明の中
間周波数処理回路は、周波数を変換するためのミキサ
と、前記ミキサに周波数変換のための発振信号を与える
請求項１５に記載の位相同期ループ回路と、前記ミキサ
が出力する信号を増幅するアンプと、このアンプに接続
された変復調回路とを、同一半導体基板上に備えたこと
を特徴とする。
【００３４】
【発明の実施の形態】以下、この発明の実施の形態を図
に基づいて説明する。
【００３５】この発明の電圧制御発振器は、インバータ
回路を奇数個リング状に接続した構成を有する。そし
て、隣り合うインバータ回路間を接続する発振信号線と
電源電位（ＶＣＣ）との間には、第１の制御信号により
電流が変化する第１の電流制御素子を設け、前記発振信
号線と接地電位（ＧＮＤ）との間には、第２の制御信号
により電流が変化する第２の電流制御素子を設けてあ
る。
【００３６】図７（ａ）は一つのインバータ回路１０及
び第１の電流制御素子１１及び第２の電流制御素子１２
の接続関係を示した回路図である。
【００３７】インバータ回路１０は、ＶＣＣとＧＮＤの
間にＰ型ＭＯＳトランジスタＰ１とＮ型ＭＯＳトランジ
スタＮ１とを直列に接続して成り、当該接続点を次段イ
ンバータ回路（図示せず）への発振信号出力点（ＯＵ
Ｔ）とし、両ゲートの接続点を前段インバータ回路（図
示せず）からの発振信号入力点（ＩＮ）とした構成を有
している。
【００３８】第１の電流制御素子１１は抵抗素子Ｒｕ
（抵抗値を示す場合もＲｕとする）とＰ型ＭＯＳトラン
ジスタＰ３とから成り、第２の電流制御素子１２は抵抗
素子Ｒｄ（抵抗値を示す場合もＲｄとする）とＮ型ＭＯ
ＳトランジスタＮ３とから成り、前記Ｐ型ＭＯＳトラン
ジスタＰ３のゲートには第１の制御信号（Ｐｃｏｎ）が
入力され、前記Ｎ型ＭＯＳトランジスタＮ３のゲートに
は第２の制御信号（Ｎｃｏｎ）が入力されるようになっ
ている。
【００３９】図７（ｂ）は、同図（ａ）の回路を図５に
対応させて記述した等価回路図である。この等価回路図
においては、Ｐ型ＭＯＳトランジスタＰ１の抵抗値をＲ
ｐ１とし、Ｎ型ＭＯＳトランジスタＮ１の抵抗値をＲｎ
１とし、Ｐ型ＭＯＳトランジスタＰ３と抵抗素子Ｒｕの
合成抵抗をＲｕ３（抵抗値を示す場合もＲｕ３とする）
とし、Ｎ型ＭＯＳトランジスタＮ３と抵抗素子Ｒｄの合
成抵抗をＲｄ３（抵抗値を示す場合もＲｄ３とする）と
している。また、Ｐ型ＭＯＳトランジスタＰ１に流れる
電流をＩｐ１とし、合成抵抗Ｒｕ３に流れる電流をＩｐ
２とし、Ｎ型ＭＯＳトランジスタＮ１に流れる電流をＩ
ｎ１とし、合成抵抗Ｒｄ３に流れる電流を電流をＩｎ２
としている。また、放電電流をＩｄで表し、充電電流を
Ｉｃで表している。
【００４０】図７に示してあるＡ点とＢ点の電位、及び
出力（ＯＵＴ）の電位（Ｖｏｕｔ）は、配線抵抗をゼロ
とすれば同電位であり、Ｒｐ１とＲｕ３の並列合成抵抗
をＲａとし、Ｒｎ１とＲｄ３の並列合成抵抗値をＲｂと
すれば、以下の第１式乃至第３式が成立する。
【００４１】
【数１】 Ｖｏｕｔ＝ＶＣＣ×Ｒｂ／（Ｒａ＋Ｒｂ） …第１式 Ｒａ＝Ｒｐ１×Ｒｕ３／（Ｒｐ１＋Ｒｕ３） …第２式 Ｒｂ＝Ｒｎ１×Ｒｄ３／（Ｒｎ１＋Ｒｄ３） …第３式
【００４２】前記Ｒｐ１とＲｎ１は入力信号変化による
ＯＮ／ＯＦＦ動作によって抵抗値が無限大になる場合が
あるが、制御信号（Ｐｃｏｎ、Ｎｃｏｎ）は、ＭＯＳト
ランジスタＰ３，Ｎ３をＯＦＦする信号にはならないの
で、Ｒｕ３とＲｄ３は常に０より大きい有限の値を持つ
ことになる。これにより並列合成抵抗Ｒａ，Ｒｂも常に
０より大きい有限の値を持つことになるので、Ｖｏｕｔ
は、０より大きくＶＣＣよりも小さい値で変化すること
になる。即ち、この構成における発振電圧範囲は電源電
圧（ＶＣＣ）よりも狭くなることが判る。発振電圧範囲
の中間電位は発振停止時のＤＣ動作点になり、抵抗値や
各トランジスタのサイズを最適化してインバータの論理
反転電圧（Ｖｉｎｖ）になるように設定するのが望まし
い。通常はＶＣＣ／２に設定するが、そのためにはＲａ
＝Ｒｂにすればよい。
【００４３】入力信号がＨｉｇｈレベル（Ｖｉｎ＞Ｖｉ
ｎｖ）の場合は、ＭＯＳトランジスタＰ１がＯＦＦ状態
に近いので、Ｒａ≒Ｒｕ３となる。これは、Ｒａの最大
値でもある。このときには、ＭＯＳトランジスタＮ１は
ＯＮが一番強い状態であり、Ｒｂは最小値の状態にあ
る。Ｒａが最大でＲｂが最小であるからこの２つの値で
定まるＶｏｕｔの値はこのときが最小値（Ｌｏｗ）にな
る。逆に、入力信号がＬｏｗレベル（Ｖｉｎ＜Ｖｉｎ
ｖ）の場合は、ＭＯＳトランジスタＮ１がＯＦＦ状態に
近いので、Ｒｂ≒Ｒｄ３となりこれはＲｂの最大値であ
る。このときには、トランジスタＰ１はＯＮが一番強い
状態であり、Ｒａは最小値の状態にある。Ｒｂが最大で
Ｒａが最小であるからこの２つの値で定まるＶｏｕｔの
値はこのときが最大値（Ｈｉｇｈ）になる。
【００４４】このように、この実施の形態の回路は発振
電圧範囲が電源電圧範囲よりも狭いインバータ動作をす
るので、それにより見かけ上の付加容量ＣL は小さくな
り、その分だけ発振周波数が速くなる。発振周波数制御
は制御信号（Ｐｃｏｎ、Ｎｃｏｎ）の値によりＭＯＳト
ランジスタＰ３のオン抵抗（Ｒｐ３）とＭＯＳトランジ
スタＮ３のオン抵抗（Ｒｎ３）の値を変化させることで
行われる。電流制御素子１１，１２には、常に電流を流
す必要があり、ＭＯＳトランジスタＮ３及びＭＯＳトラ
ンジスタＰ３のしきい値電圧をそれぞれＶｔｈｎ、Ｖｔ
ｈｐとすると、Ｎｃｏｎ＞Ｖｔｈｎ、Ｐｃｏｎ＜ＶＣＣ
−｜Ｖｔｈｐ｜がその条件である。最大発振周波数は、
Ｐｃｏｎ＝０、Ｎｃｏｎ＝ＶＣＣの場合に得られ、この
ときに発振が停止しないように設計する必要がある。そ
の設計指針を以下に示す。
【００４５】上記の記述を第１式に当てはめると、発振
電圧範囲の最大値と最小値はそれぞれ以下の第４式およ
び第５式となる。
【００４６】
【数２】 Ｖｏｕｔ（ｍａｘ）＝ＶＣＣ×Ｒｄ３／（Ｒａ＋Ｒｄ３）＝ＶＣＣ／（ １＋Ｒａ／Ｒｄ３） …第４式 Ｖｏｕｔ（ｍｉｎ）＝ＶＣＣ×Ｒｂ／（Ｒｕ３＋Ｒｂ）＝ＶＣＣ／（１ ＋Ｒｕ３／Ｒｂ） …第５式
【００４７】上記の式より、発振電圧範囲を狭くするに
は、Ｒａ／Ｒｄ３が大きく、Ｒｕ３／Ｒｂが小さくなる
ようにすればよいことが判る。このことは、前記の第２
式と第３式により、Ｒｄ３×（１／Ｒｐ１＋１／Ｒｕ
３）とＲｕ３×（１／Ｒｎ１＋１／Ｒｄ３）を小さくす
ることと等価である。そして、発振電圧範囲の中間電位
をＶＣＣ／２に設定するには、Ｒｄ３≒Ｒｕ３となるか
ら、Ｒａ／Ｒｄ３は以下の第６式により、Ｒｕ３／Ｒｂ
は以下の第７式により、それぞれ表される。
【００４８】
【数３】 Ｒａ／Ｒｄ３＝１／（１＋（Ｒｄ３／Ｒｐ１））…第６式 Ｒｂ／Ｒｕ３＝１／（１＋（Ｒｕ３／Ｒｎ１））…第７式
【００４９】結局は、Ｒｄ３／Ｒｐ１およびＲｕ３／Ｒ
ｎ１の値を小さく設定すること、即ちインバータ回路１
０（Ｐ１，Ｎ１）を流れる電流（Ｉｐ１、Ｉｎ１）に対
して電流制御素子（Ｐ３、Ｒｕ，Ｒｄ，Ｎ３）を流れる
電流（Ｉｐ２、Ｉｎ２）が大きくなるように設計すれば
高い発振周波数が得られることになる。
【００５０】ここで、このために抵抗値Ｒｐ１，Ｒｎ１
の値が大きくなるように例えばＭＯＳトランジスタＰ
１，Ｎ１のゲート幅（Ｗｐ１，Ｗｎ１）を小さくする
と、インバータ回路自体の電流駆動能力が小さくなり、
発振周波数が低下する。このため、Ｒｄ３とＲｕ３を小
さくすることで対応するのが好適である。また、Ｒｕ３
はＲｕとＰ３の合成抵抗であり、Ｒｄ３はＲｄとＮ３の
合成抵抗である。Ｐ３とＮ３は制御トランジスタである
から、抵抗を小さくしすぎると発振周波数範囲が小さく
なってしまうし、Ｐ３、Ｎ３のゲート幅を大きくすると
その接合容量が大きくなり、インバータ回路の付加容量
（ＣL ）を増加させ、発振周波数の低下を招く。従っ
て、このことからも、ＲｕとＲｄを小さくする方が最大
発振周波数の設定において有効である。但し、ＲｕとＲ
ｄを小さくしすぎて発振電圧範囲が狭くなりすぎると、
次段の駆動が出来なくなり発振が停止してしまうため、
ＲｄとＲｕにはその他の設計値に応じた最適値があるこ
とになる。
【００５１】上記図７の回路の動作を回路シミュレーシ
ョンを使って確認した。比較のために図３のインバータ
回路を用いた電圧制御発振器についてもシミュレーショ
ンを行った。シミュレーションに使った各トランジスタ
のサイズと抵抗値を以下の表１に示す。
【００５２】
【表１】
【００５３】また、ＶＣＯの段数は５段、電源電圧は
１．５Ｖとし、Ｎ型ＭＯＳトランジスタ、Ｐ型ＭＯＳト
ランジスタ共にそのしきい値電圧（Ｖｔｈ）を０．３５
Ｖに設定した。制御電圧（Ｎｃｏｎ、Ｐｃｏｎ）は、Ｖ
ＣＣ／２に対して対称になるようにＰｃｏｎ＝ＶＣＣ−
Ｎｃｏｎとなるように設定し、Ｎｃｏｎ（Ｖｃｏｎｔ）
を０〜１．５Ｖの範囲で変化させ発振周波数と発振電圧
範囲を調べた。図８（ａ）（ｂ）にその結果であるグラ
フを示す。図３のインバータ回路を用いたＶＣＯ（ＩＮ
Ｖ１と表示）における最大発振周波数が１．０ＧＨｚで
あるのに対し、この実施の形態のＶＣＯ（ＩＮＶＲと表
示）では１．６ＧＨｚの値が得られ、発振電圧範囲も最
小で０．９Ｖ程度になっている。上記シミュレーション
では、発振周波数に影響を及ぼす寄生容量が考慮されて
いないため実際の発振周波数に比べて２０〜３０％程度
高い値になっているものの、それを考慮しても電源電圧
１．５ＶのＣＭＯＳを使ったＶＣＯで１．２ＧＨｚ程度
の発振周波数が得られることになる。
【００５４】抵抗値ＲｕとＲｄには最適値があると先に
述べたが、それを確認するために抵抗値を変えてシミュ
レーションを行い、抵抗値と発振周波数の関係（最大
値：Ｖｃｏｎｔ＝１．５Ｖ）を調べた。また、制御トラ
ンジスタ（Ｎ３、Ｐ３）のサイズ（ゲート幅：Ｗｎ３／
Ｗｐ３）を３種類（●，□，△）設定して行った。その
結果を図９に示している。制御トランジスタ（Ｎ３、Ｐ
３）のサイズを大きくすると、これを流れる電流値が増
加することに対応して発振電圧範囲が小さくなり、同じ
抵抗値の地点で比較する場合には発振周波数は大きくな
るが、抵抗値が小さい場合には発振が停止してしまうこ
とが判る（△，□参照）。３種類のなかで最もトランジ
スタサイズが小さもの、即ち、Ｗｎ３／Ｗｐ３＝２μｍ
／６μｍの場合（●）は、抵抗値が小さくても発振は持
続するが、Ｒｕ＝Ｒｄ＝４ｋΩをピークにそれ以下の抵
抗値では、発振周波数が急激に小さくなる。従来例の発
振周波数（１ＧＨｚ）と比較して３０％程度大きい値が
得られれば、シミュレーション誤差やプロセス変動等を
考慮しても充分効果があると判断出来るので、抵抗値は
１ｋΩ以上であることが望ましいといえる。
【００５５】Ｂ点のＤＣ動作点はその両端の抵抗値（Ｒ
ｕ、Ｒｄ）の比で決まり、発振電圧範囲の中間電位をＶ
ＣＣ／２にするためにＲｕとＲｄを同じ値にするのが好
ましいことについては、先に述べた。発振電圧範囲の中
間電位とＶＣＯ出力に接続されるインバータ回路の論理
反転電圧が同じであれば、従来技術で示した差動アンプ
型ＶＣＯでは必要なレベル変換回路を不要にできる。但
し、プロセスや設計の変動によりバッファインバータの
論理反転電圧が必ずしもＶＣＣ／２にならない場合や、
多少のズレがあっても問題ないことを考慮に入れると、
以下の第８式の条件を満たすことが望ましい。この第８
式から以下の第９式が導かれる。
【００５６】
【数４】 ＶＣＣ／３≦ＶＢ≦２×ＶＣＣ／３ …第８式 なお、ＶＢ＝ＶＣＣ×Ｒｄ／（Ｒｕ＋Ｒｄ） 上記条件からＲｕとＲｄの比率を求めると、 ０．５≦Ｒｕ／Ｒｄ≦２ …第９式
【００５７】半導体集積回路においてチップ内に抵抗素
子を設ける場合には、目的に応じてウェル抵抗、拡散抵
抗、ポリシリコン抵抗が使い分けられる。プロセス条件
によって多少変動はあるが、それぞれのシート抵抗は ウェル抵抗 ：１〜２ｋΩ／ｓｑ 拡散抵抗 ：５０〜２００Ω／ｓｑ ポリシリコン抵抗（ドープ有）：１５〜４０Ω／ｓｑ ポリシリコン抵抗（ドープ無）：２００〜５００Ω／ｓｑ である。この中で拡散抵抗とポリシリコン抵抗（ド
ープ有）はシート抵抗が小さくｋΩオーダーの高い抵抗
値を得るためには大きな面積を必要とする。また面積が
大きくなると抵抗自体が大きな寄生容量を持つことにな
り、付加容量ＣLが増加して発振周波数が遅くなったり
発振が停止したりするのでこれらを使って抵抗素子を形
成することは好ましくない。シート抵抗の高いウェル
抵抗やドープ無のポリシリコン抵抗を使うのがよい。
【００５８】（実施の形態２）発振周波数の制御電圧依
存特性においては、制御電圧の全範囲において線形性が
確保されることが望ましいが、上記実施の形態１では、
図８（ａ）から判るように、制御電圧の全範囲において
線形であるとはいえない。即ち、実施の形態１（ＩＮＶ
Ｒ）では、０．５〜１．１５Ｖの範囲以外では直線性が
確保されていない。その逆に、図８（ａ）に示した従来
技術（ＩＮＶ１）の特性は、約０．５〜１．１５Ｖの範
囲以外では直線性が確保されている。この実施の形態２
の電圧制御発振器は、上記ＩＮＶＲとＩＮＶ１の両構成
の線形範囲が使えるようにしたことを特徴とする。
【００５９】図１０（ａ）は、この実施の形態２の電圧
制御発振器における一つのインバータ回路１０′及び第
１の電流制御素子１１及び第２の電流制御素子１２を示
した回路図である。第１の電流制御素子１１及び第２の
電流制御素子１２については、実施の形態１と同様であ
るので、その説明を省略する。
【００６０】インバータ回路１０′は、前記ＶＣＣとＧ
ＮＤの間に、第１Ｐ型ＭＯＳトランジスタＰ１と第１Ｎ
型ＭＯＳトランジスタＮ１とを接続して成り、当該接続
点を次段への発振信号出力点（ＯＵＴ）とし、両ゲート
の接続点を前段からの発振信号入力点（ＩＮ）とする構
成に成っているとともに、第１Ｐ型ＭＯＳトランジスタ
Ｐ１とＶＣＣとの間には第２Ｐ型ＭＯＳトランジスタＰ
２を、第１Ｎ型ＭＯＳトランジスタＮ１とＧＮＤとの間
には第２Ｎ型ＭＯＳトランジスタＮ２をそれぞれ備え、
前記第２Ｐ型ＭＯＳトランジスタＰ２のゲートは第１の
制御信号（Ｐｃｏｎ）の供給線に接続され、前記第２Ｎ
型ＭＯＳトランジスタＮ２のゲートは第２の制御信号
（Ｎｃｏｎ）の供給線に接続されている。
【００６１】図１０（ｂ）は、同図（ａ）の回路を図５
に対応させて記述した等価回路図である。この等価回路
図においては、Ｐ型ＭＯＳトランジスタＰ１，Ｐ２の合
成抵抗をＲｐ１２（抵抗値を示す場合もＲｐ１２とす
る）とし、Ｎ型ＭＯＳトランジスタＮ１，Ｎ２の合成抵
抗をＲｎ１２（抵抗値を示す場合もＲｎ１２とする）と
し、Ｐ型ＭＯＳトランジスタＰ３と抵抗素子Ｒｕの合成
抵抗をＲｕ３（抵抗値を示す場合もＲｕ３とする）と
し、Ｎ型ＭＯＳトランジスタＮ３と抵抗素子Ｒｄの合成
抵抗をＲｄ３（抵抗値を示す場合もＲｄ３とする）とし
ている。また、合成抵抗Ｒｐ１２に流れる電流をＩｐ１
とし、合成抵抗Ｒｕ３に流れる電流をＩｐ２とし、合成
抵抗Ｒｎ１２に流れる電流をＩｎ１とし、合成抵抗Ｒｄ
３に流れる電流を電流をＩｎ２としている。また、放電
電流をＩｄで表し、充電電流をＩｃで表している。
【００６２】上記の構成では、制御電圧（Ｖｃｏｎｔ＝
Ｎｃｏｎ）が小さい場合には制御用のＭＯＳトランジス
タ（Ｎ３、Ｐ３）のオン抵抗が大きいために、これに流
れる電流が小さく、インバータ回路１０′だけの構成
（即ち、従来のＩＮＶ１）に近い特性を示すことにな
る。一方、制御電圧が大きい場合にはインバータ回路の
制御トランジスタ（Ｎ３、Ｐ３）のオン抵抗が小さくな
り、実施の形態１の構成に近似したものとなる。従っ
て、この実施の形態２の構成を採用し、トランジスタの
サイズを最適化することで発振周波数の制御電圧依存の
線形範囲の広いＶＣＯを得ることが可能となる。
【００６３】この実施の形態２の回路においても、回路
シミュレーションを使って効果を確認した。シミュレー
ションに使った各トランジスタのサイズと抵抗値は、下
記の表２に示してある。
【００６４】
【表２】
【００６５】シミュレーション結果である発振周波数の
制御電圧依存特性を図１１（ａ）に、発振周波数と発振
電圧範囲の関係を図１１（ｂ）にそれぞれ示している。
ＩＮＶＲＴと表示してあるのがこの実施の形態２の結果
である。比較のために実施の形態１の構成（ＩＮＶＲと
表示）と従来例の構成（ＩＮＶ１と表示）の結果も示し
ている。図１１（ａ）により、Ｖｃｏｎｔ−Ｖｔｈが０
〜１．１５Ｖの範囲（Ｖｃｏｎｔでは０．３５〜１．５
Ｖ）において、ほぼ線形な特性が得られることが判る。
また、同図（ｂ）から、発振周波数範囲もＩＮＶ１とＩ
ＮＶＲの両方の範囲に渡っていることが判る。
【００６６】図１２は、インバータ回路１０′における
制御トランジスタ（Ｎ２，Ｐ２）のゲート幅（Ｗｎ２、
Ｗｐ２）として３つの種類を用意してシミュレーション
した結果を示した図である。Ｗｎ２／Ｗｐ２＝５μｍ／
１５μｍ、及び２０μｍ／６０μｍの場合には線形性が
悪く、Ｗｎ２／Ｗｐ２＝１０μｍ／３０μｍの場合が線
形性に優れていることが判る。ゲート幅の変化はトラン
ジスタの電流駆動能力に対応することから、良好な線形
特性を得るためには、インバータ回路１０′側の制御ト
ランジスタ（Ｎ２、Ｐ２）の電流駆動能力は、電流制御
素子側の制御トランジスタ（Ｎ３、Ｐ３）の電流駆動能
力の少なくとも３倍以上（電流制御素子側（Ｐ３，Ｎ
３）の抵抗値で若干の変動はある）は必要と思われる。
また、制御電圧が大きい場合には、電流制御素子側の制
御トランジスタ（Ｎ２、Ｐ２）のオン抵抗が高いと、発
振周波数の上限が低くなってしまうことからもインバー
タ回路１０′側の制御トランジスタ（Ｎ２、Ｐ２）の電
流駆動能力を大きくしてオン抵抗を小さくすることが望
ましい。なお、かかる構成においても、電流制御素子を
構成している抵抗素子の抵抗値と制御トランジスタ（Ｎ
２、Ｐ２）のサイズを最適化することで、容易に発振電
圧範囲の中間値をＶＣＣ／２に設定できる。
【００６７】（実施の形態３）上述した実施の形態２で
は、電流制御素子を電源電位（ＶＣＣ）と接地電位（Ｇ
ＮＤ）の両方に接続した構造を示した。この実施の形態
３の電圧制御発振器は、電流制御素子を電源電位（ＶＣ
Ｃ）と接地電位（ＧＮＤ）のいずれか一方に接続した構
造を有する。
【００６８】図１３（ａ）の電圧制御発振器は、Ｐ型Ｍ
ＯＳトランジスタＰ３と抵抗素子Ｒｕとから成る電流制
御素子を電源電位（ＶＣＣ）側に配置した構成であり、
同図（ｂ）の電圧制御発振器は、Ｎ型ＭＯＳトランジス
タＮ３と抵抗素子Ｒｄとから成る電流制御素子を接地電
位（ＧＮＤ）側に配置した構成である。
【００６９】この図１３の構成では、発振電圧範囲の上
限或いは下限がＶＣＣやＧＮＤになるので、最大発振周
波数は実施例２に比べて小さくなり、しかも出力レベル
変換回路が必要になるが、実施の形態２の構成に比べて
消費電流を小さくできるという利点がある。
【００７０】（実施の形態４）一般に、インバータ回路
を構成するＭＯＳトランジスタとしては、ゲート／ソー
ス間電圧が所定の正の値以下では導通しないエンハンス
メント型のＭＯＳトランジスタを用いることが多い。従
って、インバータ回路１０，１０′のＭＯＳトランジス
タ（Ｎ１、Ｐ１）として、エンハンスメント型のＭＯＳ
トランジスタを用いることが考えられる。しかし、この
実施の形態４では、インバータ回路を構成するＭＯＳト
ランジスタ（Ｎ１、Ｐ１）として、ゲート／ソース間電
圧が０Ｖでも導通するデプレッション型のＭＯＳトラン
ジスタを用いた。デプレッション型のトランジスタでイ
ンバータ回路を構成した場合には、インバータ回路の応
答速度は全てエンハンスメント型を用いた場合に比べて
速くなり、電圧制御発振器の発振周波数の最大値を更に
高くすることが可能となるからである。
【００７１】（実施の形態５）実施の形態１乃至４にお
ける電圧制御発振器は、元来、発振電圧範囲が０〜ＶＣ
Ｃになるインバータ回路に電流制御素子を付加した構成
であるが、インバータ回路として従来技術の欄で示した
差動アンプ型インバータを用い、これに電流制御素子を
付加した構成を採用してもいものである。
【００７２】図１４（ａ）は、この実施の形態の電圧制
御発振器に用いる差動アンプ型インバータ１５の回路図
であり、同図（ｂ）は同回路を簡略化したシンボル図で
あり、同図（ｃ）は前記シンボル図を用いて示したこの
実施の形態５の電圧制御発振器１６の図である。前記差
動アンプ型インバータ回路１５は、３つの制御信号入力
用のＰ型ＭＯＳトランジスタＰ１１，Ｐ１２及びＮ型Ｍ
ＯＳトランジスタＮ１３と、二つの入力用ＭＯＳトラン
ジスタＮ１１，Ｎ１２と、二つの入力部（ＩＮ−ｍ，Ｉ
Ｎ−ｐ）と、二つの出力部（ＯＵＴ−ｍ，ＯＵＴ−ｐ）
を備えて成る。そして、前記３つの制御信号入力用のＭ
ＯＳトランジスタのうちの二つのＰ型ＭＯＳトランジス
タＰ１１，Ｐ１２のゲートに第１の制御信号（Ｐｃｏ
ｎ）が入力され、他の一つのＮ型ＭＯＳトランジスタＮ
１３のゲートに第２の制御信号（Ｎｃｏｎ）が入力され
るようになっている。そして、各出力部（ＯＵＴ−ｍ，
ＯＵＴ−ｐ）には、電流制御素子１７，１８が接続され
ている。
【００７３】上記の構成では、Ｎ型ＭＯＳトランジスタ
Ｎ３に流す定電流に対応する分だけ発振電圧範囲が狭く
なり発振周波数が速くなる。しかし、従来技術の項目で
差動アンプ型インバータを用いる電圧制御発振器の欠点
として述べたように、図１４の構成では発振電圧範囲の
上限は常にＶＣＣになるため、レベル変換回路が必要と
なる。実施の形態１等で述べた２つの抵抗素子（Ｒｕ、
Ｒｄ）と２つのＭＯＳトランジスタ（Ｎ３、Ｐ３）を直
列に繋いだ電流制御素子は、その設定値を変えることで
発振電圧範囲の中間値をある程度自由に変えることが可
能である。従って、ＶＣＣからの充電電圧がＧＮＤに抜
ける放電電流よりも小さくなるように例えばＲｕ＞Ｒｄ
となる値に設定することで、レベル変換回路を付加する
ことなく中間電位をＶＣＣ／２に設定することが可能と
なる。元来、差動アンプ型インバータを用いた電圧制御
発振器は高い発振周波数が得られる構成であるが、電流
制御素子を付加することで更に高い周波数で発振させる
ことができる。
【００７４】（実施の形態６）実施の形態１乃至５で示
した電圧制御発振器（ＶＣＯ）は、いずれも発振電圧範
囲は０〜ＶＣＣの範囲よりも狭くなるので、発振電圧範
囲が０〜ＶＣＣの範囲である従来の電圧制御発振器に比
べ、発振そのものを原因とするノイズの発生が抑制され
る。
【００７５】この実施の形態の位相同期ループ回路（Ｐ
ＬＬ）は、実施の形態１乃至５で示したいずれかの電圧
制御発振器を用いた回路構成を有する。具体的には、こ
の位相同期ループ回路（ＰＬＬ）は、図１５に示すよう
に、電圧制御発振器２１、この電圧制御発振器２１の出
力を分周する分周回路２４、この分周回路２４の出力と
基準信号とを比較する位相比較器２２、及び位相比較器
２２の出力から制御電圧を発生してこれを電圧制御発振
器２１に与える制御電圧発生回路２３等とから成り、こ
れらの回路が同一半導体基板上に形成されてなる。
【００７６】同一半導体基板上に上記の各回路を形成す
ること（１チップ化）により、チップの高付加価値化、
アセンブリの容易化（アナログ技術の不要化）、及び低
消費電力化が図れるのであるが、これと同時にノイズの
問題がクローズアップされることになる。実施の形態１
乃至５の電圧制御発振器はノイズ発生を低く抑えること
ができるので、かかる１チップ化を何ら問題なく行うこ
とができる。
【００７７】（実施の形態７）この実施の形態の中間周
波数処理回路は、図１６に示すように、ＰＬＬ３１、ミ
キサー３２、ＩＦ（中間周波数）アンプ３３、及びモデ
ム３４等が同一半導体基板上に形成された構成を有す
る。ＰＬＬ３１からは、２２９．２５ＭＨｚの出力信号
が出力される。ミキサー３２は、２４０．０５ＭＨｚの
ＲＦ信号と前記２２９．２５ＭＨｚの基準Ｌｏｃａｌ信
号とを入力してミキシングを行う。即ち、これら両信号
の周波数差である１０．８ＭＨｚの周波数に出力信号を
変換する。この出力信号は、ＩＦ（中間周波数）アンプ
３３によって前記モデム３４のディジタル回路が処理で
きる電圧振幅まで増幅され、この増幅された信号がモデ
ム３４によって処理される。
【００７８】
【発明の効果】以上説明したように、この発明の電圧制
御発振器はインバータ回路から成るので、これをＣＭＯ
Ｓ等で構成することが可能であり、１チップ化が容易で
ある。そして、この１チップ化を実現するには電圧制御
発振器が発生するノイズが問題となるが、この発明の電
圧制御発振器は発振電圧範囲を狭くでき、低ノイズであ
り、１チップ化によるノイズ問題を回避できる。また、
発振電圧範囲を狭くできることにより、動作速度が速く
なるから、発振周波数を高くすることが容易となる。ま
た、上記のごとく動作速度が速くなったことで、電源電
圧を低くして動作速度が遅くなったとしても、必要とす
る高い発振周波数を確保することが可能である。即ち、
所望の高い発振周波数を確保しつつ電源電圧を低くする
ことが可能であり、これにより消費電力の軽減も図れ
る。
【００７９】電流制御素子を二つ備える電圧制御発振器
にあっては、電流制御素子を一つ備える電圧制御発振器
よりも発振電圧範囲を狭くできるとともに、発振信号の
中間電位を電源電位の１／２に設定することが容易であ
る。一方、電流制御素子を一つ備える電圧制御発振器
は、電流制御素子を二つ備える場合よりも消費電流を少
なくできる。
【００８０】発振周波数の制御を電流制御素子を構成し
ているＭＯＳトランジスタが担う構成であれば、素子数
を少なくできるという利点がある。一方、発振周波数の
制御をインバータ回路側に接続されているＭＯＳトラン
ジスタと電流制御素子を構成しているＭＯＳトランジス
タとで担う構成であれば、発振周波数の最小値を小さく
できるとともに発振周波数の制御電圧依存特性の直線性
を良好にできるという利点がある。
【００８１】電流制御素子を構成する抵抗素子をウェル
や無ドープポリシリコンといったシート抵抗の大きいも
ので形成した構成であれば、電流制御素子の形成面積を
小さくできる。更に、抵抗素子による寄生容量を極力小
さくすることができるので、付加容量増大による発振周
波数の低下や発振停止を防止できる。
【００８２】インバータ回路を構成するＭＯＳトランジ
スタとしてデプレッション型のものを用いた構成であれ
ば、インバータ回路自体の遅延時間が短くなり、エンハ
ンスメント型のトランジスタを用いる場合よりも発振周
波数を高くできる。
【００８３】上述した構成の電圧制御発振器はそのノイ
ズの発生が低減されるので、これと他の回路を同一半導
体基板上に備えて成る半導体集積回路及び位相同期ルー
プ回路（ＰＬＬ）は、動作信頼性が極めて高い。また、
かかる位相同期ループ回路（ＰＬＬ）及び他の回路を同
一半導体基板上に備えて成る中間周波数処理回路であれ
ば、その動作信頼性が高いという効果を奏する。
【図面の簡単な説明】
【図１】奇数個のインバータ回路から成る電圧制御発振
器の概略の基本構成を示すシンボル図である。
【図２】奇数個のインバータ回路から成る電圧制御発振
器の詳細な基本構成を示すシンボル図である。
【図３】電圧制御発振器に用いられる一般的なインバー
タ回路を示す回路図である。
【図４】図３のインバータ回路を用いた電圧制御発振器
における発振動作原理を示す説明図である。
【図５】この発明の電圧制御発振器における一つのイン
バータ回路構成部分を示した基本回路図である。
【図６】図３のインバータ回路を用いた電圧制御発振器
における発振振幅（Ｖａ）および発振電圧範囲（Ｖｂ）
示したグラフである。
【図７】同図（ａ）はこの発明の実施の形態１における
一つのインバータ回路構成部分を示した回路図であり、
同図（ｂ）はその等価回路図である。
【図８】図７の回路から成るこの発明の実施の形態１の
電圧制御発振器のシミュレーション結果および比較のた
めに図３のインバータ回路を用いた電圧制御発振器のシ
ミュレーション結果を示すグラフである。
【図９】図７の回路から成るこの発明の実施の形態１の
電圧制御発振器において、制御用のＭＯＳトランジスタ
のサイズとして３つのサイズを設定し、発振周波数の抵
抗値依存特性をシミュレーションした結果を示すグラフ
である。
【図１０】同図（ａ）はこの発明の実施の形態２におけ
る一つのインバータ回路構成部分を示した回路図であ
り、同図（ｂ）はその等価回路図である。
【図１１】図１０の回路から成るこの発明の実施の形態
２の電圧制御発振器のシミュレーション結果および比較
のために図３及び図７のインバータ回路を用いた電圧制
御発振器のシミュレーション結果を示すグラフである。
【図１２】図１０の回路から成るこの発明の実施の形態
２の電圧制御発振器において、制御用のＭＯＳトランジ
スタのサイズとして３つのサイズを設定し、制御電圧に
対する発振周波数特性をシミュレーションした結果を示
すグラフである。
【図１３】同図（ａ）はこの発明の実施の形態３におけ
る一つのインバータ回路構成部分を示した回路図であ
り、同図（ｂ）は他の例を示した回路図である。
【図１４】同図（ａ）はこの発明の実施の形態５におけ
る一つの差動アンプ型インバータ回路構成部分を示した
回路図であり、同図（ｂ）は同図（ａ）のシンボル図で
あり、同図（ｃ）は同図（ａ）の差動アンプ型インバー
タ回路を用いた電圧制御発振器を示す回路図である。
【図１５】この発明の実施の形態６における位相同期ル
ープ回路のブロック図である。
【図１６】この発明の実施の形態７における中間周波数
処理回路のブロック図である。
【符号の説明】
１０ インバータ回路 １０′ インバータ回路 １１ 電流制御素子 １２ 電流制御素子 １５ 差動アンプ型インバータ回路 １６ 電圧制御発振器
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H03K 3/03 H03K 3/354

Claims (16)

    (57)【特許請求の範囲】
  1. 【請求項１】 インバータ回路を奇数個リング状に接続
    して成る電圧制御発振器において、隣り合うインバータ
    回路間を接続する発振信号線と電源電位との間には第１
    の制御信号により電流が変化する第１の電流制御素子を
    設け、前記発振信号線と接地電位との間には第２の制御
    信号により電流が変化する第２の電流制御素子を設け、
    前記各電流制御素子には常に電流を流して発信電圧の中
    心値を設定し、前記発信電圧は電源電圧より小さく且つ
    接地電圧より大きい振幅範囲で発信させることを特徴と
    する電圧制御発振器。
  2. 【請求項２】 前記第１の電流制御素子は抵抗素子とＰ
    型ＭＯＳトランジスタとから成り、第２の電流制御素子
    は抵抗素子とＮ型ＭＯＳトランジスタとから成り、前記
    Ｐ型ＭＯＳトランジスタのゲートには第１の制御信号が
    入力され、前記Ｎ型ＭＯＳトランジスタのゲートには第
    ２の制御信号が入力されることを特徴とする請求項１に
    記載の電圧制御発振器。
  3. 【請求項３】 前記インバータ回路は、前記電源電位と
    接地電位の間に、Ｐ型ＭＯＳトランジスタとＮ型ＭＯＳ
    トランジスタとを接続して成り、当該接続点を次段への
    発振信号出力点とし、両ゲートの接続点を前段からの発
    振信号入力点とする構成に成っていることを特徴とする
    請求項１又は請求項２に記載の電圧制御発振器。
  4. 【請求項４】 前記インバータ回路は、前記電源電位と
    接地電位の間に、第１Ｐ型ＭＯＳトランジスタと第１Ｎ
    型ＭＯＳトランジスタとを接続して成り、当該接続点を
    次段への発振信号出力点とし、両ゲートの接続点を前段
    からの発振信号入力点とする構成に成っているととも
    に、第１Ｐ型ＭＯＳトランジスタと電源電位との間には
    第２Ｐ型ＭＯＳトランジスタを、第１Ｎ型ＭＯＳトラン
    ジスタと接地電位との間には第２Ｎ型ＭＯＳトランジス
    タをそれぞれ備え、前記第２Ｐ型ＭＯＳトランジスタの
    ゲートは第１の制御信号の供給線に接続され、前記第２
    Ｎ型ＭＯＳトランジスタのゲートは第２の制御信号の供
    給線に接続されていることを特徴とする請求項１又は請
    求項２に記載の電圧制御発振器。
  5. 【請求項５】 前記制御信号の電圧の変化に対する発振
    信号の周波数の変化に直線性が与えられるように、前記
    電流制御素子を構成するＭＯＳトランジスタの電流駆動
    能力とインバータ回路を構成するＭＯＳトランジスタの
    電流駆動能力との関係が設定されていることを特徴とす
    る請求項４に記載の電圧制御発振器。
  6. 【請求項６】 前記インバータ回路は、３つの制御信号
    入力トランジスタと二つの入力トランジスタと二つの出
    力部を備えた差動アンプ型インバータ回路から成り、前
    記３つの制御信号入力トランジスタのうちの二つのトラ
    ンジスタのゲートに第１の制御信号が入力され、他の一
    つのトランジスタのゲートに第２の制御信号が入力され
    ることを特徴とする請求項１又は請求項２に記載の電圧
    制御発振器。
  7. 【請求項７】 インバータ回路を奇数個リング状に接続
    して成る電圧制御発振器において、前記インバータ回路
    は、前記電源電位と接地電位の間に、第１Ｐ型ＭＯＳト
    ランジスタと第１Ｎ型ＭＯＳトランジスタとを接続して
    成り、当該接続点を次段への発振信号出力点とし、両ゲ
    ートの接続点を前段からの発振信号入力点とする構成に
    成っているとともに、第１Ｐ型ＭＯＳトランジスタと電
    源電位との間には第２Ｐ型ＭＯＳトランジスタを、第１
    Ｎ型ＭＯＳトランジスタと接地電位との間には第２Ｎ型
    ＭＯＳトランジスタをそれぞれ備え、前記第２Ｐ型ＭＯ
    Ｓトランジスタのゲートは第１の制御信号の供給線に接
    続され、前記第２Ｎ型ＭＯＳトランジスタのゲートは第
    ２の制御信号の供給線に接続されているとともに、前記
    インバータ回路の隣り合うインバータ回路間を接続する
    発振信号線と電源電位との間に前記第１の制御信号によ
    り電流が変化する第１の電流制御素子を設けたことを特
    徴とする電圧制御発振器。
  8. 【請求項８】 インバータ回路を奇数個リング状に接続
    して成る電圧制御発振器において、前記インバータ回路
    は、前記電源電位と接地電位の間に、第１Ｐ型ＭＯＳト
    ランジスタと第１Ｎ型ＭＯＳトランジスタとを接続して
    成り、当該接続点を次段への発振信号出力点とし、両ゲ
    ートの接続点を前段からの発振信号入力点とする構成に
    成っているとともに、第１Ｐ型ＭＯＳトランジスタと電
    源電位との間には第２Ｐ型ＭＯＳトランジスタを、第１
    Ｎ型ＭＯＳトランジスタと接地電位との間には第２Ｎ型
    ＭＯＳトランジスタをそれぞれ備え、前記第２Ｐ型ＭＯ
    Ｓトランジスタのゲートは第１の制御信号の供給線に接
    続され、前記第２Ｎ型ＭＯＳトランジスタのゲートは第
    ２の制御信号の供給線に接続されているとともに 、前記
    インバータ回路の隣り合うインバータ回路間を接続する
    発振信号線と接地電位との間に前記第２の制御信号によ
    り電流が変化する第２の電流制御素子を設けたことを特
    徴とする電圧制御発振器。
  9. 【請求項９】 前記第１の電流制御素子を抵抗素子とＰ
    型ＭＯＳトランジスタとにより構成して前記Ｐ型ＭＯＳ
    トランジスタのゲートに第１の制御信号を入力するか、
    又は、第２の電流制御素子を抵抗素子とＮ型ＭＯＳトラ
    ンジスタとにより構成して前記Ｎ型ＭＯＳトランジスタ
    のゲートに第２の制御信号を入力することを特徴とする
    請求項７または８に記載の電圧制御発振器。
  10. 【請求項１０】 インバータ回路を奇数個リング状に接
    続して成る電圧制御発振器において、前記インバータ回
    路は、３つの制御信号入力トランジスタと二つの入力ト
    ランジスタと二つの出力部を備えた差動アンプ型インバ
    ータ回路から成り、前記３つの制御信号入力トランジス
    タのうちの二つのトランジスタのゲートに第１の制御信
    号が入力され、他の一つのランジスタのゲートに第２の
    制御信号が入力されるとともに、前記インバータ回路の
    隣り合うインバータ回路間を接続する発振信号線と電源
    電位との間には第１の制御信号により電流が変化する第
    １の電流制御素子を設け、前記発振信号線と接地電位と
    の間には第２の制御信号により電流が変化する第２の電
    流制御素子を設けたことを特徴とする記載の電圧制御発
    振器。
  11. 【請求項１１】 前記第１の電流制御素子を抵抗素子と
    Ｐ型ＭＯＳトランジスタとにより構成して前記Ｐ型ＭＯ
    Ｓトランジスタのゲートに第１の制御信号を入力する
    か、又は、第２の電流制御素子を抵抗素子とＮ型ＭＯＳ
    トランジスタとにより構成して前記Ｎ型ＭＯＳトランジ
    スタのゲートに第２の制御信号を入力することを特徴と
    する請求項１０に記載の電圧制御発振器。
  12. 【請求項１２】 前記抵抗素子は、ウェル抵抗又は無ド
    ープのポリシリコン抵抗から成ることを特徴とする請求
    項２、請求項９、請求項１１のいずれかに記載の電圧制
    御発振器。
  13. 【請求項１３】 前記インバータ回路を構成するトラン
    ジスタがデプレッション型トランジスタであることを特
    徴とする請求項１乃至１２のいずれかに記載の電圧制御
    発振器。
  14. 【請求項１４】 請求項１乃至請求項１３のいずれかに
    記載の電圧制御発振器を他の回路とともに同一半導体基
    板上に備えたことを特徴とする半導体集積回路。
  15. 【請求項１５】 請求項１乃至請求項１４に記載のいず
    れに記載の電圧制御発振器と、前記電圧制御発振器に制
    御信号を与える制御電圧発生回路と、前記電圧制御発振
    器が出力する発振信号を分周する分周回路と、前記分周
    回路からの信号を基準信号と比較し、この比較結果を前
    記制御電圧発生回路に与える位相比較器とを、同一半導
    体基板上に備えたことを特徴とする位相同期ループ回
    路。
  16. 【請求項１６】 周波数を変換するためのミキサと、前
    記ミキサに周波数変換の対象となる発振信号を与える請
    求項１５に記載の構成を有した位相同期ループ回路と、
    前記ミキサが出力する信号を増幅するアンプと、このア
    ンプに接続された変復調回路とを、同一半導体基板上に
    備えたことを特徴とする中間周波数処理回路。
JP23076097A 1997-08-27 1997-08-27 電圧制御発振器及びこれを用いた半導体集積回路及び位相同期ループ回路及びこれを用いた中間周波数処理回路 Expired - Fee Related JP3282792B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP23076097A JP3282792B2 (ja) 1997-08-27 1997-08-27 電圧制御発振器及びこれを用いた半導体集積回路及び位相同期ループ回路及びこれを用いた中間周波数処理回路
US09/139,013 US6271730B1 (en) 1997-08-27 1998-08-24 Voltage-controlled oscillator including current control element

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP23076097A JP3282792B2 (ja) 1997-08-27 1997-08-27 電圧制御発振器及びこれを用いた半導体集積回路及び位相同期ループ回路及びこれを用いた中間周波数処理回路

Publications (2)

Publication Number Publication Date
JPH1168524A JPH1168524A (ja) 1999-03-09
JP3282792B2 true JP3282792B2 (ja) 2002-05-20

Family

ID=16912848

Family Applications (1)

Application Number Title Priority Date Filing Date
JP23076097A Expired - Fee Related JP3282792B2 (ja) 1997-08-27 1997-08-27 電圧制御発振器及びこれを用いた半導体集積回路及び位相同期ループ回路及びこれを用いた中間周波数処理回路

Country Status (2)

Country Link
US (1) US6271730B1 (ja)
JP (1) JP3282792B2 (ja)

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2908398B1 (ja) * 1998-01-14 1999-06-21 日本電気アイシーマイコンシステム株式会社 ディジタルｐｌｌ回路および発振器の遅延素子
JP4029568B2 (ja) * 1999-04-27 2008-01-09 セイコーエプソン株式会社 クロック生成回路、シリアル／パラレル変換装置及びパラレル／シリアル変換装置並びに半導体装置
JP3676213B2 (ja) * 2000-09-05 2005-07-27 シャープ株式会社 遅延回路及びそれを用いたリング発振器
JP2002176340A (ja) * 2000-12-06 2002-06-21 Toshiba Corp 遅延回路及び電圧制御発振回路
JP2003046377A (ja) * 2001-05-22 2003-02-14 Seiko Epson Corp リング発振回路および遅延回路
US6737926B2 (en) * 2001-08-30 2004-05-18 Micron Technology, Inc. Method and apparatus for providing clock signals at different locations with minimal clock skew
JP4276812B2 (ja) * 2002-03-20 2009-06-10 株式会社リコー 温度検出回路
JP2003283258A (ja) * 2002-03-20 2003-10-03 Ricoh Co Ltd 低電圧動作の基準電圧源回路
US6921199B2 (en) * 2002-03-22 2005-07-26 Ricoh Company, Ltd. Temperature sensor
US7123104B2 (en) 2003-08-20 2006-10-17 Hewlett-Packard Development Company, L.P. System and method for measuring current
US7088190B2 (en) * 2004-05-28 2006-08-08 International Business Machines Corporation Voltage-controlled oscillators having controlling circuits
US20060267659A1 (en) * 2005-05-26 2006-11-30 Jiu-Liang Tsai High-speed, low-noise voltage-controlled delay cell
US7342426B2 (en) * 2005-08-31 2008-03-11 Intel Corporation PLL with controlled VCO bias
JP5099630B2 (ja) * 2007-11-16 2012-12-19 ルネサスエレクトロニクス株式会社 半導体装置
JP2009260607A (ja) * 2008-04-16 2009-11-05 Nec Electronics Corp 電圧制御発振器及び位相同期回路
JP6387743B2 (ja) 2013-12-16 2018-09-12 株式会社リコー 半導体装置および半導体装置の製造方法
JP6281297B2 (ja) 2014-01-27 2018-02-21 株式会社リコー フォトトランジスタ、及び半導体装置
JP6354221B2 (ja) 2014-03-12 2018-07-11 株式会社リコー 撮像装置及び電子機器
JP2016025261A (ja) 2014-07-23 2016-02-08 株式会社リコー 撮像装置、撮像装置の制御方法、画素構造
JP2016092178A (ja) 2014-11-04 2016-05-23 株式会社リコー 固体撮像素子

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06204297A (ja) 1991-02-22 1994-07-22 Matsushita Electric Ind Co Ltd 高周波半導体集積回路
JP2917703B2 (ja) 1992-10-01 1999-07-12 日本電気株式会社 半導体集積回路装置
JP2837593B2 (ja) 1992-11-12 1998-12-16 旭化成マイクロシステム株式会社 位相ロックループ回路
DE69403974T2 (de) * 1993-02-25 1997-10-16 At & T Corp In einem grossen Bereich arbeitende veränderbare Verzögerungsleitung und Ringoszillator
JPH07141865A (ja) * 1993-06-28 1995-06-02 Mitsubishi Electric Corp 発振回路および半導体記憶装置
US5485126A (en) * 1994-01-25 1996-01-16 International Business Machines Corporation Ring oscillator circuit having output with fifty percent duty cycle
JP3703516B2 (ja) 1994-04-25 2005-10-05 セイコーインスツル株式会社 発振回路
JP3299631B2 (ja) * 1994-06-07 2002-07-08 三菱電機株式会社 電圧制御型発振器およびそれを用いた位相同期ループ回路
JPH08162911A (ja) 1994-11-30 1996-06-21 Rohm Co Ltd 電圧制御発振器

Also Published As

Publication number Publication date
JPH1168524A (ja) 1999-03-09
US6271730B1 (en) 2001-08-07

Similar Documents

Publication Publication Date Title
JP3282792B2 (ja) 電圧制御発振器及びこれを用いた半導体集積回路及び位相同期ループ回路及びこれを用いた中間周波数処理回路
US6249169B1 (en) Transistor output circuit
KR100877300B1 (ko) 미세적으로 조절가능하면서도 넓은 범위의 주파수를 가지는출력신호를 생성하는 전압제어 발진기 및 이에 포함되는가변지연회로
JPH06104638A (ja) 電流／電圧制御される高速オッシレータ回路
JP2006324953A (ja) 電圧制御発振器及びそれを用いた無線通信機
JP5876368B2 (ja) 改良された帯域幅を備える電圧制御発振器を有する位相同期ループ回路
US6242963B1 (en) Differential mixer with improved linearity
JP2008131455A (ja) 発振回路
US5705946A (en) Low power low voltage level shifter
JP2003309463A (ja) レベルシフト回路
JP3770224B2 (ja) 可変遅延器，電圧制御発振器，ｐｌｌ回路
JP2003243938A (ja) 半導体装置
US5545941A (en) Crystal oscillator circuit
US5365204A (en) CMOS voltage controlled ring oscillator
USRE43160E1 (en) High speed differential signaling logic gate and applications thereof
JPH10163826A (ja) Ｃｍｏｓインバータの駆動方法及びシュミットトリガ回路
US5774007A (en) Clock distributing apparatus having V/I and I/V converters
US8081040B1 (en) Method and apparatus for oscillating
US7511584B2 (en) Voltage controlled oscillator capable of operating in a wide frequency range
US6703905B2 (en) Crystal oscillation circuit
US9537476B1 (en) Level shifter with low duty cycle variation
US6861911B2 (en) Self-regulating voltage controlled oscillator
JPH0427729B2 (ja)
US6917224B2 (en) Frequency synthesizer and frequency synthesizing method
JP3080063B2 (ja) インバータ回路

Legal Events

Date Code Title Description
LAPS Cancellation because of no payment of annual fees