JP2008131455A

JP2008131455A - 発振回路

Info

Publication number: JP2008131455A
Application number: JP2006315535A
Authority: JP
Inventors: Masato Maede; 正人前出
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2006-11-22
Filing date: 2006-11-22
Publication date: 2008-06-05
Also published as: US7940138B2; US7683728B2; US20100134193A1; US20080116984A1

Abstract

【課題】寄生容量のために発振波形が接地線側または電源線側に引き込まれることを抑制し、発振出力端子からはフル振幅の正常な発振波形が出力される発振回路を提供する。
【解決手段】圧電振動子Ｘの両端子が増幅器Ａの入出力端子に接続され、増幅器Ａの出力端子から発振波形が出力される発振回路において、増幅器Ａの入力側に、Ｐ型拡散層とＮ型拡散層を有するダイオード型のＥＳＤ保護回路Ｂ１が接続されている。増幅器Ａの入力側のＥＳＤ保護回路Ｂ１がＰ型拡散層とＮ型拡散層を有するダイオード型であるため、発振状態で増幅器Ａの入力側で接地線側または電源線側に流れる電流はジャンクションリークのみで、発振波形が引き込まれるほどには電流は流れず、増幅器Ａの入力側でも出力側でも発振波形はフル振幅波形を得ることが可能で、高周波で発振させるときでも、発振出力端子ＯＵＴからフル振幅波形を出力させることが可能となる。
【選択図】図１

Description

本発明は、圧電振動子の両端子が増幅器の入出力端子に接続され、前記増幅器の出力端子から発振波形が出力される発振回路にかかわり、特には、ＥＳＤ（Electro Static Discharge）に対する保護、つまり静電気放電に起因するサージ電圧から回路を保護する技術に関する。

図６は、従来の技術における増幅器と圧電振動子を含む発振回路の回路構成を示す。ボンディングパッドＴ１，Ｔ２の両端間に対して、ＬＳＩの外部でセラミック発振子、水晶発振子などの圧電振動子Ｘが接続され、それぞれの接続点と低電位側電源ＶＳＳ（ＧＮＤ）との間に発振用容量素子Ｃ１，Ｃ２が介挿されている。ＬＳＩの内部において、ボンディングパッドＴ１に増幅器Ａの入力端子が接続され、増幅器Ａの出力端子がボンディングパッドＴ２に接続されている。そして、増幅器Ａの両端間にバイアス用帰還抵抗Ｒｆが接続されている。増幅器Ａは、その代表例としてインバータ（反転増幅器）で示している。増幅器Ａの出力端子に波形整形回路１を介して発振出力端子ＯＵＴが接続されている。さらに、増幅器Ａの入力端子とボンディングパッドＴ１との間に入力側のＥＳＤ保護回路Ｂ１′が挿入され、増幅器Ａの出力端子とボンディングパッドＴ２との間に出力側のＥＳＤ保護回路Ｂ２が挿入されている。入力側のＥＳＤ保護回路Ｂ１′は、ＭＯＳ型の対電源ＥＳＤ保護素子Ｇ１とＭＯＳ型の対接地ＥＳＤ保護素子Ｇ２で構成されている。また、出力側のＥＳＤ保護回路Ｂ２は、ＭＯＳ型の対電源ＥＳＤ保護素子Ｅ１とＭＯＳ型の対接地ＥＳＤ保護素子Ｅ２で構成されている。上側に位置するＭＯＳ型の対電源ＥＳＤ保護素子Ｇ１，Ｅ１は、Ｐチャンネル型ＭＯＳトランジスタで構成され、それぞれのゲートが抵抗を介してソースと電源線に接続されている。そして、一方のトランジスタのドレインは増幅器Ａの入力端子であるノードＮ１に接続され、他方のトランジスタのドレインは増幅器Ａの出力端子であるノードＮ２に接続されている。また、下側に位置するＭＯＳ型の対接地ＥＳＤ保護素子Ｇ２，Ｅ２は、Ｎチャンネル型ＭＯＳトランジスタで構成され、それぞれのゲートが抵抗を介してソースと接地線に接続されている。そして、一方のトランジスタのドレインは増幅器Ａの入力端子であるノードＮ１に接続され、他方のトランジスタのドレインは増幅器Ａの出力端子であるノードＮ２に接続されている。

上記のように構成された発振回路において、ボンディングパッドＴ１とボンディングパッドＴ２の間の圧電振動子Ｘを動作させて、発振波形を増幅器Ａに入力する。バイアス用帰還抵抗Ｒｆは、インバータを反転増幅器として活性領域で動作させる。そして、増幅器Ａを用いて圧電振動子Ｘに正帰還をかける。発振用容量素子Ｃ１，Ｃ２は、圧電振動子Ｘの誘導性との協働で位相反転を行う。以上のようにして、振幅を次第に増大させ、ある一定期間後、振幅が安定した状態で発振を継続させる。安定化された発振波形は、波形整形回路１を通って波形整形されたのち、発振出力端子ＯＵＴから出力され、ＬＳＩ内部へ供給される。

通常動作時においては、対電源ＥＳＤ保護素子Ｇ１と対接地ＥＳＤ保護素子Ｇ２、対電源ＥＳＤ保護素子Ｅ１と対接地ＥＳＤ保護素子Ｅ２は、いずれも非導通状態となっている。

外部から静電気放電に起因するサージ電圧がボンディングパッドＴ１に印加されたときは、入力側のＥＳＤ保護回路Ｂ１′が動作する。すなわち、正のサージ電圧が印加されたときは、ＭＯＳ型の対電源ＥＳＤ保護素子Ｇ１がアバランシェ降伏により導通し、電荷を速やかに電源線ＶＤＤへ逃がす。また、負のサージ電圧が印加されたときは、ＭＯＳ型の対接地ＥＳＤ保護素子Ｇ２がアバランシェ降伏により導通し、電荷を速やかに接地線ＶＳＳへ逃がす。

また、外部から静電気放電に起因するサージ電圧がボンディングパッドＴ２に印加されたときは、出力側のＥＳＤ保護回路Ｂ２が動作する。すなわち、正のサージ電圧が印加されたときは、ＭＯＳ型の対電源ＥＳＤ保護素子Ｅ１がアバランシェ降伏により導通し、電荷を速やかに電源線ＶＤＤへ逃がす。また、負のサージ電圧が印加されたときは、ＭＯＳ型の対接地ＥＳＤ保護素子Ｅ２がアバランシェ降伏により導通し、電荷を速やかに接地線ＶＳＳへ逃がす。
特開平９−１４８８４５号公報（第２−３頁、第１−２図）

上記の従来の技術における発振回路の場合には、寄生容量のために、発振出力端子ＯＵＴから発振波形が出力されなくなることがある。すなわち、発振回路が発振状態にあるとき、ＭＯＳ型の対接地ＥＳＤ保護素子Ｇ２におけるＮチャンネル型ＭＯＳトランジスタのゲートとノードＮ１との間の寄生のカップリング容量Ｃｐにより、ＭＯＳトランジスタのゲート電位が持ち上がり、ゲートソース間の電位がＭＯＳトランジスタの閾値電圧以上になって、サージ電圧印加時でないにもかかわらず、このＭＯＳトランジスタが導通してしまい、接地線ＶＳＳに対してＭＯＳトランジスタのＯＮ電流Ｉ１が流れることになる。この電流Ｉ１により、もともと３．３Ｖの発振振幅となるべきものが、接地線側に引き込まれる結果、３．３Ｖよりも小さい発振振幅となってしまう。

このときのノードＮ１、ノードＮ２、発振出力端子ＯＵＴの発振波形の状態を示したのが図７である。電流Ｉ１により、ノードＮ１における発振波形は０Ｖと３．３Ｖよりも小さい電圧（例えば２．０Ｖ）の間の発振振幅となる。ノードＮ２の発振波形は、増幅器Ａ（インバータ）によりノードＮ１における発振波形が反転されるから、０Ｖより大きい電圧（例えば３．３−２．０Ｖ＝１．３Ｖ）と３．３Ｖの間の発振振幅となる。この場合、ノードＮ２の発振波形（例えば１．３Ｖ〜３．３Ｖ）は、波形整形回路１（インバータ）のＬレベル側のスレッショルド電圧を超えることができない。その結果、発振出力端子ＯＵＴには発振波形を出力できず、発振出力端子ＯＵＴから出力される電圧は定常的に０Ｖの波形となってしまう。すなわち、寄生のカップリング容量Ｃｐのために、発振出力端子ＯＵＴから発振波形が出力されなくなってしまう。

本発明は、このような事情に鑑みて創作したものであり、寄生のカップリング容量のために発振状態で発振波形が接地線側または電源線側に引き込まれることを抑制し、発振出力端子からはフル振幅の正常な発振波形が出力される発振回路を提供することを目的としている。

本発明による発振回路は、圧電振動子の両端子が増幅器の入出力端子に接続され、前記増幅器の出力端子から発振波形が出力される発振回路において、前記増幅器の入力側に、Ｐ型拡散層とＮ型拡散層を有するダイオード型のＥＳＤ保護回路が接続されているものである。

この構成においては、増幅器の入力側のＥＳＤ保護回路がＰ型拡散層とＮ型拡散層を有するダイオード型であるため、発振状態で接地線側または電源線側に流れる電流はジャンクションリークのみで、発振波形が引き込まれるほどには接地線側または電源線側に電流は流れない。これにより、増幅器の入力側でも出力側でも発振波形はフル振幅波形を得ることが可能となり、発振出力端子からフル振幅波形を出力させることが可能となる。

また、本発明による発振回路は、圧電振動子の両端子が増幅器の入出力端子に接続され、前記増幅器の出力端子から発振波形が出力される発振回路において、前記増幅器の入力側と出力側にそれぞれ、Ｐ型拡散層とＮ型拡散層を有するダイオード型のＥＳＤ保護回路が接続されているものである。

この構成においては、増幅器の入力側のＥＳＤ保護回路だけでなく、出力側のＥＳＤ保護回路も、Ｐ型拡散層とＮ型拡散層を有するダイオード型であるため、上記の効果に加えて、増幅器の両端側に接続する発振用容量素子の容量をともに小さくすることが可能で、高周波での発振特性を向上させることが可能となる。

上記構成の発振回路において、前記ダイオード型のＥＳＤ保護回路は、前記Ｎ型拡散層が電源線に接続され、前記Ｐ型拡散層が前記増幅器の入力端子に接続された対電源ＥＳＤ保護素子と、前記Ｐ型拡散層が接地線に接続され、前記Ｎ型拡散層が前記増幅器の入力端子に接続された対接地ＥＳＤ保護素子とを備えているという態様がある。このように構成すれば、外部から静電気放電に起因するサージ電圧が印加されたときに、そのサージ電圧が正のサージ電圧であっても負のサージ電圧であっても、いずれにも対応でき、しかも、上記同様に、発振状態では発振出力端子からフル振幅波形を出力させることが可能となる。

また上記構成の発振回路において、前記ダイオード型のＥＳＤ保護回路は、
前記増幅器の入力端子に接続の信号線中に挿入された抵抗素子と、
前記Ｎ型拡散層が電源線に接続され、前記Ｐ型拡散層の一部が前記増幅器の入力端子と前記抵抗素子との接続点に接続され、前記Ｐ型拡散層の他の一部が前記抵抗素子の他端に接続された対電源ＥＳＤ保護素子と、
前記Ｐ型拡散層が接地線に接続され、前記Ｎ型拡散層の一部が前記増幅器の入力端子と前記抵抗素子との接続点に接続され、前記Ｎ型拡散層の他の一部が前記抵抗素子の他端に接続された対接地ＥＳＤ保護素子とを備えているという態様がある。このように構成すれば、対電源ＥＳＤ保護素子も対接地ＥＳＤ保護素子も２段構えとなるので、速度の速いサージが入ってきた場合に、１段目のＥＳＤ保護回路では放電しきれないサージ電流を、そのあとの抵抗素子と２段目のＥＳＤ保護回路によって放電することができ、ＥＳＤ耐圧を向上させることが可能となる。

なお、前記抵抗素子としては、ポリシリコンで形成されているものが好ましい。

本発明によれば、増幅器の入力側のＥＳＤ保護回路がＰ型拡散層とＮ型拡散層を有するダイオード型であるため、発振状態で接地線側または電源線側に流れる電流はジャンクションリークのみで、発振波形が引き込まれるほどには接地線側または電源線側に電流は流れない。これにより、増幅器の入力側でも出力側でも発振波形はフル振幅波形を得ることが可能となり、発振出力端子からフル振幅波形を出力させることができる。

また、増幅器の入力側のＥＳＤ保護回路だけでなく、出力側のＥＳＤ保護回路も、Ｐ型拡散層とＮ型拡散層を有するダイオード型とすれば、増幅器の両端側に接続する発振用容量素子の容量をともに小さくすることが可能で、高周波での発振特性を向上させることが可能となる。

以下、本発明にかかわる発振回路の実施の形態を図面を用いて詳細に説明する。

（実施の形態１）
図１は本発明の実施の形態１における発振回路の構成を示す回路図である。図１において、従来の技術の図６におけるのと同じ符号は同一構成要素を指しているので、詳しい説明は省略する。従来の技術においては増幅器Ａの入力側のＥＳＤ保護回路Ｂ１′がＭＯＳ型に構成されていたのに対して、本実施の形態では入力側のＥＳＤ保護回路Ｂ１がダイオード型に構成されている。簡単に説明すると、Ｔ１，Ｔ２はボンディングパッド、Ｘはセラミック発振子、水晶発振子などの圧電振動子、Ｃ１，Ｃ２は位相反転のための発振用容量素子、Ａは増幅器、Ｒｆはバイアス用帰還抵抗、１は波形整形回路、ＯＵＴは発振出力端子、Ｂ１は入力側のＥＳＤ保護回路、Ｂ２は出力側のＥＳＤ保護回路、Ｅ１はＭＯＳ型の対電源ＥＳＤ保護素子、Ｅ２はＭＯＳ型の対接地ＥＳＤ保護素子である。本実施の形態に特有の構成として、増幅器Ａの入力端子とボンディングパッドＴ１との間に、Ｐ型拡散層とＮ型拡散層を有するダイオード型のＥＳＤ保護回路Ｂ１が挿入されている。この入力側のダイオード型のＥＳＤ保護回路Ｂ１は、対電源ＥＳＤ保護素子２ｄと対接地ＥＳＤ保護素子２ｓで構成されている。対電源ＥＳＤ保護素子２ｄはダイオードＤ１で構成され、対接地ＥＳＤ保護素子２ｓはダイオードＤ２で構成されている。上側に位置する対電源ＥＳＤ保護素子２ｄは、そのダイオードＤ１におけるＮ型拡散層が電源線ＶＤＤに接続され、Ｐ型拡散層が増幅器Ａの入力側のノードＮ１に接続されている。下側に位置する対接地ＥＳＤ保護素子２ｓは、そのダイオードＤ２におけるＰ型拡散層が接地線ＶＳＳに接続され、Ｎ型拡散層がノードＮ１に接続されている。その他の構成については、従来の技術と同様であるので、説明を省略する。

次に、上記のように構成された本実施の形態の発振回路の動作を説明する。

発振回路が発振状態にあるとき、ノードＮ１から接地線ＶＳＳに対して流れる電流は、対接地ＥＳＤ保護素子２ｓにおけるダイオードＤ２のジャンクションリーク電流Ｉ１のみである。ジャンクションリーク電流Ｉ１は非常に小さな電流であるため、ノードＮ１における発振波形を接地線ＶＳＳ側に引き込むことはない。このときのノードＮ１、ノードＮ２、発振出力端子ＯＵＴの発振波形を図２に示す。

ノードＮ１における発振波形は、０Ｖと３．３Ｖの間でフル振幅した発振波形になる。ノードＮ２における発振波形は、増幅器ＡでノードＮ１の波形を反転させた波形になるので、０Ｖと３．３Ｖの間でフル振幅した発振波形になる。したがって、発振出力端子ＯＵＴから出力される発振波形は、ノードＮ２における発振波形を波形整形回路１で反転させた波形になるので、０Ｖと３．３Ｖの間でフル振幅した発振波形となり、正常な発振波形を出力できる。

図１の入力側のダイオード型のＥＳＤ保護回路Ｂ１のレイアウト構成を図３に示す。３はノードＮ１に接続される配線、４ｐはＰ⁺拡散層、４ｎはＮ⁺拡散層、５ｄはＶＤＤ配線、５ｓはＶＳＳ配線である。

Ｐ⁺拡散層４ｐは長方形の形をしている。Ｎ⁺拡散層４ｎは、Ｐ⁺拡散層４ｐからある一定の距離をおいて、Ｐ⁺拡散層４ｐを囲むような角型リング形状の形をしている。このＰ⁺拡散層４ｐとＮ⁺拡散層４ｎとでダイオードが構成されている。

対電源ＥＳＤ保護素子２ｄにおいては、ノードＮ１に接続される配線３からヴィアＶ１を介してＰ⁺拡散層４ｐに至り、Ｐ⁺拡散層４ｐとＮ⁺拡散層４ｎとでダイオードが形成され、Ｎ⁺拡散層４ｎからヴィアＶ２を介してＶＤＤ配線５ｄへと至る。

一方、対接地ＥＳＤ保護素子２ｓにおいては、ＶＳＳ配線５ｓからヴィアＶ１を介してＰ⁺拡散層４ｐに至り、Ｐ⁺拡散層４ｐとＮ⁺拡散層４ｎとでダイオードが形成され、Ｎ⁺拡散層４ｎからヴィアＶ２を介してノードＮ１に接続される配線３へと至る。

なお、対電源ＥＳＤ保護素子２ｄと対接地ＥＳＤ保護素子２ｓは、それぞれ何個かに分割されていてもよい。

本実施の形態によれば、増幅器Ａの入力側のＥＳＤ保護回路Ｂ１をＰ型拡散層とＮ型拡散層を有するダイオード型に構成してあるので、発振状態で接地線側または電源線側に流れる電流をジャンクションリーク電流のみに小さく制限することができる。その結果、増幅器Ａの入力側でも出力側でも発振波形はフル振幅波形を得て、発振出力端子ＯＵＴからフル振幅波形を出力させることができる。

（実施の形態２）
図４は本発明の実施の形態２における発振回路の構成を示す回路図である。本実施の形態は、実施の形態１に対して、入力側のダイオード型のＥＳＤ保護回路Ｂ１の構成を変更したものに相当する。図４において、実施の形態１の図１におけるのと同じ符号は同一構成要素を指している。本実施の形態に特有の構成は、次のとおりである。入力側のダイオード型のＥＳＤ保護回路Ｂ１は、ポリシリコンで形成された抵抗素子Ｒｏと、対電源ＥＳＤ保護素子２ｄと、対接地ＥＳＤ保護素子２ｓとで構成されている。増幅器Ａの入力端子とボンディングパッドＴ１との間の信号線中に抵抗素子Ｒｏが挿入されている。対電源ＥＳＤ保護素子２ｄは、２つのダイオードＤ１，Ｄ３から構成されている。対接地ＥＳＤ保護素子２ｓも、２つのダイオードＤ２，Ｄ４から構成されている。

対電源ＥＳＤ保護素子２ｄにおいて、ダイオードＤ１は、そのＮ型拡散層が電源線ＶＤＤに接続され、Ｐ型拡散層が増幅器Ａの入力側のノードＮ１と抵抗素子Ｒｏとの接続点に接続されている。ダイオードＤ３は、そのＮ型拡散層が電源線ＶＤＤに接続され、Ｐ型拡散層が抵抗素子ＲｏとボンディングパッドＴ１との接続点に接続されている。

また、対接地ＥＳＤ保護素子２ｓにおいて、ダイオードＤ２は、そのＰ型拡散層が接地線ＶＳＳに接続され、Ｎ型拡散層が増幅器Ａの入力側のノードＮ１と抵抗素子Ｒｏとの接続点に接続されている。ダイオードＤ４は、そのＰ型拡散層が接地線ＶＳＳに接続され、Ｎ型拡散層が抵抗素子ＲｏとボンディングパッドＴ１との接続点に接続されている。

その他の構成については、実施の形態１と同様であるので、説明を省略する。

本実施の形態によれば、実施の形態１の発振回路と同様、発振出力端子ＯＵＴからフル振幅の正常な発振波形を出力することができる。加えて、速度の速いサージが入ってきた場合、ダイオードＤ３やダイオードＤ４では放電しきれないサージ電流を、抵抗素子ＲｏおよびダイオードＤ１やダイオードＤ２によって放電することができ、発振回路のＥＳＤ耐圧を向上させることができる。

（実施の形態３）
図５は本発明の実施の形態３の発振回路の構成を示す回路図である。図５において、実施の形態１の図１におけるのと同じ符号は同一構成要素を指している。本実施の形態に特有の構成は、次のとおりである。入力側のＥＳＤ保護回路Ｂ１も出力側のＥＳＤ保護回路Ｂ３も、ともにダイオード型に構成されている。ここでは、実施の形態１の場合の図１と同じ回路構成としている。

すなわち、出力側のダイオード型のＥＳＤ保護回路Ｂ３は、対電源ＥＳＤ保護素子６ｄと対接地ＥＳＤ保護素子６ｓで構成されている。対電源ＥＳＤ保護素子６ｄはダイオードＤ５で構成され、対接地ＥＳＤ保護素子６ｓはダイオードＤ６で構成されている。上側に位置する対電源ＥＳＤ保護素子６ｄは、そのダイオードＤ５におけるＮ型拡散層が電源線ＶＤＤに接続され、Ｐ型拡散層が増幅器Ａの出力側のノードＮ２に接続されている。下側に位置する対接地ＥＳＤ保護素子６ｓは、そのダイオードＤ６におけるＰ型拡散層が接地線ＶＳＳに接続され、Ｎ型拡散層がノードＮ２に接続されている。

なお、入力側のＥＳＤ保護回路Ｂ１も出力側のＥＳＤ保護回路Ｂ３も、実施の形態２の場合の図４のダイオード型のＥＳＤ保護回路Ｂ１の構成と同じとしてもよい。その他の構成については、実施の形態１と同様であるので、説明を省略する。

本実施の形態によれば、実施の形態１の発振回路と同様、発振出力端子ＯＵＴからフル振幅の正常な発振波形を出力することができる。加えて、出力側のＥＳＤ保護回路Ｂ３もＰ型拡散層とＮ型拡散層で形成したダイオード型であるため、ボンディングパッドＴ１とボンディングパッドＴ２に接続の発振用容量素子Ｃ１，Ｃ２の容量をともに小さくすることができ、特に、高周波の発振特性を向上させることができる。

本発明の発振回路は、増幅器と圧電振動子を用いて、特に、高周波で発振させる場合に有用である。

本発明の実施の形態１における発振回路の構成を示す回路図本発明の実施の形態１における発振回路での各ノードでの発振波形を示す図本発明の実施の形態１における発振回路のダイオード型のＥＳＤ保護回路のレイアウト構成図本発明の実施の形態２における発振回路の構成を示す回路図本発明の実施の形態３における発振回路の構成を示す回路図従来の技術における発振回路の構成を示す回路図従来の技術におけるにおける発振回路での各ノードでの発振波形を示す図

符号の説明

１波形整形回路
２ｄ，６ｄ対電源ＥＳＤ保護素子
２ｓ，６ｓ対接地ＥＳＤ保護素子
Ａ増幅器
Ｂ１入力側のダイオード型のＥＳＤ保護回路
Ｂ２出力側のＭＯＳ型のＥＳＤ保護回路
Ｂ３出力側のダイオード型のＥＳＤ保護回路
Ｃ１，Ｃ２発振用容量素子
Ｄ１〜Ｄ６ダイオード
Ｅ１ＭＯＳ型の対電源ＥＳＤ保護素子
Ｅ２ＭＯＳ型の対接地ＥＳＤ保護素子
Ｒｆバイアス用帰還抵抗
Ｒｏ抵抗素子
Ｔ１，Ｔ２ボンディングパッド
Ｘ圧電振動子

Claims

圧電振動子の両端子が増幅器の入出力端子に接続され、前記増幅器の出力端子から発振波形が出力される発振回路において、前記増幅器の入力側に、Ｐ型拡散層とＮ型拡散層を有するダイオード型のＥＳＤ保護回路が接続されている発振回路。
圧電振動子の両端子が増幅器の入出力端子に接続され、前記増幅器の出力端子から発振波形が出力される発振回路において、前記増幅器の入力側と出力側にそれぞれ、Ｐ型拡散層とＮ型拡散層を有するダイオード型のＥＳＤ保護回路が接続されている発振回路。
前記ダイオード型のＥＳＤ保護回路は、
前記Ｎ型拡散層が電源線に接続され、前記Ｐ型拡散層が前記増幅器の入力端子に接続された対電源ＥＳＤ保護素子と、
前記Ｐ型拡散層が接地線に接続され、前記Ｎ型拡散層が前記増幅器の入力端子に接続された対接地ＥＳＤ保護素子とを備えている請求項１または請求項２に記載の発振回路。
前記ダイオード型のＥＳＤ保護回路は、
前記増幅器の入力端子に接続の信号線中に挿入された抵抗素子と、
前記Ｎ型拡散層が電源線に接続され、前記Ｐ型拡散層の一部が前記増幅器の入力端子と前記抵抗素子との接続点に接続され、前記Ｐ型拡散層の他の一部が前記抵抗素子の他端に接続された対電源ＥＳＤ保護素子と、
前記Ｐ型拡散層が接地線に接続され、前記Ｎ型拡散層の一部が前記増幅器の入力端子と前記抵抗素子との接続点に接続され、前記Ｎ型拡散層の他の一部が前記抵抗素子の他端に接続された対接地ＥＳＤ保護素子とを備えている請求項１または請求項２に記載の発振回路。
前記抵抗素子は、ポリシリコンで形成されている請求項４に記載の発振回路。