JP2002033454A

JP2002033454A - 半導体集積回路

Info

Publication number: JP2002033454A
Application number: JP2000215596A
Authority: JP
Inventors: Madoka Kimura; 円木村
Original assignee: NEC Miyagi Ltd
Current assignee: NEC Miyagi Ltd
Priority date: 2000-07-17
Filing date: 2000-07-17
Publication date: 2002-01-31
Anticipated expiration: 2020-07-17
Also published as: JP3570973B2

Abstract

(57)【要約】【課題】静電気放電に対する入力保護回路の特性を犠牲
にすることなく入力バッファ回路の高速化を図る。【解決手段】入力保護回路１０は、電源１４にカソード
が接続されたダイオード１２のアノードと、アノードが
電源１５に接続されたダイオード１３のカソードとを直
列に接続し、ダイオード１２とダイオード１３との接続
点と入力パッド６０との間に抵抗１１を接続し、入力パ
ッドから入力される信号を抵抗１１を介して入力バッフ
ァ回路２０へ出力する。入力バッファ回路２０は、入力
保護回路の出力をエミッタに入力しコレクタから出力す
るトランジスタ２１と、電源２３とコレクタとの間に接
続された抵抗２２と、電源２４とエミッタとの間に接続
された定電流源２５と、電源２４とベースとの間に接続
された定電圧源２６とから構成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は入力保護回路を備え
た半導体集積回路に関し、特に静電気の放電に対する特
性を犠牲にすることなく、入力バッファを高速化するこ
とができる半導体集積回路に関する。

【０００２】

【従来の技術】半導体集積回路は、静電気の放電によ
り、その内部回路の一部が劣化あるいは破壊されること
がある。静電気の放電とは、静電気を帯電した人体や物
などが、ＬＳＩチップを封止するパッケージの外部端子
を介して静電気を放電したり、あるいはＬＳＩチップを
パッケージに封止したり、搬送したりすることにより、
ＬＳＩチップ自身が帯電して人体や物を介して放電する
ことによって、半導体集積回路の内部回路の一部が劣化
あるいは破壊されるというものである。

【０００３】従って、半導体集積回路の入力バッファに
は、トランジスタなどの内部回路を静電気の放電から保
護するための入力保護回路が設けられている。

【０００４】例えば、図７に示す入力保護回路を有する
入力バッファは、入力バッファ回路２０の入力が入力パ
ッド６０と接続されると共に入力保護回路であるダイオ
ード１２、ダイオード１３に接続され、各ダイオードは
逆バイアスでそれぞれ電源１４と電源１５に接続されて
いる。

【０００５】入力バッファ回路２０は、差動回路の片側
端子、エミッタホロワ回路、ソースホロワ回路、エミッ
タ接地回路、ソース接地回路、インバータ回路等の何れ
かにより構成され、それぞれの回路を構成するトランジ
スタのベースまたはゲートを入力端子とするか、また
は、ベースまたはゲートから抵抗を介し入力端子として
おり、入力インピーダンスは非常に高い。このような入
力バッファ回路では、逆バイアスされたダイオード１
２，１３の容量成分（浮遊容量）が回路動作の高速化を
妨げる。

【０００６】このような入力バッファ回路の高速化を図
るために、例えば、入力バッファ回路の入力端子とボン
ディングパットとの間に接続される抵抗器にコンデンサ
を並列接続すると共に、入力バッファ回路の入力端子と
接地点間に抵抗器を接続し、入力バッファ回路の入力端
子における入力信号の分圧比が周波数に依存しないよう
に各素子を調整することにより、動作の高帯域化を可能
にする入力保護回路が特開平３−８５０１６号公報に提
案されている。

【０００７】この入力保護回路について図８を用いて説
明する。この入力保護回路は図８に示すように、ＩＣ入
力ピンに接続されるボンディングパットＢＰとＩＣの内
部回路を駆動する入力バッファ回路ＢＵ１の入力端子Ｉ
Ｎとの間に、抵抗器Ｒ１とコンデンサＣ１が並列接続さ
れると共に、入力バッファ回路の入力端子と接地点との
間に抵抗器Ｒ２が接続され、且つ入力バッファ回路の入
力端子に、カソードが正極性の電源Ｂに接続された保護
用ダイオードＤ１のアノードとアノードが接地点に接続
された保護用ダイオードＤ２のカソードとが接続されて
いる。また、入力バッファ回路の入力端子と接地点との
間には浮遊容量Ｃｓが存在する。

【０００８】従って、入力バッファ回路の入力端子の電
圧が電源電圧以上に上昇すると保護用ダイオードＤ１が
導通し、入力端子の電圧が接地電圧以下に低下する保護
ダイオードＤ２が導通することにより、入力バッファ回
路の入力端子の電圧は接地電圧から電源電圧間での範囲
内に限定され、この範囲外の異常電圧の印加から保護さ
れる。

【０００９】また、入力バッファ保護の抵抗器Ｒ１の抵
抗値をｒ１、抵抗器Ｒ２の抵抗値をｒ２、コンデンサＣ
１の静電容量値をｃ１、浮遊容量Ｃｓの静電容量値をｃ
２とを、ｒ１・ｃ１≒ｒ２／ｃ２となるよう各素子を調
整することにより、入力バッファ回路の入力インピーダ
ンスｒｅがｒ２に対し十分大きい場合には、入力バッフ
ァ回路の入力端子における入力信号の分圧比は、入力信
号の周波数に依存しない一定値となり入力保護回路の伝
達特性の広帯域性が実現される。

【００１０】

【発明が解決しようとする課題】ボンディングパットと
入力バッファ回路の入力端子との間に、抵抗器Ｒ１とコ
ンデンサＣ１が並列接続されると共に、入力バッファ回
路の入力端子と接地点との間に抵抗器Ｒ２が接続され、
且つ入力バッファ回路の入力端子に、カソードが正極性
の電源に接続された保護用ダイオードＤ１とアノードが
接地点に接続された保護用ダイオードＤ２とからなる入
力保護回路を挿入し、入力バッファ回路の入力端子の電
圧を接地電圧から電源電圧間での範囲内に限定すること
により、後段の内部回路を静電気による異常電圧から保
護するが、抵抗器Ｒ１の抵抗値ｒ１、コンデンサＣ１の
静電容量値ｃ１、抵抗器Ｒ２の抵抗値ｒ２、浮遊容量Ｃ
ｓの静電容量値ｃ２の値は、入力信号の周波数に依存し
ない値に設定されており、静電気に瞬間的な電荷の移動
にも高速で反応するため、静電耐力は必ずしも十分とは
いえない。

【００１１】つまり、入力バッファ回路の高速化は実現
できるものの、静電耐力は十分とはいえない。

【００１２】本発明の目的は、静電気の放電に対する入
力保護回路の特性を犠牲にすることなく、入力バッファ
回路の高速化を図ることができる、すなわち入力バッフ
ァ回路の高速化と静電耐力を両立することができる半導
体集積回路を提供することにある。

【００１３】

【課題を解決するための手段】本発明の半導体集積回路
は、入力パッドに接続し静電気の放電を阻止するための
入力保護回路と、前記入力パッドから入力される信号を
前記入力保護回路を介して入力し後段の回路へ出力する
入力バッファ回路とを有する半導体集積回路において、
正極電源である第１の電源にカソードが接続された第１
のダイオードのアノードと、アノードが負極電源である
第２の電源に接続された第２のダイオードのカソードと
を直列に接続し、前記第１のダイオードと前記第２のダ
イオードとの接続点に一端が接続され他端が前記入力パ
ッドに接続された第１の抵抗器とから構成し、前記入力
パッドから入力される信号を前記第１の抵抗器を介した
出力する入力保護回路を有することを特徴とする。

【００１４】また、入力パッドに接続し静電気の放電を
阻止するための入力保護回路と、前記入力パッドから入
力される信号を前記入力保護回路を介して入力し後段の
回路へ出力する入力バッファ回路とを有する半導体集積
回路において、正極電源である第１の電源にカソードが
接続された第１のダイオードのアノードと、アノードが
負極電源である第２の電源に接続された第２のダイオー
ドのカソードとを直列に接続し、前記第１のダイオード
と前記第２のダイオードとの接続点に一端が接続され他
端が前記入力パッドに接続された第１の抵抗器とを有し
前記入力パッドから入力される信号を前記第１の抵抗器
を介して出力する入力保護回路と、前記入力保護回路の
出力をエミッタに入力しコレクタから出力するトランジ
スタと、正極電源である第３の電源と前記トランジスタ
のコレクタとの間に接続された第２の抵抗器と、負極電
源である第４の電源と前記トランジスタのエミッタとの
間に接続された定電流源と、前記第４の電源と前記トラ
ンジスタのベースとの間に接続された定電圧源とから構
成する入力バッファ回路とを有することを特徴とする。

【００１５】また、前記トランジスタはＮＰＮ型トラン
ジスタであることを特徴とする。

【００１６】また、入力パッドに接続し静電気の放電を
阻止するための入力保護回路と、前記入力パッドから入
力される信号を前記入力保護回路を介して入力し後段の
回路へ出力する入力バッファ回路とを有する半導体集積
回路において、正極電源である第１の電源にカソードが
接続された第１のダイオードのアノードと、アノードが
負極電源である第２の電源に接続された第２のダイオー
ドのカソードとを直列に接続し、前記第１のダイオード
と前記第２のダイオードとの接続点に一端が接続され他
端が前記入力パッドに接続された第１の抵抗器とを有し
前記入力パッドから入力される信号を前記第１の抵抗器
を介して出力する入力保護回路と、前記入力保護回路の
出力をエミッタに入力しコレクタから出力するトランジ
スタと、負極電源である第４の電源と前記トランジスタ
のコレクタとの間に接続された第２の抵抗器と、正極電
源である第３の電源と前記トランジスタのエミッタとの
間に接続された定電流源と、前記第３の電源と前記トラ
ンジスタのベースとの間に接続された定電圧源とから構
成する入力バッファ回路とを有することを特徴とする。

【００１７】また、前記トランジスタはＰＮＰ型トラン
ジスタであることを特徴とする。

【００１８】また、入力パッドに接続し静電気の放電を
阻止するための入力保護回路と、前記入力パッドから入
力される信号を前記入力保護回路を介して入力し後段の
回路へ出力する入力バッファ回路とを有する半導体集積
回路において、正極電源である第１の電源にカソードが
接続された第１のダイオードのアノードと、アノードが
負極電源である第２の電源に接続された第２のダイオー
ドのカソードとを直列に接続し、前記第１のダイオード
と前記第２のダイオードとの接続点に一端が接続され他
端が前記入力パッドに接続された第１の抵抗器とを有し
前記入力パッドから入力される信号を前記第１の抵抗器
を介して出力する入力保護回路と、前記入力保護回路の
出力をソースに入力しドレインから出力するＦＥＴと、
正極電源である第３の電源と前記ＦＥＴのドレインとの
間に接続された第２の抵抗器と、負極電源である第４の
電源と前記ＦＥＴのソースとの間に接続された定電流源
と、前記第４の電源と前記ＦＥＴのゲートとの間に接続
された定電圧源とから構成する入力バッファ回路とを有
することを特徴とする。

【００１９】また、前記ＦＥＴはＮｃｈ型ＦＥＴである
ことを特徴とする。

【００２０】また、入力パッドに接続し静電気の放電を
阻止するための入力保護回路と、前記入力パッドから入
力される信号を前記入力保護回路を介して入力し後段の
回路へ出力する入力バッファ回路とを有する半導体集積
回路において、正極電源である第１の電源にカソードが
接続された第１のダイオードのアノードと、アノードが
負極電源である第２の電源に接続された第２のダイオー
ドのカソードとを直列に接続し、前記第１のダイオード
と前記第２のダイオードとの接続点に一端が接続され他
端が前記入力パッドに接続された第１の抵抗器とを有し
前記入力パッドから入力される信号を前記第１の抵抗器
を介して出力する入力保護回路と、前記入力保護回路の
出力をソースに入力しドレインから出力するＦＥＴと、
負極電源である第４の電源と前記ＦＥＴのドレインとの
間に接続された第２の抵抗器と、正極電源である第３の
電源と前記ＦＥＴのソースとの間に接続された定電流源
と、前記第３の電源と前記ＦＥＴのゲートとの間に接続
された定電圧源とから構成する入力バッファ回路とを有
することを特徴とする。

【００２１】また、前記ＦＥＴはＰｃｈ型ＦＥＴである
ことを特徴とする。

【００２２】

【発明の実施の形態】本発明の実施の形態について図面
を参照して説明する。図１は第１の発明の回路図、図２
は第１の発明の波形図、図３は第１の発明の価モデルを
示す図、図４は第２の発明の回路図、図５は第３の発明
の回路図、図６は第４の発明の回路図である。

【００２３】次に第１の発明について図１、図２，図３
を参照して説明する。第１の発明は図１に示すように、
入力保護回路１０と、入力バッファ回路２０と、入力パ
ッド６０と、出力端子７０とから構成され、入力保護回
路１０は正電源（Ｖ１）１４にカソードが接続されたダ
イオード（Ｄ１）１２のアノードとアノードが負電源
（Ｖ２）１５に接続されたダイオード（Ｄ２）１３のカ
ソードとを直列に接続し、ダイオード（Ｄ１）１２とダ
イオード（Ｄ２）１３との接続点に一端が接続され他端
が入力パッド６０に接続された抵抗器（Ｒ１）１１とか
ら構成されている。

【００２４】入力バッファ回路２０は、コレクタを抵抗
器（Ｒ２）２２を通して正電源（Ｖ３）２３に接続する
と共に出力端子７０と接続し、エミッタを定電流源（Ｉ
Ｔ）２５を通して負電源（Ｖ４）２４に接続すると共に
入力保護回路１０のダイオード（Ｄ１）とダイオード
（Ｄ２）との接続点と接続し、ベースを定電圧源（Ｖ
Ｔ）２６を通して負電源（Ｖ４）２４に接続したＮＰＮ
トランジスタ（Ｑ１）２１により構成されている。

【００２５】図１の等価モデルは図３に示すように、入
力保護回路１０の抵抗器（Ｒ１）１１の抵抗値Ｒｉｎ
に、逆バイアスされたダイオード（Ｄ１）１２とダイオ
ード（Ｄ２）１３の容量成分の和のＣｅｓｄと、入力バ
ッファ回路２０のＮＰＮトランジスタ（Ｑ１）２１のエ
ミッタのインピーダンスｒｅとが並列に接続される。

【００２６】出力インピーダンスＲｓの信号源を入力パ
ッド６０を介して接続した場合、周波数帯域において直
流利得に対し利得が３ｄＢ小さくなる周波数をｆ−３ｄ
Ｂとすると、ｆ−３ｄＢ＝√（２−（１＋（Ｒｓ＋Ｒｉｎ）／ｒｅ）＾２）／（２π・（Ｒｓ＋Ｒｉｎ）・Ｃｅｓｄ）（式１）となる。式（１）において、ｒｅを小さくすることによ
りｆ−３ｄＢを大きくできる。

【００２７】このｒｅは電流源１０の電流値をＩとする
と、ｒｅ＝（ｋ・Ｔ）／（ｑ・Ｉ）（式２）ｋ：ボルツマン定数Ｔ：絶対温度ｑ：電子の電荷量で与えられ、電流値Ｉを大きくすることにより、ｒｅを
小さくできる。したがって、適当なＩを与えることによ
り高速化が可能になる。

【００２８】図２に図１を合わせて参照し回路動作につ
いて説明する。

【００２９】入力パッド６０に図２（Ａ）に示す入力電
圧信号を印加した場合、入力バッファ回路２０のトラン
ジスタ（Ｑ１）２１のエミッタのインピーダンスは低イ
ンピーダンスであるため、エミッタ電圧は図２（Ｂ）に
示すように小さな振幅となる。

【００３０】また、トランジスタ９（Ｑ１）２１エミッ
タ電流は、入力保護回路１０の抵抗器（Ｒ１）１１に流
れる電流と定電流源（ＩＴ）２５の電流Ｉの和となる。
抵抗器（Ｒ１）１１に流れる電流は入力電圧信号（Ａ）
とトランジスタ（Ｑ１）２１のエミッタ電圧の差電圧を
抵抗器（Ｒ１）１１の抵抗値で割った値となり、図２
（Ｃ）に示すようなエミッタ電流が流れる。

【００３１】入力バッファ回路２０の出力端子７０の電
圧は、［電源（Ｖ３）２３の電圧値］−［抵抗器（Ｒ
２）２３の抵抗値］×［トランジスタ（Ｑ１）２１のコ
レクタ電流］で与えられ、トランジスタ（Ｑ１）２１の
順方向電流増幅率が十分に大きい場合、エミッタ電流≒
コレクタ電流となり、図２（Ｄ）に示すような出力電圧
信号が出力端子７０に出力される。

【００３２】次に第２の発明について図４を参照して説
明する。第２の発明は図２に示すように、入力保護回路
１０と、入力バッファ回路３０と、入力パッド６０と、
出力端子７０とから構成され、入力保護回路１０は正電
源（Ｖ１）１４にカソードが接続されたダイオード（Ｄ
１）１２のアノードとアノードが負電源（Ｖ２）１５に
接続されたダイオード（Ｄ２）１３のカソードとを直列
に接続し、ダイオード（Ｄ１）１２とダイオード（Ｄ
２）１３との接続点に一端が接続され他端が入力パッド
６０に接続された抵抗器（Ｒ１）１１とから構成されて
いる。

【００３３】入力バッファ回路３０は、コレクタを抵抗
器（Ｒ２）３２を通して負電源（Ｖ４）３４に接続する
と共に出力端子７０と接続し、エミッタを定電流源（Ｉ
Ｔ）３５を通して正電源（Ｖ３）３３に接続すると共に
入力保護回路１０のダイオード（Ｄ１）とダイオード
（Ｄ２）との接続点と接続し、ベースを定電圧源（Ｖ
Ｔ）３６を通して正電源（Ｖ３）３３に接続したＰＮＰ
トランジスタ（Ｑ２）３１により構成されている。

【００３４】回路動作は上記第１の発明と同様であるた
め省略する。

【００３５】次に第３の発明について図５を参照して説
明する。第３の発明は図５に示すように、入力保護回路
１０と、入力バッファ回路４０と、入力パッド６０と、
出力端子７０とから構成され、入力保護回路１０は正電
源（Ｖ１）１４にカソードが接続されたダイオード（Ｄ
１）１２のアノードとアノードが負電源（Ｖ２）１５に
接続されたダイオード（Ｄ２）１３のカソードとを直列
に接続し、ダイオード（Ｄ１）１２とダイオード（Ｄ
２）１３との接続点に一端が接続され他端が入力パッド
６０に接続された抵抗器（Ｒ１）１１とから構成されて
いる。

【００３６】入力バッファ回路４０は、ドレインを抵抗
器（Ｒ２）４２を通して正電源（Ｖ３）４３に接続する
と共に出力端子７０と接続し、ソースを定電流源（Ｉ
Ｔ）４５を通して負電源（Ｖ４）４４に接続すると共に
入力保護回路１０のダイオード（Ｄ１）とダイオード
（Ｄ２）との接続点と接続し、ゲートを定電圧源（Ｖ
Ｔ）４６を通して負電源（Ｖ４）４４に接続したＮｃｈ
ＦＥＴ（Ｑ３）４１により構成されている。

【００３７】回路動作は上記第１の発明と同様であるた
め省略する。

【００３８】次に第４の発明について図６を参照して説
明する。第４の発明は図６に示すように、入力保護回路
１０と、入力バッファ回路５０と、入力パッド６０と、
出力端子７０とから構成され、入力保護回路１０は正電
源（Ｖ１）１４にカソードが接続されたダイオード（Ｄ
１）１２のアノードとアノードが負電源（Ｖ２）１５に
接続されたダイオード（Ｄ２）１３のカソードとを直列
に接続し、ダイオード（Ｄ１）１２とダイオード（Ｄ
２）１３との接続点に一端が接続され他端が入力パッド
６０に接続された抵抗器（Ｒ１）１１とから構成されて
いる。

【００３９】入力バッファ回路５０は、ソースを抵抗器
（Ｒ２）５２を通して負電源（Ｖ４）５４に接続すると
共に出力端子７０と接続し、ドレインを定電流源（Ｉ
Ｔ）５５を通して正電源（Ｖ３）５３に接続すると共に
入力保護回路１０のダイオード（Ｄ１）とダイオード
（Ｄ２）との接続点と接続し、ゲートを定電圧源（Ｖ
Ｔ）５６を通して正電源（Ｖ３）５３に接続したＰｃｈ
ＦＥＴ（Ｑ４）５１により構成されている。

【００４０】回路動作は上記第１の発明と同様であるた
め省略する。

【００４１】

【発明の効果】以上説明したように本発明は、入力バッ
ファ回路にＮＰＮトランジスタ、ＰＮＰトランジスタ、
ＮｃｈＦＥＴ、ＰｃｈＦＥＴを使用し、ＮＰＮまたはＰ
ＮＰトランジスタのエミッタを定電流源を通して電源電
圧に接続し且つベースに定電圧源を接続することにより
ベース接地回路を構成し、またＮｃｈＦＥＴまたはＰｃ
ｈＦＥＴのソースを定電流源を通して電源電圧に接続し
且つゲートに定電圧源を接続することによりゲート接地
回路を構成したので、定電流源の電流値を大きくするこ
とによりエミッタまたはソースのインピーダンスを低イ
ンピーダンスとすることができる。

【００４２】また、エミッタまたはソースを低インピー
ダンスにすることにより、周波数特性を改善できる。

【００４３】従って、定電流源の電流値を最適に設定す
ることにより入力バッファ回路を高速化することができ
る。

【００４４】また、入力保護回路に周波数特性を改善す
るための容量成分が存在しないので、静電耐力が向上す
る。

【図面の簡単な説明】

【図１】第１の発明の回路図である。

【図２】第１の発明の波形図である。

【図３】第１の発明の等価モデルを示す図である。

【図４】第２の発明の回路図である。

【図５】第３の発明の回路図である。

【図６】第４の発明の回路図である。

【図７】従来の回路図である。

【図８】従来の回路図である。

【符号の説明】

１０入力保護回路１１抵抗器Ｒ１１２ダイオードＤ１１３ダイオードＤ２１４正電源Ｖ１１５負電源Ｖ２２０入力バッファ回路２１ＮＰＮトランジスタＱ１２２抵抗器Ｒ２２３正電源Ｖ３２４負電源Ｖ４２５定電流源ＩＴ２６定電圧源ＶＴ３０入力バッファ回路３１ＮＰＮトランジスタＱ２３２抵抗器Ｒ２３３正電源Ｖ３３４負電源Ｖ４３５定電流源ＩＴ３６定電圧源ＶＴ４０入力バッファ回路４１ＮｃｈＦＥＴＱ３４２抵抗器Ｒ２４３正電源Ｖ３４４負電源Ｖ４４５定電流源ＩＴ４６定電圧源ＶＴ５０入力バッファ回路５１ＰｃｈＦＥＴＱ４５２抵抗器Ｒ２５３正電源Ｖ３５４負電源Ｖ４５５定電流源ＩＴ５６定電圧源ＶＴ

Claims

【特許請求の範囲】

【請求項１】入力パッドに接続し静電気の放電を阻止
するための入力保護回路と、前記入力パッドから入力さ
れる信号を前記入力保護回路を介して入力し後段の回路
へ出力する入力バッファ回路とを有する半導体集積回路
において、正極電源である第１の電源にカソードが接続
された第１のダイオードのアノードと、アノードが負極
電源である第２の電源に接続された第２のダイオードの
カソードとを直列に接続し、前記第１のダイオードと前
記第２のダイオードとの接続点に一端が接続され他端が
前記入力パッドに接続された第１の抵抗器とから構成
し、前記入力パッドから入力される信号を前記第１の抵
抗器を介した出力する入力保護回路を有することを特徴
とする半導体集積回路。
【請求項２】入力パッドに接続し静電気の放電を阻止
するための入力保護回路と、前記入力パッドから入力さ
れる信号を前記入力保護回路を介して入力し後段の回路
へ出力する入力バッファ回路とを有する半導体集積回路
において、正極電源である第１の電源にカソードが接続
された第１のダイオードのアノードと、アノードが負極
電源である第２の電源に接続された第２のダイオードの
カソードとを直列に接続し、前記第１のダイオードと前
記第２のダイオードとの接続点に一端が接続され他端が
前記入力パッドに接続された第１の抵抗器とを有し前記
入力パッドから入力される信号を前記第１の抵抗器を介
して出力する入力保護回路と、前記入力保護回路の出力
をエミッタに入力しコレクタから出力するトランジスタ
と、正極電源である第３の電源と前記トランジスタのコ
レクタとの間に接続された第２の抵抗器と、負極電源で
ある第４の電源と前記トランジスタのエミッタとの間に
接続された定電流源と、前記第４の電源と前記トランジ
スタのベースとの間に接続された定電圧源とから構成す
る入力バッファ回路とを有することを特徴とする半導体
集積回路。
【請求項３】前記トランジスタはＮＰＮ型トランジス
タであることを特徴とする請求項２記載の半導体集積回
路。
【請求項４】入力パッドに接続し静電気の放電を阻止
するための入力保護回路と、前記入力パッドから入力さ
れる信号を前記入力保護回路を介して入力し後段の回路
へ出力する入力バッファ回路とを有する半導体集積回路
において、正極電源である第１の電源にカソードが接続
された第１のダイオードのアノードと、アノードが負極
電源である第２の電源に接続された第２のダイオードの
カソードとを直列に接続し、前記第１のダイオードと前
記第２のダイオードとの接続点に一端が接続され他端が
前記入力パッドに接続された第１の抵抗器とを有し前記
入力パッドから入力される信号を前記第１の抵抗器を介
して出力する入力保護回路と、前記入力保護回路の出力
をエミッタに入力しコレクタから出力するトランジスタ
と、負極電源である第４の電源と前記トランジスタのコ
レクタとの間に接続された第２の抵抗器と、正極電源で
ある第３の電源と前記トランジスタのエミッタとの間に
接続された定電流源と、前記第３の電源と前記トランジ
スタのベースとの間に接続された定電圧源とから構成す
る入力バッファ回路とを有することを特徴とする半導体
集積回路。
【請求項５】前記トランジスタはＰＮＰ型トランジス
タであることを特徴とする請求項４記載の半導体集積回
路。
【請求項６】入力パッドに接続し静電気の放電を阻止
するための入力保護回路と、前記入力パッドから入力さ
れる信号を前記入力保護回路を介して入力し後段の回路
へ出力する入力バッファ回路とを有する半導体集積回路
において、正極電源である第１の電源にカソードが接続
された第１のダイオードのアノードと、アノードが負極
電源である第２の電源に接続された第２のダイオードの
カソードとを直列に接続し、前記第１のダイオードと前
記第２のダイオードとの接続点に一端が接続され他端が
前記入力パッドに接続された第１の抵抗器とを有し前記
入力パッドから入力される信号を前記第１の抵抗器を介
して出力する入力保護回路と、前記入力保護回路の出力
をソースに入力しドレインから出力するＦＥＴと、正極
電源である第３の電源と前記ＦＥＴのドレインとの間に
接続された第２の抵抗器と、負極電源である第４の電源
と前記ＦＥＴのソースとの間に接続された定電流源と、
前記第４の電源と前記ＦＥＴのゲートとの間に接続され
た定電圧源とから構成する入力バッファ回路とを有する
ことを特徴とする半導体集積回路。
【請求項７】前記ＦＥＴはＮｃｈ型ＦＥＴであること
を特徴とする請求項６記載の半導体集積回路。
【請求項８】入力パッドに接続し静電気の放電を阻止
するための入力保護回路と、前記入力パッドから入力さ
れる信号を前記入力保護回路を介して入力し後段の回路
へ出力する入力バッファ回路とを有する半導体集積回路
において、正極電源である第１の電源にカソードが接続
された第１のダイオードのアノードと、アノードが負極
電源である第２の電源に接続された第２のダイオードの
カソードとを直列に接続し、前記第１のダイオードと前
記第２のダイオードとの接続点に一端が接続され他端が
前記入力パッドに接続された第１の抵抗器とを有し前記
入力パッドから入力される信号を前記第１の抵抗器を介
して出力する入力保護回路と、前記入力保護回路の出力
をソースに入力しドレインから出力するＦＥＴと、負極
電源である第４の電源と前記ＦＥＴのドレインとの間に
接続された第２の抵抗器と、正極電源である第３の電源
と前記ＦＥＴのソースとの間に接続された定電流源と、
前記第３の電源と前記ＦＥＴのゲートとの間に接続され
た定電圧源とから構成する入力バッファ回路とを有する
ことを特徴とする半導体集積回路。
【請求項９】前記ＦＥＴはＰｃｈ型ＦＥＴであること
を特徴とする請求項８記載の半導体集積回路。