JPH0685569A - 増幅器回路 - Google Patents
増幅器回路Info
- Publication number
- JPH0685569A JPH0685569A JP4274781A JP27478192A JPH0685569A JP H0685569 A JPH0685569 A JP H0685569A JP 4274781 A JP4274781 A JP 4274781A JP 27478192 A JP27478192 A JP 27478192A JP H0685569 A JPH0685569 A JP H0685569A
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- Japan
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- input
- amplifier circuit
- voltage
- differential amplifier
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Abstract
(57)【要約】
【目的】入力電圧が電源電圧いっぱいまで使用可能な差
動増幅回路を実現する。 【構成】たとえばインバータアンプの出力端子と出力駆
動用のロ形及びｐ形トランジスタのソース電極それぞれ
の間に負荷抵抗を接続する等の手段により、出力電圧範
囲が入力電圧範囲より圧縮された前置増幅回路を構成
し、その前置増幅回路と公知の差動増幅回路を組合せる
ことにより、全体として入力ダイナミックレンジの広い
差動増幅回路を実現する。
動増幅回路を実現する。 【構成】たとえばインバータアンプの出力端子と出力駆
動用のロ形及びｐ形トランジスタのソース電極それぞれ
の間に負荷抵抗を接続する等の手段により、出力電圧範
囲が入力電圧範囲より圧縮された前置増幅回路を構成
し、その前置増幅回路と公知の差動増幅回路を組合せる
ことにより、全体として入力ダイナミックレンジの広い
差動増幅回路を実現する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体で構成した差動
増幅回路に関するものである。
増幅回路に関するものである。
【０００２】
【従来の技術】半導体技術の発達に伴い、演算増幅器や
コンパレータ等がＬＳＩ化され種々の電子回路に用いら
れているが、その入力段には差動増幅回路が必要であ
り、ＣＭＯＳ−ＬＳＩを例にとると、従来、図１のよう
な構成の回路が用いられていた。図の１Ｔｒ１は定電流
源を構成するｎ形トランジスタであり、２Ｔｒ２及び３
Ｔｒ３のｎ形トランジスタで構成される差動増幅器に一
定の電流を供給する働きをする。４Ｔｒ４及び５Ｔｒ５
は負荷抵抗として使用されているｐ形トランジスタであ
り、６（＋）入力端子と７（−）入力端子に入力された
電圧の差が２Ｔｒ２と３Ｔｒ３で増幅されて８出力端子
に出力される。１０Ｖｄｄ及び１１Ｖｓｓはそれぞれ正
及び負の電源端子であり、これらの回路は電源電圧Ｖｄ
ｄ−Ｖｓｓのもとで動作している。 したがってこれら
が正常に動作するためには、図１中の全てのノード電圧
は原則としてＶｄｄ以下でかつＶｓｓ以上となっている
必要がある。 さらにＬＳＩ中のＭＯＳトランジスタ
は、一般的にはＶｇｓ（ゲート・ソース間電圧）の絶対
値がある一定の正の値Ｖｔｈ（スレシュホールド電圧）
を越えないとドレイン電流が流れないいわゆるエンハン
スメント形であるから、６（＋）入力及び７（−）入力
の端子にはＶｓｓよりも少なくともＶｔｈ以上、またさ
らに１Ｔｒ１のドレイン・ソース間の動作電圧を考慮す
るとそれ以上に高い電圧を入力しないと回路が正常に動
作しないという条件がついていた。Ｖｔｈは、通常０．
８Ｖ程度の値であるから、図１の従来の回路構成では、
Ｖｓｓから１Ｖ程度以上高い入力電圧が必要であり、実
際に使用可能な入力電圧範囲（ダイナミックレンジ）は
Ｖｄｄ−Ｖｓｓよりも１Ｖ程度低くなってしまうので、
特に電源に低電圧の電池を使用するような用途では問題
となっていた。
コンパレータ等がＬＳＩ化され種々の電子回路に用いら
れているが、その入力段には差動増幅回路が必要であ
り、ＣＭＯＳ−ＬＳＩを例にとると、従来、図１のよう
な構成の回路が用いられていた。図の１Ｔｒ１は定電流
源を構成するｎ形トランジスタであり、２Ｔｒ２及び３
Ｔｒ３のｎ形トランジスタで構成される差動増幅器に一
定の電流を供給する働きをする。４Ｔｒ４及び５Ｔｒ５
は負荷抵抗として使用されているｐ形トランジスタであ
り、６（＋）入力端子と７（−）入力端子に入力された
電圧の差が２Ｔｒ２と３Ｔｒ３で増幅されて８出力端子
に出力される。１０Ｖｄｄ及び１１Ｖｓｓはそれぞれ正
及び負の電源端子であり、これらの回路は電源電圧Ｖｄ
ｄ−Ｖｓｓのもとで動作している。 したがってこれら
が正常に動作するためには、図１中の全てのノード電圧
は原則としてＶｄｄ以下でかつＶｓｓ以上となっている
必要がある。 さらにＬＳＩ中のＭＯＳトランジスタ
は、一般的にはＶｇｓ（ゲート・ソース間電圧）の絶対
値がある一定の正の値Ｖｔｈ（スレシュホールド電圧）
を越えないとドレイン電流が流れないいわゆるエンハン
スメント形であるから、６（＋）入力及び７（−）入力
の端子にはＶｓｓよりも少なくともＶｔｈ以上、またさ
らに１Ｔｒ１のドレイン・ソース間の動作電圧を考慮す
るとそれ以上に高い電圧を入力しないと回路が正常に動
作しないという条件がついていた。Ｖｔｈは、通常０．
８Ｖ程度の値であるから、図１の従来の回路構成では、
Ｖｓｓから１Ｖ程度以上高い入力電圧が必要であり、実
際に使用可能な入力電圧範囲（ダイナミックレンジ）は
Ｖｄｄ−Ｖｓｓよりも１Ｖ程度低くなってしまうので、
特に電源に低電圧の電池を使用するような用途では問題
となっていた。
【０００３】
【発明が解決しようとする課題】本発明は、入力のダイ
ナミックレンジの低下を防止し、電源電圧いっぱいまで
入力電圧が使用できる差動増幅器を実現することを目的
としたものである。
ナミックレンジの低下を防止し、電源電圧いっぱいまで
入力電圧が使用できる差動増幅器を実現することを目的
としたものである。
【０００４】
【課題を解決するための手段】本発明は、図１に示す従
来の差動増幅回路の（＋）及び（−）の入力端子のそれ
ぞれにレベル変換用の前置アンプを接続することによっ
て入力のダイナミックレンジを広げるものである。
来の差動増幅回路の（＋）及び（−）の入力端子のそれ
ぞれにレベル変換用の前置アンプを接続することによっ
て入力のダイナミックレンジを広げるものである。
【０００５】
【作用】すなわちＶｄｄ〜Ｖｓｓの範囲の入力電圧を図
１の差動増幅回路で動作可能な入力電圧範囲に圧縮する
ことにより、前置増幅回路＋差動増幅回路の組合せとし
て広入力ダイナミックレンジの増幅回路を実現するもの
である。
１の差動増幅回路で動作可能な入力電圧範囲に圧縮する
ことにより、前置増幅回路＋差動増幅回路の組合せとし
て広入力ダイナミックレンジの増幅回路を実現するもの
である。
【０００６】
【実施例】以下図面を使用してこれらを具体的に説明す
る。図２は本発明による前置増幅回路をＭＯＳトランジ
スタを使用してインバータアンプで構成した例を、図３
はその入・出力電圧特性を示したものである。 図２の
２１ｐ形トランジスタ及び２２ｎ形トランジスタは２３
を入力、２４を出力端子とした公知のＣＭＯＳインバー
タアンプ回路であり、その入・出力電圧特性は図３の３
１に示すとおり、入力電圧がＶｄｄとＶｓｓのほぼ中間
となる付近で急峻に反転する特性を示す。 しかしなが
ら図２に示すようにインバータアンプの２４出力端子と
ｐ形トランジスタのソース（電流供給源電極）との間に
２７第１の抵抗素子を、また２４出力端子とｎ形トラン
ジスタのソースとの間に２８第２の抵抗素子を接続する
と、図３の３２に示すようななだらかな入・出力特性と
なり、３３出力電圧範囲は入力電圧に比べてダイナミッ
クレンジが圧縮された形となる。したがって３４出力電
圧最小値がたとえば前記「従来技術」の項で説明した１
Ｖより十分高くなるように図２の各抵抗値やトランジス
タのサイズ等を設定すれば、図２の増幅回路と従来の差
動増幅回路を組合せることにより、全体として広入力ダ
イナミックレンジの差動増幅回路が実現できる。
る。図２は本発明による前置増幅回路をＭＯＳトランジ
スタを使用してインバータアンプで構成した例を、図３
はその入・出力電圧特性を示したものである。 図２の
２１ｐ形トランジスタ及び２２ｎ形トランジスタは２３
を入力、２４を出力端子とした公知のＣＭＯＳインバー
タアンプ回路であり、その入・出力電圧特性は図３の３
１に示すとおり、入力電圧がＶｄｄとＶｓｓのほぼ中間
となる付近で急峻に反転する特性を示す。 しかしなが
ら図２に示すようにインバータアンプの２４出力端子と
ｐ形トランジスタのソース（電流供給源電極）との間に
２７第１の抵抗素子を、また２４出力端子とｎ形トラン
ジスタのソースとの間に２８第２の抵抗素子を接続する
と、図３の３２に示すようななだらかな入・出力特性と
なり、３３出力電圧範囲は入力電圧に比べてダイナミッ
クレンジが圧縮された形となる。したがって３４出力電
圧最小値がたとえば前記「従来技術」の項で説明した１
Ｖより十分高くなるように図２の各抵抗値やトランジス
タのサイズ等を設定すれば、図２の増幅回路と従来の差
動増幅回路を組合せることにより、全体として広入力ダ
イナミックレンジの差動増幅回路が実現できる。
【０００７】以上の説明では、半導体素子としてＭＯＳ
トランジスタを、抵抗素子として通常の抵抗素子を使用
した例を示したが、半導体素子としてはたとえばバイポ
ーラトランジスタでももちろん同様に構成できるし、抵
抗素子としては図４に示すようにＭＯＳ抵抗を使用する
ことも可能である。また抵抗素子の一端は、半導体素子
の電流供給源電極ではなく、図５に示すように独立した
電圧源又は電流源に接続しても同様な効果を得ることが
できる。前置増幅回路は、最も簡単に構成できる例とし
てＣＭＯＳインバータアンプを例にとって説明Ｌたが、
より複雑な他の形式のアンプでももちろん可能である。
トランジスタを、抵抗素子として通常の抵抗素子を使用
した例を示したが、半導体素子としてはたとえばバイポ
ーラトランジスタでももちろん同様に構成できるし、抵
抗素子としては図４に示すようにＭＯＳ抵抗を使用する
ことも可能である。また抵抗素子の一端は、半導体素子
の電流供給源電極ではなく、図５に示すように独立した
電圧源又は電流源に接続しても同様な効果を得ることが
できる。前置増幅回路は、最も簡単に構成できる例とし
てＣＭＯＳインバータアンプを例にとって説明Ｌたが、
より複雑な他の形式のアンプでももちろん可能である。
【０００８】
【発明の効果】以上説明したように本発明によれば、電
源電圧いっぱいまで入力電圧が使用できる差動増幅回路
が実現できるから、特に低電源電圧動作が要求される端
末装置に使用する演算増幅器やコンパレータ等を入力ダ
イナミックレンジを損うことなく容易に設計することが
可能となる。
源電圧いっぱいまで入力電圧が使用できる差動増幅回路
が実現できるから、特に低電源電圧動作が要求される端
末装置に使用する演算増幅器やコンパレータ等を入力ダ
イナミックレンジを損うことなく容易に設計することが
可能となる。
【図１】従来の差動増幅回路の構成例である。
【図２】本発明による前置増幅回路の構成例である。
【図３】前置増幅回路の入・出力電圧特性である。
【図４】本発明による前置増幅回路の他の構成例（ＭＯ
Ｓ抵抗使用）である。
Ｓ抵抗使用）である。
【図５】本発明による前置増幅回路の他の構成例（電圧
源又は電流源使用）である。
源又は電流源使用）である。
１，２，３，２２・・・ｎ形トランジスタ ４，５，２１・・・・・ｐ形トランジスタ ６・・・・・・・・・・差動増輻回路の（＋）入力端子 ７・・・・・・・・・・差動増幅回路の（−）入力端子 ８・・・・・・・・・・差動増幅回路の出力端子 ９・・・・・・・・・・バイアス電圧入力端子 １０，２５・・・・・・・Ｖｄｄ：正の電源端子 １１，２６・・・・・・・Ｖｓｓ：負の電源端子 ２３・・・・・・・・・・前置増幅回路の入力端子 ２４・・・・・・・・・・前置増幅回路の出力端子 ２７・・・・・・・・・・第１の抵抗素子 ２８・・・・・・・・・・第２の抵抗素子 ２９・・・・・・・・・・第１の電圧源又は電流源 ３０・・・・・・・・・・第２の電圧源又は電流源 ３１・・・・・・・・・・公知のインバータアンプの入
・出力電圧特性 ３２・・・・・・・・・・本発明例の前置増幅回路の入
・出力電圧特性 ３３・・・・・・・・・・出力電圧範囲 ３４・・・・・・・・・・出力電圧最小値
・出力電圧特性 ３２・・・・・・・・・・本発明例の前置増幅回路の入
・出力電圧特性 ３３・・・・・・・・・・出力電圧範囲 ３４・・・・・・・・・・出力電圧最小値
Claims (2)
- 【請求項１】「出力端子と出力を駆動するｐ形半導体素
子の電流供給源電極との間」あるいは「出力端子と第１
の電圧源又は電流源との間」に第１の抵抗素子を接続
し、「出力端子と出力を駆動するｎ形半導体素子の電流
供給源電極との間」あるいは「出力端子と第２の電圧源
又は電流源との間」に第２の抵抗素子を接続したことを
特徴とする増幅器回路 - 【請求項２】差動増幅回路の（＋）及び（−）の入力端
子のそれぞれに「請求項１」の増幅器回路を前置したこ
とを特徴とする増幅器回路
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4274781A JPH0685569A (ja) | 1992-09-01 | 1992-09-01 | 増幅器回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4274781A JPH0685569A (ja) | 1992-09-01 | 1992-09-01 | 増幅器回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0685569A true JPH0685569A (ja) | 1994-03-25 |
Family
ID=17546476
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4274781A Pending JPH0685569A (ja) | 1992-09-01 | 1992-09-01 | 増幅器回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0685569A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005050833A1 (ja) * | 2003-11-20 | 2005-06-02 | Renesas Technology Corp. | 増幅回路 |
| JP2018517331A (ja) * | 2015-07-10 | 2018-06-28 | ユニスト（ウルサン ナショナル インスティテュート オブ サイエンス アンド テクノロジー） | ３進数論理回路 |
-
1992
- 1992-09-01 JP JP4274781A patent/JPH0685569A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005050833A1 (ja) * | 2003-11-20 | 2005-06-02 | Renesas Technology Corp. | 増幅回路 |
| JP2018517331A (ja) * | 2015-07-10 | 2018-06-28 | ユニスト（ウルサン ナショナル インスティテュート オブ サイエンス アンド テクノロジー） | ３進数論理回路 |
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