JPH03205851A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH03205851A JPH03205851A JP2001851A JP185190A JPH03205851A JP H03205851 A JPH03205851 A JP H03205851A JP 2001851 A JP2001851 A JP 2001851A JP 185190 A JP185190 A JP 185190A JP H03205851 A JPH03205851 A JP H03205851A
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- Japan
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- film resistor
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- 239000010409 thin film Substances 0.000 claims abstract description 44
- 238000009966 trimming Methods 0.000 claims abstract description 34
- 230000002950 deficient Effects 0.000 description 7
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 3
- 230000003321 amplification Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 238000003199 nucleic acid amplification method Methods 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000007689 inspection Methods 0.000 description 1
- 230000001105 regulatory effect Effects 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
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- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路に関し、特にトリミング・コー
ド設定回路を含む半導体集積回路に関する。
ド設定回路を含む半導体集積回路に関する。
一般に、半導体集積回路において、アナログ回路等にお
ける基準電圧値の設定および回路電流値の設定等に当っ
ては、カタログ規格として極めて厳しい数値を求められ
る場合には、前記基準電圧値および回路電流値等を当該
カタログ規格内に収めるために、所定のトリミング・コ
ード設定回路が必要とされている。
ける基準電圧値の設定および回路電流値の設定等に当っ
ては、カタログ規格として極めて厳しい数値を求められ
る場合には、前記基準電圧値および回路電流値等を当該
カタログ規格内に収めるために、所定のトリミング・コ
ード設定回路が必要とされている。
第３図に示されるのは、従来のトリミング・コード設定
回路を含む半導体集積回路の部分回路図で、トリミング
・コード設定回路が主体として表示されており、端子６
０および６２がら供給される高電源電圧Ｖｏｏ （ ＋
５ Ｖ ）および端子６ｌおよび６３から供給される
低電源電圧ＶＳＳ（−５Ｖ）の間において、トリミング
ーコード設定回路が３個並列に形成されている場合の一
例である。第３図において、ＰチャネルＭＯＳトランジ
スタｌ６および定電流源ｌ７に対応して、それぞれトリ
ミング・コード設定回路を形成するＰチャネルＭＯＳ｝
−ランジスタｌ８および薄膜抵抗２４、ＰチャネルＭＯ
ｓトランジスタ１９および薄膜抵抗２５、およびＰチャ
ネルＭＯＳトランジスタ２０および薄膜抵抗２６が、相
互に並列接続され、各薄膜抵抗の一端には、それぞれイ
ンバータ２１． ２２および２３が接続されて、それぞ
れのインバータ出力は所定のデコーダ回路に接続されて
いる。
回路を含む半導体集積回路の部分回路図で、トリミング
・コード設定回路が主体として表示されており、端子６
０および６２がら供給される高電源電圧Ｖｏｏ （ ＋
５ Ｖ ）および端子６ｌおよび６３から供給される
低電源電圧ＶＳＳ（−５Ｖ）の間において、トリミング
ーコード設定回路が３個並列に形成されている場合の一
例である。第３図において、ＰチャネルＭＯＳトランジ
スタｌ６および定電流源ｌ７に対応して、それぞれトリ
ミング・コード設定回路を形成するＰチャネルＭＯＳ｝
−ランジスタｌ８および薄膜抵抗２４、ＰチャネルＭＯ
ｓトランジスタ１９および薄膜抵抗２５、およびＰチャ
ネルＭＯＳトランジスタ２０および薄膜抵抗２６が、相
互に並列接続され、各薄膜抵抗の一端には、それぞれイ
ンバータ２１． ２２および２３が接続されて、それぞ
れのインバータ出力は所定のデコーダ回路に接続されて
いる。
トリミング・コード設定回路の動作については、その内
のＰチャネルＭＯＳ｝ランジスタ１９および薄膜抵抗２
５を含むトリミング・コード設定回路について説明する
。他のトリミング・ゴード設定回路については同様の動
作であるので説明は省略する。
のＰチャネルＭＯＳ｝ランジスタ１９および薄膜抵抗２
５を含むトリミング・コード設定回路について説明する
。他のトリミング・ゴード設定回路については同様の動
作であるので説明は省略する。
ＰチャネルＭＯＳトランジスタｌ９は、ＰチャネルＭＯ
Ｓ｝−ランジスタｌ６とミラー接続されており、定電流
源ｌ７により規定される電流を流すように規制されてい
る。すなわち、ＰチャネルＭＯＳトランジスタｌ９と薄
膜抵抗２５によるレシオ回路が形成される。ここで、薄
膜抵抗２５が切断されていない状態においては、Ｐチャ
ネルＭＯＳ｝ランジスタｌ９の「オン」抵抗に比較して
、薄膜抵抗２５の抵抗値が小さい値に設定されているた
め、ＰチャネルＭＯＳ｝ランジスタｌ９のソースの電位
は、インバータ２２の論理しきい値電圧以下に低下する
．従って、インバータ２２の出力は高レベルにて出力さ
れて、デコーダ回路に送出される． 次に、薄膜抵抗２５が切断された場合においては、当然
のことながらＰチャネルＭＯＳトランジスタｌ９のソー
スの電位は、インバータ２２の論理しきい値電圧よりも
高くなる。従って、インバータ２２の出力は低レベルに
て出力され、デコーダ回路に送出される。すなわち、薄
膜抵抗２５における切断の有無によって、トリミング・
コードの設定が可能となる。勿論、薄膜抵抗２４および
２６が切断された場合についても全く同様である。上記
の薄膜抵抗２５が切断され、薄膜抵抗２４および２６が
切断されない場合には、明らかに、インバータ２２から
は低レベルが出力され、インバータ２ｌおよび２３から
は、それぞれ高レベルが出力されて、トリミング・コー
ドの設定が行われる。
Ｓ｝−ランジスタｌ６とミラー接続されており、定電流
源ｌ７により規定される電流を流すように規制されてい
る。すなわち、ＰチャネルＭＯＳトランジスタｌ９と薄
膜抵抗２５によるレシオ回路が形成される。ここで、薄
膜抵抗２５が切断されていない状態においては、Ｐチャ
ネルＭＯＳ｝ランジスタｌ９の「オン」抵抗に比較して
、薄膜抵抗２５の抵抗値が小さい値に設定されているた
め、ＰチャネルＭＯＳ｝ランジスタｌ９のソースの電位
は、インバータ２２の論理しきい値電圧以下に低下する
．従って、インバータ２２の出力は高レベルにて出力さ
れて、デコーダ回路に送出される． 次に、薄膜抵抗２５が切断された場合においては、当然
のことながらＰチャネルＭＯＳトランジスタｌ９のソー
スの電位は、インバータ２２の論理しきい値電圧よりも
高くなる。従って、インバータ２２の出力は低レベルに
て出力され、デコーダ回路に送出される。すなわち、薄
膜抵抗２５における切断の有無によって、トリミング・
コードの設定が可能となる。勿論、薄膜抵抗２４および
２６が切断された場合についても全く同様である。上記
の薄膜抵抗２５が切断され、薄膜抵抗２４および２６が
切断されない場合には、明らかに、インバータ２２から
は低レベルが出力され、インバータ２ｌおよび２３から
は、それぞれ高レベルが出力されて、トリミング・コー
ドの設定が行われる。
なお、薄膜抵抗の切断については、通常、ＰチャネルＭ
ＯＳ｝ランジスタのソースからアルミニューム等による
パッドを取出し、テスター等によるウェハー検査工程に
おいて、切断しようとする薄膜抵抗に電圧を印加し、電
流を流して溶断するか、またはレーザにより所望の薄膜
抵抗のみを切断する等の方法が用いられている． 〔発明が解決しようとする課題〕 上述した従来のトリミングーコード設定回路を形成する
半導体集積回路においては、一度トリミング・コードが
設定されると、爾後の半導体集積回路本来のの効作時に
おいては、前記トリミング・コードは永久に不変でなけ
ればならない性質のものであり、その高信頼性が要求さ
れる。しかしながら、現実には、薄膜抵抗の切断状態が
不完全であるために、半導体集積阿路の動作中において
、トリミングーコードが不良になってしまう事態が発生
しており、このために、半導体集積回路自体の信頼性が
低下してしまうという欠点がある。
ＯＳ｝ランジスタのソースからアルミニューム等による
パッドを取出し、テスター等によるウェハー検査工程に
おいて、切断しようとする薄膜抵抗に電圧を印加し、電
流を流して溶断するか、またはレーザにより所望の薄膜
抵抗のみを切断する等の方法が用いられている． 〔発明が解決しようとする課題〕 上述した従来のトリミングーコード設定回路を形成する
半導体集積回路においては、一度トリミング・コードが
設定されると、爾後の半導体集積回路本来のの効作時に
おいては、前記トリミング・コードは永久に不変でなけ
ればならない性質のものであり、その高信頼性が要求さ
れる。しかしながら、現実には、薄膜抵抗の切断状態が
不完全であるために、半導体集積阿路の動作中において
、トリミングーコードが不良になってしまう事態が発生
しており、このために、半導体集積回路自体の信頼性が
低下してしまうという欠点がある。
本発明の半導体集積回路は、薄膜抵抗を切断するか否か
によって、所望のトリミング・コードを設定するトリミ
ングーコード設定回路を含む半導体集積回路において、
所定のトランジスタと前記薄膜抵抗を直列に接続して形
成されるレシオ回路対と、前記レシオ回路対の出力電圧
差を比較増幅して出力する手段と、を備えて構成される
。
によって、所望のトリミング・コードを設定するトリミ
ングーコード設定回路を含む半導体集積回路において、
所定のトランジスタと前記薄膜抵抗を直列に接続して形
成されるレシオ回路対と、前記レシオ回路対の出力電圧
差を比較増幅して出力する手段と、を備えて構成される
。
次に、本発明について・図面を参照して説明する。第１
図は、本発明の第１の実施例における、トリミング・コ
ード設定回路に関連する部分阿路図で、トリミング・コ
ード設定回路が主として表示されている。第１図に示さ
れるように、本実施例は、ＰチャネルＭＯＳトランジス
タ１および定電流源２に対応して、ＰチャネルＭＯＳ｝
ランジスタ３および薄膜抵抗６を含むレシオ回路と、同
じくＰチャネルＭＯＳトランジスタ４および薄膜抵抗７
を含むレシオ回路と、ＰチャネルＭＯＳ｝ランジスタ３
およびＰチャネルＭＯＳ｝ランジスタ４のソース出力が
、それぞれ正相入力側および逆相入力側に入力されるコ
ンパレータ５と、を備えて構或される。
図は、本発明の第１の実施例における、トリミング・コ
ード設定回路に関連する部分阿路図で、トリミング・コ
ード設定回路が主として表示されている。第１図に示さ
れるように、本実施例は、ＰチャネルＭＯＳトランジス
タ１および定電流源２に対応して、ＰチャネルＭＯＳ｝
ランジスタ３および薄膜抵抗６を含むレシオ回路と、同
じくＰチャネルＭＯＳトランジスタ４および薄膜抵抗７
を含むレシオ回路と、ＰチャネルＭＯＳ｝ランジスタ３
およびＰチャネルＭＯＳ｝ランジスタ４のソース出力が
、それぞれ正相入力側および逆相入力側に入力されるコ
ンパレータ５と、を備えて構或される。
第１図において、端子５ｌおよび５３からは高電源電圧
ｖｏｎが供給され、端子５２および５４からは低電源電
圧Ｖ５５が供給されている。
ｖｏｎが供給され、端子５２および５４からは低電源電
圧Ｖ５５が供給されている。
また、薄膜抵抗６および７の抵抗値ＲｌおよびＲ２は、
次式が成立するように設定される。
次式が成立するように設定される。
Ｒ．＞Ｒ２・−・・・−・・・−・・（Ｌ）但し、第１
図に示される第１の実施例は、トリミング・コードを一
つ設定する場合に適用される半導体集積回路の一例であ
り、前述の従来例におけるように、３個のトリミングー
コードを設定する場合には、第１図に示される破線内に
含まれる回路が３個必要となる。７ 本実施例においては、トリミング・コードの設定は、薄
膜抵抗７を切断するか否かによって行われる。先ず、薄
膜抵抗７が切断されていない場合について考える。Ｐチ
ャネルＭＯＳ｝ランジスタ３および４は、共にＰチャネ
ルＭＯＳ｝−ランジスタ１とミラー接続されており、定
電流源２によつ？規定される同一の電流を流すようにｍ
制される。前記（１）式より明らかなように、薄膜抵抗
６および７の抵抗値Ｒ１およびＲ２は、Ｒエ〉Ｒ２とな
るように設定されているため、ＰチャネルＭＯＳトラン
ジスタ３および４のソースの電位Ｖ０およびＶ２の間に
は次式が成立する。
図に示される第１の実施例は、トリミング・コードを一
つ設定する場合に適用される半導体集積回路の一例であ
り、前述の従来例におけるように、３個のトリミングー
コードを設定する場合には、第１図に示される破線内に
含まれる回路が３個必要となる。７ 本実施例においては、トリミング・コードの設定は、薄
膜抵抗７を切断するか否かによって行われる。先ず、薄
膜抵抗７が切断されていない場合について考える。Ｐチ
ャネルＭＯＳ｝ランジスタ３および４は、共にＰチャネ
ルＭＯＳ｝−ランジスタ１とミラー接続されており、定
電流源２によつ？規定される同一の電流を流すようにｍ
制される。前記（１）式より明らかなように、薄膜抵抗
６および７の抵抗値Ｒ１およびＲ２は、Ｒエ〉Ｒ２とな
るように設定されているため、ＰチャネルＭＯＳトラン
ジスタ３および４のソースの電位Ｖ０およびＶ２の間に
は次式が成立する。
Ｖ １ ） Ｖ ２・・・・−・・・−・−（２）上記
の電圧Ｖｌおよびｖ２は、それぞれコンバレータ５の正
相入力側および逆相入力側に入力され、増幅された後デ
コーダ回路に送出されるが、上記（２〉式が成立してい
るため、コンバレータ５からは高レベルが出力される。
の電圧Ｖｌおよびｖ２は、それぞれコンバレータ５の正
相入力側および逆相入力側に入力され、増幅された後デ
コーダ回路に送出されるが、上記（２〉式が成立してい
るため、コンバレータ５からは高レベルが出力される。
次に、薄膜抵抗７が切断された場合には、上記の場合と
は対照的に、前記電圧Ｖ１およびＶ２の間には次式が成
立する。
は対照的に、前記電圧Ｖ１およびＶ２の間には次式が成
立する。
Ｖ■くＶ２・・−・・−・・・・・・（３）この場合に
は、コンパレータ５に対する正相および逆相の入カレベ
ルが反転するために、コンパレータ５からは低レベルが
出力される。
は、コンパレータ５に対する正相および逆相の入カレベ
ルが反転するために、コンパレータ５からは低レベルが
出力される。
一般に、定電流源としては、消費電流を削減す？ために
、定電流値としてはｌＯμＡ程度の電流値が設定されて
おり、従来回路においては、切断された薄膜抵抗に１０
μＡ以上のリーク電流が発生すると当該トリミング・コ
ードが変化し、不良であるものと判定される。すなわち
、切断された薄膜抵抗のリーク抵抗が５０ＯＫΩ程度以
下になると、半導体集積回路が不良になるということで
ある。
、定電流値としてはｌＯμＡ程度の電流値が設定されて
おり、従来回路においては、切断された薄膜抵抗に１０
μＡ以上のリーク電流が発生すると当該トリミング・コ
ードが変化し、不良であるものと判定される。すなわち
、切断された薄膜抵抗のリーク抵抗が５０ＯＫΩ程度以
下になると、半導体集積回路が不良になるということで
ある。
しかしながら、本発明においては、薄膜抵抗７が切断さ
れた場合に、仮にリーク電流が発生しても、コンパレー
タ５の入力側におけるレベル対比に対応して、薄膜抵抗
７におけるリーク抵抗が、薄膜抵抗６の抵抗値Ｒ１以下
の抵抗値にならない限り不良であると判定されることは
ない。通常、薄膜抵抗６の抵抗値Ｒ■は１００Ω程度に
設定されているため、リーク抵抗が１００Ω以下になら
ない限り不良にはならない訳である。
れた場合に、仮にリーク電流が発生しても、コンパレー
タ５の入力側におけるレベル対比に対応して、薄膜抵抗
７におけるリーク抵抗が、薄膜抵抗６の抵抗値Ｒ１以下
の抵抗値にならない限り不良であると判定されることは
ない。通常、薄膜抵抗６の抵抗値Ｒ■は１００Ω程度に
設定されているため、リーク抵抗が１００Ω以下になら
ない限り不良にはならない訳である。
従って、従来例の場合に比較して、５０００倍のリーク
電流が流れなければ、不良であるとは判定されないこと
になる。現実には、薄膜抵抗の切断が不完全な状態にお
いても、１００Ω以下になることはないと考えられるた
め、本発明におけるトリミング・コード設定回路におい
ては、使用中において不良となることはあり得ない。
電流が流れなければ、不良であるとは判定されないこと
になる。現実には、薄膜抵抗の切断が不完全な状態にお
いても、１００Ω以下になることはないと考えられるた
め、本発明におけるトリミング・コード設定回路におい
ては、使用中において不良となることはあり得ない。
次に、本発明の第２の実施例について説明する。第２図
は、第２の実施例における、トリミング・コード設定回
路に関連する部分回路図で、トリミングーコード設定回
路が主体として表示されている．第２図に示されるよう
に、本実施例は、ＰチャネルＭＯＳ｝ランジスタ８およ
び定電流源９に対応して、ＰチャネルＭＯＳ｝−ランジ
スタ１０と、ＰチャネルＭＯＳ｝−ランジスタ１１およ
び薄膜抵抗１４とＰチャネルＭＯＳ｝ランジスタ１２お
よび薄膜抵抗ｌ５とにより形成される差動増幅回路と、
ＰチャネルＭＯＳトランジスタ１１およびｌ２のソース
より出力される差勤出力が、それぞれ正相入力側および
逆相入力測に入力されるコンバレータ１３と、を備えて
構成される。
は、第２の実施例における、トリミング・コード設定回
路に関連する部分回路図で、トリミングーコード設定回
路が主体として表示されている．第２図に示されるよう
に、本実施例は、ＰチャネルＭＯＳ｝ランジスタ８およ
び定電流源９に対応して、ＰチャネルＭＯＳ｝−ランジ
スタ１０と、ＰチャネルＭＯＳ｝−ランジスタ１１およ
び薄膜抵抗１４とＰチャネルＭＯＳ｝ランジスタ１２お
よび薄膜抵抗ｌ５とにより形成される差動増幅回路と、
ＰチャネルＭＯＳトランジスタ１１およびｌ２のソース
より出力される差勤出力が、それぞれ正相入力側および
逆相入力測に入力されるコンバレータ１３と、を備えて
構成される。
第２図において、端子５５および５８からは高電源電圧
Ｖ００が供給され、端子５６および５９からは低電源電
圧ＶＳＳが供給されている。また、端子５７からは所定
の定電圧が入力されている９ 前記第ｌの実施例の場合と同様に、薄膜抵抗１４および
ｌ５の抵抗値は、それぞれの抵抗値をＲ，およびＲ４と
して、次式が成立つように設定される。
Ｖ００が供給され、端子５６および５９からは低電源電
圧ＶＳＳが供給されている。また、端子５７からは所定
の定電圧が入力されている９ 前記第ｌの実施例の場合と同様に、薄膜抵抗１４および
ｌ５の抵抗値は、それぞれの抵抗値をＲ，およびＲ４と
して、次式が成立つように設定される。
Ｒ，＞Ｒ４・・・・・−・・−・・（０この場合におい
ては、トリミングーコードの設定は、薄膜抵抗ｌ５を切
断するか否かによって行われる。
ては、トリミングーコードの設定は、薄膜抵抗ｌ５を切
断するか否かによって行われる。
本実施例における回路の動作については、第１の実施例
の場合と同様であるため説明は省略するが、本実施例に
おいては、ＰチャネルＭＯＳ｝ランジスタ１１およびｌ
２が差勤増幅回路を形成しており、それ相応の利得を有
しているため、コンパレータｌ３における増幅作用をも
含めて、トリミング・コード設定回路としての安定性が
より増大するという利点がある。
の場合と同様であるため説明は省略するが、本実施例に
おいては、ＰチャネルＭＯＳ｝ランジスタ１１およびｌ
２が差勤増幅回路を形成しており、それ相応の利得を有
しているため、コンパレータｌ３における増幅作用をも
含めて、トリミング・コード設定回路としての安定性が
より増大するという利点がある。
以上、詳細に説明したように、本発明は、直列に接続さ
れるトランジスタおよび薄膜抵抗により形成されるレシ
オ回路を組合せ、各レシオ回路の出力電圧差を比較増幅
する手段を備えることにより、トリミング・コード設定
回路を含む半導体集積回路の信頼性を著しく向上させる
ことができるという効果がある．
れるトランジスタおよび薄膜抵抗により形成されるレシ
オ回路を組合せ、各レシオ回路の出力電圧差を比較増幅
する手段を備えることにより、トリミング・コード設定
回路を含む半導体集積回路の信頼性を著しく向上させる
ことができるという効果がある．
第１図および第２図は、それぞれ本発明の第１および第
２の実施例の部分回路図、第３図は従来例の部分回路図
である． 図において、１，３，４，８．１０〜１２． １６．
１８〜２０・−・・−ＰチャネルＭＯＳ｝ランジスタ、
２，９，１７・・・・・・定電流源、５．１３・・・・
−コンバレー夕、６ ， ７， １４， １５， ２４
〜２６・−・・・薄膜抵抗、２ｌ〜２３−・・−インバ
ータ．
２の実施例の部分回路図、第３図は従来例の部分回路図
である． 図において、１，３，４，８．１０〜１２． １６．
１８〜２０・−・・−ＰチャネルＭＯＳ｝ランジスタ、
２，９，１７・・・・・・定電流源、５．１３・・・・
−コンバレー夕、６ ， ７， １４， １５， ２４
〜２６・−・・・薄膜抵抗、２ｌ〜２３−・・−インバ
ータ．
Claims (1)
- 【特許請求の範囲】 薄膜抵抗を切断するか否かによって、所望のトリミング
・コードを設定するトリミング・コード設定回路を含む
半導体集積回路において、 所定のトランジスタと前記薄膜抵抗を直列に接続して形
成されるレシオ回路対と、 前記レシオ回路対の出力電圧差を比較増幅して出力する
手段と、 を備えることを特徴とする半導体集積回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001851A JP3068146B2 (ja) | 1990-01-08 | 1990-01-08 | 半導体集積回路 |
| DE69119102T DE69119102T2 (de) | 1990-01-08 | 1991-01-08 | Einen Abgleich kodierender hoch zuverlässiger Schaltkreis |
| EP91100202A EP0438074B1 (en) | 1990-01-08 | 1991-01-08 | Trimming code setting circuit having high reliability |
| US07/638,897 US5105101A (en) | 1990-01-08 | 1991-01-08 | Trimming code setting circuit having high reliability |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001851A JP3068146B2 (ja) | 1990-01-08 | 1990-01-08 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03205851A true JPH03205851A (ja) | 1991-09-09 |
| JP3068146B2 JP3068146B2 (ja) | 2000-07-24 |
Family
ID=11513055
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001851A Expired - Lifetime JP3068146B2 (ja) | 1990-01-08 | 1990-01-08 | 半導体集積回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5105101A (ja) |
| EP (1) | EP0438074B1 (ja) |
| JP (1) | JP3068146B2 (ja) |
| DE (1) | DE69119102T2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06104672A (ja) * | 1992-09-22 | 1994-04-15 | Mitsubishi Electric Corp | クランプ回路 |
| WO2007138958A1 (ja) * | 2006-05-30 | 2007-12-06 | Sanyo Electric Co., Ltd. | 電気回路 |
Families Citing this family (7)
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