JP2674069B2 - トリミングコード設定用回路 - Google Patents
トリミングコード設定用回路Info
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- JP2674069B2 JP2674069B2 JP63055193A JP5519388A JP2674069B2 JP 2674069 B2 JP2674069 B2 JP 2674069B2 JP 63055193 A JP63055193 A JP 63055193A JP 5519388 A JP5519388 A JP 5519388A JP 2674069 B2 JP2674069 B2 JP 2674069B2
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- Japan
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- transistor
- mos transistor
- trimming code
- resistor
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路設置のトリミング用回路に関
し、特にトリミング用のコード設定用回路に関する。
し、特にトリミング用のコード設定用回路に関する。
半導体集積回路装置において、特にアナログ回路等の
基準電圧値の設定及び回路電流の設定等は、そのカタロ
グ規格が非常にきびしいために、電圧値及び電流値をカ
タログ規格内に追い込むためのトリミング回路を必要と
している。
基準電圧値の設定及び回路電流の設定等は、そのカタロ
グ規格が非常にきびしいために、電圧値及び電流値をカ
タログ規格内に追い込むためのトリミング回路を必要と
している。
従来、トリミングコードの設定には、たとえば第３図
のごとき回路が使用されている。但し第３図は、最高電
位Vcc＝＋5V,最低電位−Vss＝−5Vの間でトリミングコ
ード設定用の回路が３個構成される場合である。
のごとき回路が使用されている。但し第３図は、最高電
位Vcc＝＋5V,最低電位−Vss＝−5Vの間でトリミングコ
ード設定用の回路が３個構成される場合である。
次に、この回路の動作を説明する。説明は、Ｐチャン
ネルMOS型トランジスタMP9と、薄膜抵抗R8からなる１個
を取り上げて説明する。まず、ＰチャンネルMOS型トラ
ンジスタMP9は同じくＰチャンネルMOS型トランジスタMP
7とミラー接続されており定電流を流そうとする。ここ
で抵抗R8が切断されていない時点においては、トランジ
スタMP9のON抵抗に比べて抵抗R8の抵抗が小さいために
節点は、インバータ８の論理しきい値電圧以下に下が
る。従ってインバータ８は高レベルを出力する。次に、
もし抵抗R8が切断された場合は、トランジスタMP9によ
って節点の電位は、インバータ８の論理しきい値電圧
以上に上がる。従って、インバータ８は、低レベルを出
力する。
ネルMOS型トランジスタMP9と、薄膜抵抗R8からなる１個
を取り上げて説明する。まず、ＰチャンネルMOS型トラ
ンジスタMP9は同じくＰチャンネルMOS型トランジスタMP
7とミラー接続されており定電流を流そうとする。ここ
で抵抗R8が切断されていない時点においては、トランジ
スタMP9のON抵抗に比べて抵抗R8の抵抗が小さいために
節点は、インバータ８の論理しきい値電圧以下に下が
る。従ってインバータ８は高レベルを出力する。次に、
もし抵抗R8が切断された場合は、トランジスタMP9によ
って節点の電位は、インバータ８の論理しきい値電圧
以上に上がる。従って、インバータ８は、低レベルを出
力する。
つまり、抵抗R7〜R9を切断するか否かによってトリミ
ングコードの設定が可能なわけである。
ングコードの設定が可能なわけである。
たとえば、第４図のごとくこの回路において抵抗R8
が、切断され抵抗R7,R9が、切断されない場合、インバ
ータ８は低レベル出力，インバータ7,インバータ９は高
レベル出力を出力し、トリミングコードの設定がなされ
る。
が、切断され抵抗R7,R9が、切断されない場合、インバ
ータ８は低レベル出力，インバータ7,インバータ９は高
レベル出力を出力し、トリミングコードの設定がなされ
る。
尚、ポリシリコン等の薄膜抵抗の切断は、通常この薄
膜抵抗と、ＰチャンネルMOS型トランジスタの節点から
アルミニウム等の配線材料によるパッドを取り出しテス
タ等によるウェハー検査工程で行なわれる。すなわち切
断しようとする薄膜抵抗に接続されたパッドと−Vss間
に10V程度の電圧を印加し、薄膜抵抗に電流を流して溶
断している。
膜抵抗と、ＰチャンネルMOS型トランジスタの節点から
アルミニウム等の配線材料によるパッドを取り出しテス
タ等によるウェハー検査工程で行なわれる。すなわち切
断しようとする薄膜抵抗に接続されたパッドと−Vss間
に10V程度の電圧を印加し、薄膜抵抗に電流を流して溶
断している。
このように、トリミングコードの設定を行なうわけで
あるが、第３図の回路では、上述のごとくVcc＝＋5V,−
Vss＝−5Vの電源を持つLSIにおいては、使用できるが、
Vcc＝＋5V単電源のLSIにおいては、使用できない。その
理由を説明すると、5V単電源では、第５図のごとくVcc
と接地電位（以下GNDと記す。）との間でトリミングコ
ード設定回路を形成する必要である。
あるが、第３図の回路では、上述のごとくVcc＝＋5V,−
Vss＝−5Vの電源を持つLSIにおいては、使用できるが、
Vcc＝＋5V単電源のLSIにおいては、使用できない。その
理由を説明すると、5V単電源では、第５図のごとくVcc
と接地電位（以下GNDと記す。）との間でトリミングコ
ード設定回路を形成する必要である。
上述のごとく、薄膜抵抗の切断には、10V程度の電圧
印加が必要であるが、Vccには、LSIの絶対最大定格（通
常7V）以上の電圧を印加することは、危険であるため7V
以上の電圧は、印加できない。従ってＰチャンネルMOS
型トランジスタのドレインにVcc以上の電圧が印加され
ることになるが、このＰチャンネルMOS型トランジスタ
の基板電位は、Vccであるため、このドレインのP+型拡
散層と、ｎ型基板とのPn接合が、順方向になってしま
い、10V印加は、不可能となる。つまり、薄膜抵抗の切
断は、不可能となってしまう。
印加が必要であるが、Vccには、LSIの絶対最大定格（通
常7V）以上の電圧を印加することは、危険であるため7V
以上の電圧は、印加できない。従ってＰチャンネルMOS
型トランジスタのドレインにVcc以上の電圧が印加され
ることになるが、このＰチャンネルMOS型トランジスタ
の基板電位は、Vccであるため、このドレインのP+型拡
散層と、ｎ型基板とのPn接合が、順方向になってしま
い、10V印加は、不可能となる。つまり、薄膜抵抗の切
断は、不可能となってしまう。
本発明では、抵抗を切断するか否かによって所望のコ
ードを設定するトリミングコード用回路において、該抵
抗の一端を低電位に接続し、他端を第１のＮ型MOSトラ
ンジスタのソースに接続し、該第１のＮ型MOSトランジ
スタのドレインとゲートを高電位に接続し、前記抵抗の
一端と前記第１のＮ型MOSトランジスタのソースとの節
点を、第２のＮ型MOSトランジスタと前記第１のＮ型MOS
トランジスタのしきい値電圧より絶対値の大きなしきい
値を持つＰ型MOSトランジスタとで構成された相補型イ
ンバータの入力に接続し、該相補型インバータの出力に
よってトリミングコードを設定する。
ードを設定するトリミングコード用回路において、該抵
抗の一端を低電位に接続し、他端を第１のＮ型MOSトラ
ンジスタのソースに接続し、該第１のＮ型MOSトランジ
スタのドレインとゲートを高電位に接続し、前記抵抗の
一端と前記第１のＮ型MOSトランジスタのソースとの節
点を、第２のＮ型MOSトランジスタと前記第１のＮ型MOS
トランジスタのしきい値電圧より絶対値の大きなしきい
値を持つＰ型MOSトランジスタとで構成された相補型イ
ンバータの入力に接続し、該相補型インバータの出力に
よってトリミングコードを設定する。
これによって＋5Vの単一電源というような低電圧電源
でトリミングコードの選定が可能となる。
でトリミングコードの選定が可能となる。
次に、本発明を図を用いて説明する。
第１図は本発明の一実施例の回路図である。但し、こ
の図は、３個のトリミングコード設定用回路を持ってい
る場合である。図のごとく、従来Ｐチャンネルトランジ
スタを用いていた部分にｎチャンネルトランジスタを用
いている。つまり、薄膜抵抗を接地電位と、Ｎチャンネ
ルMOS型トランジスタのソース間に接続し、Ｎチャンネ
ルMOS型トランジスタのドレインとゲートは、Vccに接続
している。回路動作は、従来例と変わらない。たとえ
ば、ＮチャンネルMOS型トランジスタMN2と抵抗R2及びイ
ンバータ２によって構成された１個のトリミングコード
設定用回路を考えると、まず抵抗R2が切断されていない
場合は、ＮチャンネルMOS型トランジスタMN2のON抵抗は
抵抗R2より大きく設定してあるため、節点は、インバ
ータ２の論理しきい値電圧以下になりインバータ２は高
レベルを出力する。
の図は、３個のトリミングコード設定用回路を持ってい
る場合である。図のごとく、従来Ｐチャンネルトランジ
スタを用いていた部分にｎチャンネルトランジスタを用
いている。つまり、薄膜抵抗を接地電位と、Ｎチャンネ
ルMOS型トランジスタのソース間に接続し、Ｎチャンネ
ルMOS型トランジスタのドレインとゲートは、Vccに接続
している。回路動作は、従来例と変わらない。たとえ
ば、ＮチャンネルMOS型トランジスタMN2と抵抗R2及びイ
ンバータ２によって構成された１個のトリミングコード
設定用回路を考えると、まず抵抗R2が切断されていない
場合は、ＮチャンネルMOS型トランジスタMN2のON抵抗は
抵抗R2より大きく設定してあるため、節点は、インバ
ータ２の論理しきい値電圧以下になりインバータ２は高
レベルを出力する。
次に、抵抗R2が切断された場合は、節点２の電位は、
トランジスタMN2によってVcc−（MN2のしきい値電圧）
になる。ここでインバータ２の論理しきい値電圧をVcc
−（MN2のしきい値電圧）以下に設定しておけばインバ
ータ２は、低レベルを出力する。つまり、抵抗R1〜R3を
切断するか否かによってトリミングコード設定が、可能
である。
トランジスタMN2によってVcc−（MN2のしきい値電圧）
になる。ここでインバータ２の論理しきい値電圧をVcc
−（MN2のしきい値電圧）以下に設定しておけばインバ
ータ２は、低レベルを出力する。つまり、抵抗R1〜R3を
切断するか否かによってトリミングコード設定が、可能
である。
ここで前記同様切断は、節点，，から取り出さ
れたパッドとGNDの間に10V程度の電圧を印加して行なわ
れるが、MN1〜MN3はｎチャンネルMOS型トランジスタで
あるため、接点〜に10Vが、印加されても、トラン
ジスタMN1〜MN3のソースは、順方向にバイアスされな
い。又、Vccには、5Vが印加されているため、トランジ
スタMN1〜MN3のソース，ドレイン間には、5Vの電位差し
かなく絶対最大電圧である7V以下の電圧しか加わらない
ことになる。従って、本発明の回路は＋5V単電源のLSI
においても何の問題もなく使用可能である。
れたパッドとGNDの間に10V程度の電圧を印加して行なわ
れるが、MN1〜MN3はｎチャンネルMOS型トランジスタで
あるため、接点〜に10Vが、印加されても、トラン
ジスタMN1〜MN3のソースは、順方向にバイアスされな
い。又、Vccには、5Vが印加されているため、トランジ
スタMN1〜MN3のソース，ドレイン間には、5Vの電位差し
かなく絶対最大電圧である7V以下の電圧しか加わらない
ことになる。従って、本発明の回路は＋5V単電源のLSI
においても何の問題もなく使用可能である。
ここで再び、トランジスタMN2と抵抗R2及び、インバ
ータ２によって構成されたトリミングコード設定用回路
について、抵抗R2が切断された場合について考える。上
述のごとくこの場合、節点の電位は、Vcc−（MN2のし
きい値電圧）となるが、ここでもし、インバータ２を構
成するＰチャンネルMOS型トランジスタMP2のしきい値電
圧の絶対値がトランジスタMN2のしきい値電圧により小
さい場合、すなわち、（MN2のしきい値電圧）＞（|MP2
のしきい値電圧｜）……（１）である場合について考え
る。
ータ２によって構成されたトリミングコード設定用回路
について、抵抗R2が切断された場合について考える。上
述のごとくこの場合、節点の電位は、Vcc−（MN2のし
きい値電圧）となるが、ここでもし、インバータ２を構
成するＰチャンネルMOS型トランジスタMP2のしきい値電
圧の絶対値がトランジスタMN2のしきい値電圧により小
さい場合、すなわち、（MN2のしきい値電圧）＞（|MP2
のしきい値電圧｜）……（１）である場合について考え
る。
この場合節点、すなわちインバータ２の入力の電位
が、Vcc−（MN2のしきい値電圧）であるため、トランジ
スタMP2のゲートとソース間には、（MN2のしきい値電
圧）分が、印加される。ここで（１）式の関係があるた
めトランジスタMP2のゲートとソース間には、トランジ
スタMP2のしきい値電圧以上の電圧が印加されてしま
い、トランジスタMP2は、ONしていることになる。従っ
てインバータ２は、貫通電流を流しつづける事になって
しまう。このことは、LSIの消費電力を増やすことにな
り、問題である。
が、Vcc−（MN2のしきい値電圧）であるため、トランジ
スタMP2のゲートとソース間には、（MN2のしきい値電
圧）分が、印加される。ここで（１）式の関係があるた
めトランジスタMP2のゲートとソース間には、トランジ
スタMP2のしきい値電圧以上の電圧が印加されてしま
い、トランジスタMP2は、ONしていることになる。従っ
てインバータ２は、貫通電流を流しつづける事になって
しまう。このことは、LSIの消費電力を増やすことにな
り、問題である。
本実施例の回路では、トランジスタMP2のしきい値電
圧の絶対値をトランジスタMN2のしきい値電圧より大き
く設定することにより、トランジスタMP2が、ONしない
ようにし、この貫通電流を防いでいる。
圧の絶対値をトランジスタMN2のしきい値電圧より大き
く設定することにより、トランジスタMP2が、ONしない
ようにし、この貫通電流を防いでいる。
第２図は、本発明の他の実施例の回路図である。第１
図に示した一実施例においては、説明したごとく、薄膜
抵抗が切断された場合、ｎチャンネルMOS型トランジス
タのソースと薄膜抵抗の節点の電位は、Vcc−（ｎチャ
ンネルMOS型トランジスタのしきい値電圧）になるわけ
であるが、このしきい値電圧が、小さいほど次段のイン
バータの論理しきい値に対して余裕ができる。すなわ
ち、しきい値の小さなｎチャンネルトランジスタを用い
ると、さらに信頼性の高いトリミングコード設定回路が
得られるわけである。
図に示した一実施例においては、説明したごとく、薄膜
抵抗が切断された場合、ｎチャンネルMOS型トランジス
タのソースと薄膜抵抗の節点の電位は、Vcc−（ｎチャ
ンネルMOS型トランジスタのしきい値電圧）になるわけ
であるが、このしきい値電圧が、小さいほど次段のイン
バータの論理しきい値に対して余裕ができる。すなわ
ち、しきい値の小さなｎチャンネルトランジスタを用い
ると、さらに信頼性の高いトリミングコード設定回路が
得られるわけである。
ここで通常の相補型MOS LSIを形成するＰ型基板は、1
015［cm-3］程度の基板濃度であり、この基板をそのま
まチャネル部分に使用したｎチャンネルMOS型トランジ
スタを使用すれば、簡単にしきい値が、0.2V以下のｎチ
ャンネルMOS型トランジスタを容易に実現できる。
015［cm-3］程度の基板濃度であり、この基板をそのま
まチャネル部分に使用したｎチャンネルMOS型トランジ
スタを使用すれば、簡単にしきい値が、0.2V以下のｎチ
ャンネルMOS型トランジスタを容易に実現できる。
ここで第２図におけるＮチャンネルMOS型トランジス
タMN01〜MN03にこのしきい値0.2V以下のトランジスタを
用いれば、ＰチャンネルMOS型トランジスタMP4〜MP6の
しきい値の絶対値を0.2V以上にすればインバータに貫通
電流が流れない事になりＰチャンネルMOSトランジスタ
のしきい値電圧設定が容易になる。
タMN01〜MN03にこのしきい値0.2V以下のトランジスタを
用いれば、ＰチャンネルMOS型トランジスタMP4〜MP6の
しきい値の絶対値を0.2V以上にすればインバータに貫通
電流が流れない事になりＰチャンネルMOSトランジスタ
のしきい値電圧設定が容易になる。
このように、本発明によるトリミングコード設定用回
路は、±5V電源系のLSIはもちろん、＋5V単電源系のLSI
でも問題なく使用でき、しかも、むだな消費電力を増や
さないという効果がある。
路は、±5V電源系のLSIはもちろん、＋5V単電源系のLSI
でも問題なく使用でき、しかも、むだな消費電力を増や
さないという効果がある。
第１図は、本発明の一実施例を示す回路図、第２図は本
発明の他の実施例を示す回路図、第３図及び第４図は、
それぞれ従来例を示す回路図、第５図は、本発明が、解
決しようとする問題点説明のための回路図である。 MN1〜MN9……ＮチャンネルMOS型トランジスタ、MN01〜M
N03……しきい値電圧が0.2V以下のＮチャンネルMOS型ト
ランジスタ、MP1〜MP14……ＰチャンネルMOS型トランジ
スタ、R1〜R12……ポリシリコン等の薄膜抵抗。
発明の他の実施例を示す回路図、第３図及び第４図は、
それぞれ従来例を示す回路図、第５図は、本発明が、解
決しようとする問題点説明のための回路図である。 MN1〜MN9……ＮチャンネルMOS型トランジスタ、MN01〜M
N03……しきい値電圧が0.2V以下のＮチャンネルMOS型ト
ランジスタ、MP1〜MP14……ＰチャンネルMOS型トランジ
スタ、R1〜R12……ポリシリコン等の薄膜抵抗。
Claims (1)
- 【請求項１】抵抗を切断するか否かによって所望のコー
ドを設定するトリミングコード用回路において、該抵抗
の一端を低電位に接続し、他端を第１のＮ型MOSトラン
ジスタのソースに接続し、該第１のＮ型MOSトランジス
タのドレインとゲートを高電位に接続し、前記抵抗の一
端と前記第１のＮ型MOSトランジスタのソースとの節点
を、第２のＮ型MOSトランジスタと前記第１のＮ型MOSト
ランジスタのしきい値電圧より絶対値の大きなしきい値
を持つＰ型MOSトランジスタとで構成された相補型イン
バータの入力に接続し、該相補型インバータの出力によ
ってトリミングコードを設定することを特徴とするトリ
ミングコード設定用回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63055193A JP2674069B2 (ja) | 1988-03-08 | 1988-03-08 | トリミングコード設定用回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63055193A JP2674069B2 (ja) | 1988-03-08 | 1988-03-08 | トリミングコード設定用回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01228144A JPH01228144A (ja) | 1989-09-12 |
| JP2674069B2 true JP2674069B2 (ja) | 1997-11-05 |
Family
ID=12991852
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63055193A Expired - Lifetime JP2674069B2 (ja) | 1988-03-08 | 1988-03-08 | トリミングコード設定用回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2674069B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3068146B2 (ja) * | 1990-01-08 | 2000-07-24 | 日本電気株式会社 | 半導体集積回路 |
| JPH0468562A (ja) * | 1990-07-10 | 1992-03-04 | Nec Corp | コード設定回路 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6158254A (ja) * | 1984-08-29 | 1986-03-25 | Fujitsu Ltd | 半導体集積回路装置 |
| JPS62145762A (ja) * | 1985-12-19 | 1987-06-29 | Mitsubishi Electric Corp | 半導体装置 |
-
1988
- 1988-03-08 JP JP63055193A patent/JP2674069B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01228144A (ja) | 1989-09-12 |
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