JPH09307426A - Ｃｍｏｓ集積回路用保護回路 - Google Patents

Ｃｍｏｓ集積回路用保護回路

Info

Publication number
JPH09307426A
JPH09307426A JP8243867A JP24386796A JPH09307426A JP H09307426 A JPH09307426 A JP H09307426A JP 8243867 A JP8243867 A JP 8243867A JP 24386796 A JP24386796 A JP 24386796A JP H09307426 A JPH09307426 A JP H09307426A
Authority
JP
Japan
Prior art keywords
voltage
integrated circuit
cmos integrated
circuit
cmos
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP8243867A
Other languages
English (en)
Other versions
JP3113919B2 (ja
Inventor
Dairitsu Yu
大立 兪
Ryogen Yo
凌彦 葉
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
KAHO DENSHI KOFUN YUGENKOSHI
KAHOU DENSHI KOFUN YUUGENKOUSH
KAHOU DENSHI KOFUN YUUGENKOUSHI
Original Assignee
KAHO DENSHI KOFUN YUGENKOSHI
KAHOU DENSHI KOFUN YUUGENKOUSH
KAHOU DENSHI KOFUN YUUGENKOUSHI
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by KAHO DENSHI KOFUN YUGENKOSHI, KAHOU DENSHI KOFUN YUUGENKOUSH, KAHOU DENSHI KOFUN YUUGENKOUSHI filed Critical KAHO DENSHI KOFUN YUGENKOSHI
Publication of JPH09307426A publication Critical patent/JPH09307426A/ja
Application granted granted Critical
Publication of JP3113919B2 publication Critical patent/JP3113919B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02H—EMERGENCY PROTECTIVE CIRCUIT ARRANGEMENTS
    • H02H9/00—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection
    • H02H9/04—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection responsive to excess voltage
    • H02H9/048—Anti-latching or quenching devices, i.e. bringing the protection device back to its normal state after a protection action
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/003—Modifications for increasing the reliability for protection
    • H03K19/00315—Modifications for increasing the reliability for protection in field-effect transistor circuits
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02H—EMERGENCY PROTECTIVE CIRCUIT ARRANGEMENTS
    • H02H9/00—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection
    • H02H9/04—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection responsive to excess voltage
    • H02H9/045—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection responsive to excess voltage adapted to a particular application and not provided for elsewhere
    • H02H9/046—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection responsive to excess voltage adapted to a particular application and not provided for elsewhere responsive to excess voltage appearing at terminals of integrated circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Logic Circuits (AREA)

Abstract

(57)【要約】 【課題】 複数の電圧源を有するＣＭＯＳ回路でのラッ
チアップを解決する保護回路を提供する。 【解決手段】 第１電圧及び第２電圧でバイアスしてあ
るＣＭＯＳ集積回路の保護回路を、分圧器と電圧比較器
５３とスイッチ５５とを用いて構成する。第１電圧ＶＣ
Ｃの最高レベルは第２電圧ＶＤＤの最高レベルより高
い。分圧器は第１電圧ＶＣＣを分圧し、電圧比較器５３
は分圧された第１電圧と第２電圧ＶＤＤとを比較する。
スイッチ５５のオン・オフ動作は電圧比較器５３で制御
される。スイッチ５５は分圧された第１電圧が第２電圧
ＶＤＤより低い場合、ＣＭＯＳ集積回路への第１電圧Ｖ
ＣＣの印加を遮断する。これによって、第１電圧ＶＣＣ
の電圧レベル及び第２電圧ＶＤＤの電圧レベルが別々に
最高レベルに達しても、ＣＭＯＳ集積回路内に順方向バ
イアス電流路が形成されない。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ＣＭＯＳ集積回路
の保護回路に関し、特に、複数の電圧源を有するＣＭＯ
Ｓ集積回路を保護するラッチアップ保護回路に関する。
【０００２】
【従来の技術】様々な用途を支援するために、商業上利
用されるＣＭＯＳ集積回路には複数の電源に対する電圧
レベルが設定される。図１はシリコン基板１０内にある
一般的なＣＭＯＳ集積回路を示す断面図である。図１の
ように、ＣＭＯＳ集積回路はＮＭＯＳトランジスタ及び
ＰＭＯＳトランジスタを備えている。ＰＭＯＳトランジ
スタは、Ｎ型シリコン基板１０内にある２つのＰ型拡散
領域１２及びゲート１４からなり、Ｐ型ウェル内に形成
されたＮＭＯＳトランジスタは、２つのＮ型拡散領域２
２及びゲート２４からなる。Ｎ型基板１０にはＮ型拡散
領域１６を介して第１電圧ＶＣＣが印加されており、Ｐ
型ウェル２０はＰ型拡散領域２６を介して他の電圧ＶＳ
Ｓでバイアスされている。このようなＣＭＯＳトランジ
スタを他の電圧、例えば、第１電圧ＶＣＣより低い電圧
である第２電圧ＶＤＤでバイアスされているＰＭＯＳト
ランジスタの電源で駆動する場合、このＣＭＯＳトラン
ジスタは複数の電圧源を有する回路になる。
【０００３】
【発明が解決しようとする課題】複数の電圧源を有する
ＣＭＯＳ回路では、回路を最初にオンしたとき、異なる
電圧が同時にそれぞれの最高レベルに達しないことがあ
る。５ボルトの電圧電源は、例えば、ゼロから最高レベ
ルである５ボルトに達するのに略５〜１００ミリ秒を要
する。一方、３ボルトの電圧電源はそれより短い時間で
３ボルトのレベルに達し得る。このように、相対的に低
い電圧電源の方が相対的に高い電圧電源よりその最高レ
ベルに速く達する場合、図２に示すように、相対的に低
い電圧電源ＶＤＤの電圧レベルが相対的に高い電圧電源
ＶＣＣの電圧レベルより高い状態にある期間Ｔが生じ
る。そのような状態にあっては、ＣＭＯＳトランジスタ
は期間Ｔ中に異常にバイアスされ、回路内でラッチアッ
プが生じて回路が破損され易くなる。
【０００４】ラッチアップによる破損は、図１中に破線
で示したように、基板１０内の拡散領域１２，１６の間
に順方向バイアス路が存在する場合に生じる。図１で
は、第２電圧ＶＤＤの電圧レベルの方が第１電圧ＶＣＣ
より高い場合、Ｐ型拡散領域１２はＮ型拡散領域１６よ
りも高い電位になり、順方向バイアス路が基板１０内に
形成され、電圧源ＶＤＤから電圧源ＶＣＣへ直接、大電
流が流れる。そして、ＣＭＯＳトランジスタは大きな順
方向電流に伴う高パワーによって破損することになる。
【０００５】ＣＭＯＳ回路において順方向電流路の生成
を防ぐ従来の方法としてガードリング方式がある。ガー
ドリング方式は、順方向電流を吸収すべく、通常、ＣＭ
ＯＳ回路の入出力部の近くに配置してある。しかし、前
述したラッチアップ作用は入出力部の近くに限らず、回
路において異なる電圧が印加されるところでは何れでも
生じ得る。従って、ラッチアップの問題を解決するため
に、複数の電圧源を有するＣＭＯＳ回路においてガード
リング方式を用いることは、一部の用途では複雑になり
すぎることがある。更に、ガードリングを形成するには
非常に大きな面積を占有し、そのため、小さいジオメト
リの集積回路におけるサイズ上の要件を満たすことがで
きない。
【０００６】ＣＭＯＳ回路におけるラッチアップの問題
を解決するために、米国特許４，８７１，９２７号公報
及び４，６７０，６６８号公報には他の方法が提案され
ている。しかし、それらの方法が解決しようとするラッ
チアップの問題は、複数の電圧源を有するＣＭＯＳ回路
でのラッチアップの問題とは異なる。従って、それらの
方法は、本発明によって解決されるラッチアップ問題を
扱うには不適切である。
【０００７】本発明はかかる事情に鑑みてなされたもの
であって、その目的とするところは、複数の電圧源を有
するＣＭＯＳ回路においてラッチアップを防止する保護
回路を提供することにある。
【０００８】
【課題を解決するための手段】第１発明に係るＣＭＯＳ
集積回路用保護回路は、第１電圧及び第２電圧が印加さ
れるＣＭＯＳ集積回路の保護回路において、前記第１電
圧を分圧する分圧器と、該分圧器に接続してあり、分圧
器によって分圧された第１電圧と前記第２電圧とを比較
する電圧比較器と、分圧された第１電圧が第２電圧より
低い場合、前記ＣＭＯＳ集積回路への第１電圧の印加を
遮断するスイッチとを備えることを特徴とする。
【０００９】第２発明に係るＣＭＯＳ集積回路用保護回
路は、第１発明において、前記分圧器は、第１電圧から
所定電圧を減じ、分圧された第１電圧を生成する定電圧
減算器と、該定電圧減算器及び接地部の間に介装した負
荷抵抗とを具備することを特徴とする。
【００１０】第３発明に係るＣＭＯＳ集積回路用保護回
路は、第１発明において、前記電圧比較器は、第２電圧
に接続するドレイン及びゲートを具備する第１のＮＭＯ
Ｓトランジスタと、該第１のＮＭＯＳトランジスタのソ
ースに接続したドレイン，前記分圧器に接続したゲー
ト，及び接地するソースを具備する第２のＮＭＯＳトラ
ンジスタとを備え、前記スイッチは前記第１のＮＭＯＳ
トランジスタのソースに接続してあることを特徴とす
る。
【００１１】第４発明に係るＣＭＯＳ集積回路用保護回
路は、第１発明において、前記スイッチは、第１電圧に
接続するソースと、前記電圧比較器に接続したゲート
と、前記ＣＭＯＳ集積回路に接続したドレインとを具備
するＰＭＯＳトランジスタであることを特徴とする。
【００１２】第５発明に係るＣＭＯＳ集積回路用保護回
路は、第２発明において、前記定電圧減算器は直列に接
続した複数のＮＭＯＳトランジスタを具備することを特
徴とする。
【００１３】第６発明に係るＣＭＯＳ集積回路用保護回
路は、第２発明において、前記定電圧減算器は直列に接
続した複数のダイオードを具備することを特徴とする。
【００１４】第１発明にあっては、ＣＭＯＳ回路に接続
した異なる電圧源が同時的にその最高電圧レベルに到達
しない場合に回路内に順方向電流路が形成されないよう
にし、それによりＣＭＯＳ集積回路内のラッチアップを
防止する。即ち、第１電圧，及び該第１電圧の最高レベ
ルより低い最高レベルの第２電圧をＣＭＯＳ集積回路に
印加する場合、分圧器は第１電圧を分圧し、電圧比較器
は分圧された第１電圧と第２電圧と比較する。そして、
スイッチは、分圧された第１電圧が第２電圧より低い場
合、ＣＭＯＳ集積回路への第１電圧の印加を遮断する。
これによって、種々の電圧源が別々にその最高レベルに
達する場合であっても、ＣＭＯＳ集積回路内に順方向バ
イアス電流路が形成されない。
【００１５】第２発明にあっては、定電圧減算器は第１
電圧から所定の電圧を減じ、負荷抵抗は、定電圧減算器
への過電流の導通を防止する。
【００１６】第３及び第４発明にあっては、分圧された
第１電圧が電圧比較器の第２のＮＭＯＳトランジスタの
閾値電位より低い場合、第２のＮＭＯＳトランジスタは
オフであり、スイッチであるＰＭＯＳトランジスタのゲ
ートの電位は、第２電圧より第１のＮＭＯＳトランジス
タの閾値電位だけ低い電位であり、スイッチはＣＭＯＳ
集積回路への第１電圧の印加を遮断する。一方、分圧さ
れた第１電圧が第２のＮＭＯＳトランジスタの閾値電位
より高い場合、第２のＮＭＯＳトランジスタはオンであ
り、ＰＭＯＳトランジスタのゲートの電位は略ゼロであ
り、第１電圧がスイッチを介してＣＭＯＳ集積回路に印
加される。
【００１７】第５及び第６発明にあっては、定電圧減算
器を直列に接続した複数のＮＭＯＳトランジスタ又はダ
イオードで構成し、第１電圧から減じる所定の電圧をそ
れらの接続数によって設定する。
【００１８】
【発明の実施の形態】図３は、本発明に係る保護回路５
０とＣＭＯＳ集積回路とを示す断面図であり、ＣＭＯＳ
集積回路は図１に示したＣＭＯＳ回路と実質的に同じで
ある。ＣＭＯＳ集積回路は、Ｐ型ウェル４０を備えるＮ
型シリコン基板３０内に形成されている。ＣＭＯＳ集積
回路はＮ型基板３０内にＰＭＯＳトランジスタを備え、
またＰ型ウェル４０内にＮＭＯＳトランジスタを備えて
いる。それらトランジスタの構造は従来技術で十分記述
されているのでここでは詳述しない。ＣＭＯＳ集積回路
は第１電圧ＶＣＣ及び第２電圧ＶＤＤでバイアスする。
本実施例では、第１電圧ＶＣＣの最高レベルは略５ボル
トであり、第２電圧ＶＤＤの最高レベルは略３．３ボル
トである。つまり、第１電圧ＶＣＣの最高レベルは第２
電圧ＶＤＤの最高レベルより高い。
【００１９】図３に示したように、保護回路５０は第１
電圧ＶＣＣとＣＭＯＳ回路のＮ型拡散領域３６との間に
接続する。このため、第１電圧ＶＣＣはＣＭＯＳ集積回
路に直接印加されない。保護回路５０は第１電圧ＶＣＣ
と第２電圧ＶＤＤの電圧レベルとを比較し、第１電圧Ｖ
ＣＣの電圧レベルが非常に低い場合、ＣＭＯＳトランジ
スタへの第１電圧ＶＣＣの印加を遮断する。従って、第
２電圧ＶＤＤがＰＭＯＳトランジスタのＰ型拡散領域３
２に印加された場合、第１電圧ＶＣＣはＣＭＯＳトラン
ジスタに印加されていないため、基板３０内に順方向電
流路が形成されない。
【００２０】図４は保護回路５０の回路図を示してお
り、保護回路５０は分圧器、電圧比較器５３、及びスイ
ッチ５５を備えている。分圧器は、定電圧減算器５１及
び負荷素子Ｒを備えている。分圧器は、減算器５１で所
定の電圧を減じ、それにより分圧された第１電圧を生成
することによって第１電圧ＶＣＣを分圧する。分圧され
た第１電圧は、次に電圧比較器５３で比較される。負荷
素子Ｒは定電圧減算器５１と接地部との間の電流路を提
供している。前述した所定電圧は第１電圧ＶＣＣと第２
電圧ＶＤＤとの電位差に基づいて決定する。従って、定
電圧減算器５１の構造はＣＭＯＳ集積回路の特定の用
途、及びＣＭＯＳ集積回路に接続した電源の電圧レベル
に従って設計しなければならない。種々の電源の電圧レ
ベルは異なるので、それに従って前述した所定電圧を調
整する。
【００２１】電圧比較器５３は分圧器に接続してあり、
分圧された第１電圧と第２電圧ＶＤＤとを比較する。図
４に示したように、電圧比較器５３は第１ＮＭＯＳトラ
ンジスタＸＭ１、及び第２ＮＭＯＳトランジスタＸＭ２
を備えている。第１ＮＭＯＳトランジスタＸＭ１のドレ
イン及びゲートには、第２電圧ＶＤＤが与えられる。第
２ＮＭＯＳトランジスタＸＭ２のドレインには、第１Ｎ
ＭＯＳトランジスタＸＭ１のソースが接続してあり、ス
イッチ５５を制御するための出力を生成する。第２ＮＭ
ＯＳトランジスタＸＭ２のゲートには、分圧された第１
電圧が分圧器から与えられる。第２ＮＭＯＳトランジス
タＸＭ２のソースは接地してある。電圧比較器５３は第
２電圧ＶＤＤがその最高レベルに到達したときにインバ
ータとして動作し、従って分圧された第１電圧の反転出
力がスイッチ５５の制御信号になる。
【００２２】スイッチ５５は第１電圧ＶＣＣとＣＭＯＳ
トランジスタとの間に接続してある。本実施例では、ス
イッチ５５は電圧比較器５３によってそのゲートが制御
されるＰＭＯＳトランジスタにしてある。スイッチであ
るＰＭＯＳトランジスタ５５のソースは第１電圧ＶＣＣ
でバイアスしてあり、ドレインはＣＭＯＳトランジスタ
のＮ型拡散領域３６（図３参照）に接続してある。分圧
された第１電圧が第２電圧より低い場合、ＣＭＯＳ集積
回路に第１電圧ＶＣＣが印加されないようにするため
に、ＰＭＯＳトランジスタ５５がオフされる。第１電圧
ＶＣＣの電圧レベルが十分高い場合、第１電圧ＶＣＣが
ＣＭＯＳトランジスタに印加されるように、ＰＭＯＳト
ランジスタ５５がオンされる。ＰＭＯＳトランジスタ５
５がオンされた場合、ＰＭＯＳトランジスタ５５のドレ
インにおける電圧ＶＣＣ’の電圧レベルは第１電圧ＶＣ
Ｃの電圧レベルと略等しい。
【００２３】
【実施例】
（実施例１）ここで、本発明の一例を図５に示す回路に
従って説明する。本実施例では、ＣＭＯＳ集積回路は５
ボルトの第１電圧ＶＣＣ、及び３．３ボルトの第２電圧
ＶＤＤでバイアスしてある。図５に示したように、保護
回路５０の定電圧減算器５１Ａは直列に接続した複数の
ＮＭＯＳトランジスタからなる。定電圧減算器５１Ａ内
のトランジスタの数は、異なる電源の最高電圧レベル及
びトランジスタの閾値電位によって決定する。本実施例
で、保護回路５０内のすべてのトランジスタは略０．７
ボルトの閾値電位ＶＴを有すると仮定している。従っ
て、定電圧減算器５１Ａ内には３つのトランジスタが必
要になる。定電圧減算器５１Ａで大きな電流が流れるの
を防ぐため、負荷素子Ｒは好適には５００ＫΩ以上の値
を有する抵抗とする。
【００２４】第１電圧ＶＣＣの電圧レベルが２．８ボル
トより低い場合、すなわち図５に示した回路のノードＡ
における電圧Ｖ（Ａ）が２．８ボルトより低い場合、ノ
ードＣにおける電圧Ｖ（Ｃ）は１．４ボルト以下であ
り、ノードＤにおける電圧Ｖ（Ｄ）は０．７ボルト以下
である。ノードＤにおける電圧はトランジスタＸＭ２の
閾値電位よりも低いので、トランジスタＸＭ２はオフで
ある。従って、ノードＥにおける電圧は１閾値電位ＶＴ
の値だけ第２電圧ＶＤＤより低い（すなわち、電圧Ｖ
（Ｅ）はＶＤＤ−ＶＴ）。本例ではその値は略２．６ボ
ルトである。スイッチ５５はオフであるので、その内部
高インピーダンスによってＣＭＯＳ集積回路には第１電
圧ＶＣＣが印加されず、ＣＭＯＳ集積回路内に順方向電
流路は形成されない。
【００２５】第１電圧ＶＣＣが２．８ボルトより高い場
合（即ち、Ｖ（Ａ）＞２．８ボルト）、Ｖ（Ｂ）は２．
１ボルト以上であり、Ｖ（Ｃ）は１．４ボルト以上であ
り、Ｖ（Ｄ）は０．７ボルト以上である。ノードＤでの
電圧がトランジスタＸＭ２の閾値電位よりも高いので、
トランジスタＸＭ２はオンし、ノードＥの電圧が降下す
る。そのため、電圧Ｖ（Ｅ）は略ゼロである。ノードＥ
のゼロ電圧によりスイッチ５５はオンする。スイッチ５
５がオンした場合、第１電圧ＶＣＣの電圧レベルは第２
電圧ＶＤＤの電圧レベルと同じ電圧レベルであるか又は
それ以上の電圧レベルであるので、ＣＭＯＳ集積回路内
に順方向バイアス路は形成されない。このような本発明
の保護回路５０によりＣＭＯＳのラッチアップを防ぐこ
とができる。
【００２６】（実施例２）他の例として、定電圧減算器
５１Ｂをダイオード回路にした場合を、図６に示す。定
電圧減算器５１Ｂを直列に接続した複数のダイオードで
構成する。ダイオードの数は、異なる電源の最高電圧レ
ベルとそれぞれのダイオードの内部ポテンシャルにより
決定する。ダイオード回路によって第１電圧ＶＣＣの電
圧レベルを降下させることを除いて、図６に示した保護
回路は図５に示した保護回路と同様に動作する。なお、
本発明では保護回路において比較するために、適切に分
圧した第１電圧を得ることのできる他の方法を利用する
ことができる。また、定電圧減算器は、図５及び図６に
示したトランジスタ回路又はダイオード回路を用いるこ
とに限定されるものではない。
【００２７】
【発明の効果】以上詳述した如く、第１発明に係るＣＭ
ＯＳ集積回路用保護回路にあっては、分圧された第１電
圧が第２電圧より低い場合、ＣＭＯＳ集積回路への第１
電圧の印加を遮断するため、種々の電圧源が別々に各最
高レベルに達する場合であっても、ＣＭＯＳ集積回路内
に順方向バイアス電流路が形成されず、そのため複数の
電圧電源を有するＣＭＯＳ集積回路におけるラッチアッ
プが解消される。
【００２８】第２発明に係るＣＭＯＳ集積回路用保護回
路にあっては、定電圧減算器によって第１電圧から所定
の電圧を減じるため、第１電圧の電圧レベルが十分高く
なってから、第１電圧がＣＭＯＳ集積回路に印加され、
ＣＭＯＳ集積回路における順方向バイアス電流路の形成
を確実に防止する。また、定電圧減算器と接地部との間
に介装した負荷抵抗によって、定電圧減算器に大電流が
流れることが防止され、保護回路の信頼性が高い。
【００２９】第３及び第４発明に係るＣＭＯＳ集積回路
用保護回路にあっては、分圧された第１電圧が電圧比較
器の第２のＮＭＯＳトランジスタの閾値電位より低い場
合、第２のＮＭＯＳトランジスタはオフであり、スイッ
チであるＰＭＯＳトランジスタのゲートの電位は、第２
電圧より第１のＮＭＯＳトランジスタの閾値電位だけ低
い電位であり、スイッチはＣＭＯＳ集積回路への第１電
圧の印加を遮断する。一方、分圧された第１電圧が第２
のＮＭＯＳトランジスタの閾値電位より高い場合、第２
のＮＭＯＳトランジスタはオンであり、ＰＭＯＳトラン
ジスタのゲートの電位は略ゼロであり、第１電圧がスイ
ッチを介してＣＭＯＳ集積回路に印加される。これによ
って、第１電圧及び第２電圧が別々に各最高レベルに達
する場合であっても、ＣＭＯＳ集積回路において順方向
バイアス電流路が形成されない適切なタイミングで、第
１電圧がＣＭＯＳ集積回路に印加される。
【００３０】第５及び第６発明に係るＣＭＯＳ集積回路
用保護回路にあっては、定電圧減算器を直列に接続した
複数のＮＭＯＳトランジスタ又はダイオードで構成する
ため、設計及び製造が容易であり、ＮＭＯＳトランジス
タ又はダイオードの数を調整するだけて、第１電圧及び
第２電圧の電位差、並びにＣＭＯＳ集積回路の用途に基
づいて所要の電圧を第１電圧から減じることができる
等、本発明は優れた効果を奏する。
【図面の簡単な説明】
【図１】 シリコン基板内にある一般的なＣＭＯＳ集積
回路を示す断面図である。
【図２】 印加された２つの電圧がその最高電圧レベル
に達するのに要する時間の相違を示すグラフである。
【図３】 本発明に係る保護回路とＣＭＯＳ集積回路と
を示す断面図である。
【図４】 本発明に係る保護回路の回路図である。
【図５】 図４に示した保護回路の実施例を示す回路図
である。
【図６】 図４の保護回路の他の実施例を示す回路図で
ある。
【符号の説明】
３０ Ｎ型基板 ３２ Ｐ型拡散領域 ３６ Ｎ型拡散領域 ４０ Ｐ型ウェル ５０ 保護回路 ５１ 定電圧減算器 ５３ 電圧比較器 ５５ スイッチ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/092

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 第１電圧及び第２電圧が印加されるＣＭ
    ＯＳ集積回路の保護回路において、 前記第１電圧を分圧する分圧器と、該分圧器に接続して
    あり、分圧器によって分圧された第１電圧と前記第２電
    圧とを比較する電圧比較器と、分圧された第１電圧が第
    ２電圧より低い場合、前記ＣＭＯＳ集積回路への第１電
    圧の印加を遮断するスイッチとを備えることを特徴とす
    るＣＭＯＳ集積回路用保護回路。
  2. 【請求項２】 前記分圧器は、第１電圧から所定電圧を
    減じ、分圧された第１電圧を生成する定電圧減算器と、
    該定電圧減算器及び接地部の間に介装した負荷抵抗とを
    具備する請求項１記載のＣＭＯＳ集積回路用保護回路。
  3. 【請求項３】 前記電圧比較器は、第２電圧に接続する
    ドレイン及びゲートを具備する第１のＮＭＯＳトランジ
    スタと、該第１のＮＭＯＳトランジスタのソースに接続
    したドレイン，前記分圧器に接続したゲート，及び接地
    するソースを具備する第２のＮＭＯＳトランジスタとを
    備え、 前記スイッチは前記第１のＮＭＯＳトランジスタのソー
    スに接続してある請求項１記載のＣＭＯＳ集積回路用保
    護回路。
  4. 【請求項４】 前記スイッチは、第１電圧に接続するソ
    ースと、前記電圧比較器に接続したゲートと、前記ＣＭ
    ＯＳ集積回路に接続したドレインとを具備するＰＭＯＳ
    トランジスタである請求項１記載のＣＭＯＳ集積回路用
    保護回路。
  5. 【請求項５】 前記定電圧減算器は直列に接続した複数
    のＮＭＯＳトランジスタを具備する請求項２記載のＣＭ
    ＯＳ集積回路用保護回路。
  6. 【請求項６】 前記定電圧減算器は直列に接続した複数
    のダイオードを具備する請求項２記載のＣＭＯＳ集積回
    路用保護回路。
JP08243867A 1996-04-24 1996-09-13 Ｃｍｏｓ集積回路用保護回路 Expired - Fee Related JP3113919B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
TW85104894 1996-04-24
TW085104894A TW307913B (en) 1996-04-24 1996-04-24 Protection circuit of CMOS integrated circuit

Publications (2)

Publication Number Publication Date
JPH09307426A true JPH09307426A (ja) 1997-11-28
JP3113919B2 JP3113919B2 (ja) 2000-12-04

Family

ID=21625222

Family Applications (1)

Application Number Title Priority Date Filing Date
JP08243867A Expired - Fee Related JP3113919B2 (ja) 1996-04-24 1996-09-13 Ｃｍｏｓ集積回路用保護回路

Country Status (3)

Country Link
US (1) US5742465A (ja)
JP (1) JP3113919B2 (ja)
TW (1) TW307913B (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100532384B1 (ko) * 1998-06-24 2006-01-27 삼성전자주식회사 반도체 장치용 esd 보호회로

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW329049B (en) * 1997-02-24 1998-04-01 Winbond Electronics Corp The circuit for preventing latch-up the multi-power-on IC
TW451538B (en) * 1999-10-16 2001-08-21 Winbond Electronics Corp Latch up protection circuit suitable for use in multi power supply integrated circuit and its method
WO2001031707A1 (en) * 1999-10-26 2001-05-03 Koninklijke Philips Electronics N.V. Semiconductor device including an integrated esd protection field effect device
US6353524B1 (en) 2000-03-17 2002-03-05 International Business Machines Corporation Input/output circuit having up-shifting circuitry for accommodating different voltage signals
US6583972B2 (en) 2000-06-15 2003-06-24 Sarnoff Corporation Multi-finger current ballasting ESD protection circuit and interleaved ballasting for ESD-sensitive circuits
US6720821B2 (en) * 2002-02-21 2004-04-13 Broadcom Corporation Methods and systems for generating interim voltage supplies
US7102867B2 (en) * 2003-06-30 2006-09-05 International Business Machines Corporation Method, apparatus and circuit for latchup suppression in a gate-array ASIC environment
US7391595B2 (en) * 2004-10-25 2008-06-24 Broadcom Corporation System and method for breakdown protection in start-up sequence with multiple power domains
US7355437B2 (en) * 2006-03-06 2008-04-08 Altera Corporation Latch-up prevention circuitry for integrated circuits with transistor body biasing
CN101924356B (zh) * 2010-05-13 2014-11-05 彩优微电子(昆山)有限公司 一种改进的esd防护装置及相应的集成电路
CN102709900A (zh) * 2012-06-07 2012-10-03 无锡友达电子有限公司 一种输入级保护电路
CN103248032A (zh) * 2013-04-27 2013-08-14 成都市宏山科技有限公司 适用于高压环境的雷电防护电路

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4439805A (en) * 1982-05-21 1984-03-27 Gte Automatic Electric Labs Inc. Low voltage protection circuit
CA1314946C (en) * 1989-02-01 1993-03-23 Colin Harris Protection of analog reference and bias voltage inputs

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100532384B1 (ko) * 1998-06-24 2006-01-27 삼성전자주식회사 반도체 장치용 esd 보호회로

Also Published As

Publication number Publication date
JP3113919B2 (ja) 2000-12-04
US5742465A (en) 1998-04-21
TW307913B (en) 1997-06-11

Similar Documents

Publication Publication Date Title
US7514953B2 (en) Adjustable transistor body bias generation circuitry with latch-up prevention
US7501849B2 (en) Latch-up prevention circuitry for integrated circuits with transistor body biasing
CA1282186C (en) Mos i/o protection using switched body circuit design
KR960013760B1 (ko) Cmos 집적 회로
JPH0439784B2 (ja)
KR19980032273A (ko) 실리콘 온 절연체 전계 효과 트랜지스터와, 정전기 방전으로부터 실리콘 온 절연체 디바이스를 보호하는 방법
JPH09307426A (ja) Ｃｍｏｓ集積回路用保護回路
US7659585B2 (en) ESD protection structure for I/O pad subject to both positive and negative voltages
JPH08181598A (ja) 半導体装置
JPH09162298A (ja) 半導体装置
KR980004991A (ko) 래치-업을 방지하는 상승전압발생기
US6573752B1 (en) High voltage push-pull driver on standard CMOS
JPH1050932A (ja) 半導体装置
US6414360B1 (en) Method of programmability and an architecture for cold sparing of CMOS arrays
JP3875285B2 (ja) 半導体集積回路の中間電圧発生回路
JP3170580B2 (ja) Ｃｍｏｓ集積回路用保護回路
US6222387B1 (en) Overvoltage tolerant integrated circuit input/output interface
JPH0590504A (ja) 半導体保護装置
US6552601B1 (en) Method for supply gating low power electronic devices
JP2000029551A (ja) Ｃｍｏｓ基準電圧生成器を含む集積回路
JPH0774008A (ja) コード設定回路
US20060103438A1 (en) Initialization signal generation apparatus for use in a semiconductor device
JP2765439B2 (ja) Ｃｍｏｓ出力回路及びそれを用いた半導体集積回路
JP2957181B2 (ja) 半導体集積回路
JP2674069B2 (ja) トリミングコード設定用回路

Legal Events

Date Code Title Description
R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090929

Year of fee payment: 9

LAPS Cancellation because of no payment of annual fees