KR19980032273A - 실리콘 온 절연체 전계 효과 트랜지스터와, 정전기 방전으로부터 실리콘 온 절연체 디바이스를 보호하는 방법 - Google Patents

실리콘 온 절연체 전계 효과 트랜지스터와, 정전기 방전으로부터 실리콘 온 절연체 디바이스를 보호하는 방법 Download PDF

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Abstract

본 발명에 따른 실리콘 온 절연체(SOI:silicon-on-insulator) 기법을 위한 보디 접속 게이트 다이오드(body-coupled gated diode)가 개시되고 있다. 보디 접속 게이트 다이오드는 SOI 전계 효과 트랜지스터로부터 형성된다. SOI 전계 효과 트랜지스터의 보디, 게이트, 드레인은 함께 접속되어, 다이오드의 제 1 단자를 형성한다. SOI 전계 효과 트랜지스터의 소스는 다이오드의 제 2 단자를 형성한다. NFET와 PFET는 다이오드를 만드는 데 사용될 수 있다. SOI 전계 효과 트랜지스터로부터 형성되는 적어도 하나의 보디 접속 게이트 다이오드를 포함하는 SOI 회로는 정전기 방전(ESD:electrostatic discharge) 보호 특성과 이상적인 다이오드 특성을 제공한다.

Description

실리콘 온 절연체 전계 효과 트랜지스터와, 정전기 방전으로부터 실리콘 온 절연체 디바이스를 보호하는 방법
본 발명은 일반적으로 다이오드에 관한 것으로, 보다 구체적으로는 실리콘 온 절연체(SOI:silicon-on-insulator) 다이오드 회로에 관한 것이다.
실리콘 온 절연체 기법은 절연 물질층위에 놓이는 비교적 박막의 반도체 물질층에 트랜지스터를 형성시키는 방법으로서, 집적 회로 분야에서 그 중대성이 날로 더해가고 있다. SOI 상에 형성된 디바이스들은 벌크상에서 형성된 디바이스들 보다도 특히, 높은 성능을 가지며, 래치업(latch-up)이 존재하지 않으며, 높은 집적도를 가지며, 낮은 전압을 인가해도 된다고 하는 등의 많은 장점을 갖는다. 그러나, 다른 전자 회로와 마찬가지로 SOI 회로들은 첫째, 회로에 많은 양의 전류가 인가될 때 발생하는 서지 전압인 정전기적 방전(ESD)에 영향을 받기 쉬우며, 둘째, 위상 동기 루프(phase-locked-loop) 회로, 전압 레귤레이터, 밴드 갭 기준 회로와 같은 아날로그 애플리케이션에 대해 이상적인 특성(수 디케이드의 전류에 대해 60mV/디케이드의 일정한 전압 스윙)을 제공할 필요성이 있다.
ESD 가 인가되는 경우, ESD 임펄스를 방전하기 위해서는 ESD 보호 회로가 낮은 턴온 전압과 높은 전류 구동력(많은 양의 네거티브 또는 포지티브의 전압이 생성되기 전에 많은 양의 전류를 발생시키거나 싱크하는 능력)을 필요로 한다. 다이오드 회로들과 같은 통상의 벌크 과전압 보호 회로는 SOI 매립형 산화물(SOI buried oxide)이 존재하기 때문에 SOI상에서는 원활하게 동작하지 않는다. 다시 말해서, 통상의 SOI상의 다이오드들은 전류가 측면으로 흐르기 때문에(반도체 물질의 두께에 의해 제한되기 때문에), 전류 구동능력이 작다. 따라서, SOI 회로에 대한 적절한 ESD 보호를 위해서는 새로운 방법이나 새로운 종류의 다이오드의 개발이 필요했다.
ESD로부터 SOI 회로를 보호하기 위한 몇가지 방법들은 1989년 12월에 Method for Producing a Semiconductor Device having a Silicon-on-Insulator Structure라는 명칭으로 허여된 카와이(Kawai)의 미국 특허 제 4,889,829호와, 1991년 1월에 ESD Protection for SOI Circuits이라는 명칭으로 허여된 루(Lu)의 미국 특허 제 4,989,057호에서 발견되고 있다. 카와이의 특허에서, 다이오드와 같은 ESD 보호 회로들은 SOI 회로들을 보호하기 위해 비 SOI(non-SOI) 기판으로 만들어 진다. 카와이의 특허에서 개시된 방법을 사용할 경우 근본적인 단점은 제조 과정에 평면이 아닌 구조를 발생시켜, 프로세스와 관련한 많은 난점(difficulties)들을 초래한다는 것이다. 가령, 세정 프로세스(cleansing process) 동안 잔존 오염 금속(residual contaminant metal)을 제거함에 있어서 어려움이 있으며, 그 결과 메탈리제이션(metallization) 동안 큰 금속 단차(metal steps)를 발생시켜 금속을 박형화하고(thinning) 크랙을 발생시킨다(cracking). 따라서, 일반적으로 이러한 회로를 제조하는 것은 불가능하다.
루의 특허는 ESD 설계를 위해 사용될 수 있는 게이트형 다이오드(gated diode)에 대해 개시하고 있다. 이 게이트형 다이오드는 게이트가 신호 패드(pad)에 접속되는 플로팅 보디 SOI 트랜지스터(a floating-body SOI transitor)로 이루어진다. 루의 특허에 개시된 다이오드는 ESD로부터 얼마간 보호될 수 있지만, 전술한 바와 같은 원하는 이상적인 특성을 제공하지는 못한다. 루의 특허에 개시된 다이오드와 통상의 일반적인 다이오드가 이상적인 다이오드 특성을 갖지 못하는 다음과 같은 몇가지 이유가 있다. 즉, 1)기판의 정렬 공차(alignment tolerance)는 프로세스에 따라 크게 차이가 있으며, 2)통상적인 다이오드 구조는 폴리실시콘 다이오드일 수 있으며, 이는 SOI상에서 이상적인 다이오드 특성을 저하시키는 확장 및 할로 임플랜트(extension and halo implants)(통상 깊은 MOSFETs에서 사용되는 임플랜트)를 수용한다. 따라서, 루의 특허에 개시된 다이오드는 ESD로부터의 보호를 위해 사용될 수 있지만 아날로그 회로와 함께 사용되기에는 부적절하다.
따라서, 당해 분야에서 ESD로부터의 보호 뿐만 아니라 다이오드의 이상적 특성을 제공할 수 있는 SOI 다이오드의 개발이 필요했다.
따라서, 본 발명은 ESD 보호가 가능한 SOI 다이오드를 제공할 수 있는 장점이 있다.
또한, 본 발명은 이상적인 다이오드 특성을 갖는 SOI 다이오드를 제공할 수 있는 장점이 있다.
본 발명의 전술한 장점 및 다른 장점들은 SOI 전계 효과 트랜지스터(FET)로 구성되는 보디 접속 게이트 다이오드에 의해 실현될 수 있다. SOI FET의 보디, 게이트, 드레인은 함께 접속되어 다이오드의 제 1 단자를 형성한다. SOI FET의 소스는 다이오드의 제 2 단자를 형성한다. 다이오드를 순방향바이어스로 동작시키는 데 NFET 및 PFET가 모두 사용될 수 있다. SOI FET로부터 형성되는 적어도 하나의 보디 접속 게이트 다이오드를 포함하는 SOI 회로는 정전기 방전(ESD) 보호와 다이오드 특성을 제공한다.
본 발명의 모든 장점 및 특징들은 첨부한 도면에 도시된 바와 같이 후술하는 본 발명의 바람직한 실시예의 상세한 설명으로부터 명백해 질 것이다.
도 1은 본 발명의 바람직한 제 1 실시예에 따른 보디 접속 게이트 다이오드의 n-채널 SOI 전계 효과 트랜지스터 구조의 단면도.
도 2는 도 1의 보디 접속 게이트 다이오드의 개략적인 회로도.
도 3은 도 2의 개략적인 회로를 나타내는 심볼 도시도.
도 4는 본 발명의 바람직한 제 1 실시예에 따른 보디 접속 게이트 다이오드의 p-채널 SOI 전계 효과 트랜지스터 구조의 단면도.
도 5는 도 4의 보디 접속 게이트 다이오드의 개략적인 회로도.
도 6은 도 5의 개략적인 회로를 나타내는 심볼 도시도.
도 7은 도 1의 측정된 게이트/보디/드레인 전압 대 전류의 특성을 도시한 그래프도.
도 8은 도 1의 측정된 임계 전압 대 보디 바이어스의 특성을 도시하는 그래프도.
도 9는 도 1 및/또는 도 4의 보디 접속 게이트 다이오드를 사용한 ESD 보호 디바이스의 블럭도.
도 10, 11, 12, 13은 각각 도 9의 디바이스에 대한 실시예의 회로도.
도 14는 도 9의 ESD 보호 디바이스에 대한 다른 실시예의 회로도.
도 15는 도 9의 ESD 보호 디바이스를 사용한 혼합된 전압 인터페이스 디바이스의 블럭도.
도 16, 17, 18은 각각 도 15의 혼합된 전압 인터페이스에 대한 실시예의 회로도.
도 19은 두 전원 공급 장치를 갖는 도 9의 ESD 보호 디바이스를 사용한 혼합된 전압 인터페이스의 블럭도.
도 20, 21, 22는 각각 도 19의 혼합된 전압 인터페이스 디바이스에 대한 실시예의 회로도.
도 23은 두 전압 사이에 사용된 도 1 및 도 4에서의 적어도 하나의 보디 접속 게이트 다이오드를 갖는 전압 인터페이스 디바이스의 블럭도.
도 24 및 25는 도 23의 디바이스에 대한 실시예의 회로도.
도 26은 도 1 및 4의 보디 접속 게이트 다이오드를 사용한 아날로그 디바이스의 블럭도.
도 27은 본 발명의 제 2 실시예에 따른 보디 접속된 게이트 다이오드의 개략도.
도 28은 도 27의 개략적인 회로를 사용한 레벨 시프팅된 보디 접속 게이트 다이오드의 도시도.
도 29 및 30은 도 28의 레벨 시프팅 디바이스의 실시예의 회로도.
도 31은 상승 시간 네트워크를 포함하는 도 28의 레벨 시프팅된 보디 접속 게이트 다이오드의 도시도.
도 32는 ESD 클램프를 포함하는 도 31의 디바이스에 대한 실시예의 회로도.
도면의 주요 부분에 대한 부호의 설명
10: 보디 접속 게이트(BCG) 다이오드 24: 분리 영역
32: 게이트 34: 드레인
36: 소스 38: 보디
70: 제 1 스테이지의 ESD 보호 디바이스
도 1 내지 도 6을 참조하면, 본 발명의 바람직한 실시예에 따른 보디 접속 게이트(BCG) NFET(도 1 내지 도 3) 및 PFET(도 4 내지 도 6) 다이오드의 구성이 도시되어 있다. 도 1에 도시된 바와 같이, NFET BCG 다이오드(10)는 분리 영역(24), 매립형 산화물(12), 실리콘 기판(14)을 갖는 SOI MOSFET(30)으로부터 형성된다. P타입 보디 영역(18)상에는 두개의 N+ 영역인 소스 영역(16)과 드레인 영역(17)이 형성된다. 게이트 전극(22)은 게이트 절연체(21)상에 놓이며, MOSFET(30)의 게이트를 규정한다. 표면 채널(23)은 채널로 알려진 P타입 영역(18)의 표면 위와 게이트 절연체(21) 아래에 놓인다. 소스(36), 드레인(34), 보디(38), 게이트(32)의 단자들은 각각 소스 영역(16), 드레인 영역(17), 보디 노드 영역(18), 게이트 전극(22)에 접속된다. 보디(38), 드레인(34), 게이트(32)에 접속된 단자 A와, 소스 단자(36)에 접속된 단자 B는 N+/P타입 BCG 다이오드(10)의 입력 및 출력을 형성한다. 도시되지는 않았지만, 단자들의 접속은 MOSFET(30)의 어떠한 금속층에서도 용이하게 행해질 수 있다.
도 2는 NFET BCG 다이오드(10)의 개략적인 회로도이다. 도 1에서와 마찬가지로, 도 2는 소스(36), 드레인(34), 보디(38), 게이트(32) 단자들을 포함하는 BCG 다이오드(10)를 도시하고 있다. BCG 다이오드(10)는 두개의 단자 A 및 B를 포함한다. 전술한 바와 같이, 단자 B는 소스 단자(36)에 접속되고, 단자 A는 모두가 함께 접속되어 있는 보디(38), 게이트(32), 드레인(34) 단자들에 접속된다. 단자 A의 전압이 단자 B의 전압보다 높을 때, BCG 다이오드(10)는 턴온되어 ESD 보호 기능을 제공하며 이에 관해서는 이후에 보다 상세히 설명한다. 도 2의 BCG 다이오드(10)는 도 3에서 도시된 바와 같이 다이오드 심볼(10)로서 표시된다.
마찬가지로, 도 4에 도시된 PFET BCG 다이오드(20)는 분리 영역(24), 매립형 산화물(12), 실리콘 기판(14)을 갖는 SOI MOSFET(30)으로 형성된다. N타입 보디 영역(28)상에는 두개의 P+ 영역인 소스 영역(26)과 드레인 영역(27)이 형성된다. 전술한 바와 같이, 게이트 전극(22)은 게이트 절연체(21)위에 놓이며 MOSFET의 게이트를 규정한다. 소스(36), 드레인(34), 보디(38), 게이트 단자들은 각각 소스 영역(26), 드레인 영역(27), 보디 노드 영역(28), 게이트 전극(22)에 접속된다. 보디(38), 드레인(34), 게이트(32) 단자에 접속된 단자 A와, 소스 단자(36)에 접속된 단자 B는 P+/N타입 BCG 다이오드(20)의 입력 및 출력을 형성한다.
도 5는 PFET BCG 다이오드(20)의 개략적인 회로도를 도시하고 있다. 도 4에서와 같이, 도 5는 소스(36), 드레인(34), 보디(38), 게이트(32) 단자들을 포함하는 BCG 다이오드(20)를 도시하고 있다. BCG 다이오드(20)는 두개의 단자 A 및 B를 포함한다. 전술한 바와 같이, 단자 B는 소스 단자(36)에 접속되고 단자 A는 모두 함께 접속된 보디(38), 게이트(32), 드레인(34)에 접속된다. 단자 B의 전압이 단자 A의 전압보다 높을 때, BCG 다이오드(20)는 턴온되며, 그 동작은 이후에 보다 상세히 설명된다. 도 5의 BCG 다이오드(20)는 도 6에 도시된 바와 같이 다이오드 심볼(20)로 표시된다. 본 발명은 다이오드 트랜지스터들의 두 극성(N+/P 및 P+/N)을 모두 포함하므로, 후술하는 바와 같이, SOI 기법을 위해 회로의 동작 및 설계를 매우 유연성있게 행할 수 있다.
도 1 내지 도 6에서 도시된 MOSFET BCG 다이오드의 동작은 두개의 전류 영역에서 이루어지며, 이는 도 7을 참조하여 더욱 상세히 설명될 것이다. 제 1 전류 영역에서, BCG 다이오드는 이상적인 다이오드 특성을 제공한다. 제 2 전류 영역에서, BCG 다이오드는 ESD 보호 기능을 제공한다. 일반적으로, BCG 다이오드의 제 1 전류 영역은 대략 0 볼트에서 전원 공급 전압인 Vdd까지의 전압 범위에 해당한다. 그러나 다이오드 특성의 지수 함수부분은 외부 및 기생 직렬 저항으로 인해 통상적으로 0 내지 대략 +/-0.7 볼트로 제한된다. BCG 다이오드의 제 2 전류 영역은 대략 0 볼트 미만의 범위와 전원 공급 전압 Vdd이상의 범위에 해당한다.
제 2 전류 영역에 대해, MOSFET BCG 다이오드의 두개의 턴온 상태하에서 ESD 보호 기능이 제공된다. 제 1 턴온 상태는 보디(38)의 전압이 소스(36)의 전압을 초과할 때 발생한다. 이러한 상태가 발생할 때, 순방향바이어스 다이오드 특성에 따라 보디 단자에서 소스 단자로 전류가 흐른다. 제 1 상태는 다음의 수학식 1로 주어진다.
｜Vpad=Vbody｜＞｜Vbe+V*｜
여기서, Vpad=인가 전압(신호 패드의 전압),
Vbody=보디 전압,
Vbe=보디와 소스 단자 사이의 다이오드의 순방향바이어스 전압,
V*=MOSFET BCG 다이오드가 NFET일 때의 Vdd, 또는 MOSFET BCG 다이오드가 PFET일 때의 Vss.
제 2 턴온 상태는 게이트(32)의 전압이 임계 전압을 초과할 때 발생한다. 다시 말해서, 신호 패드의 전압이 증가함에 따라 보디 전압 및 게이트 전압도 또한 증가한다. 보디 전압이 증가할 때, 임계 전압은 감소한다. 따라서, 게이트 전압이 임계 전압을 초과할 때, 전류는 드레인 단자에서 소스 단자로 흐르게 된다. 이러한 상태는 다음의 수학식 2로 주어진다.
｜Vpad=Vgate｜＞｜Vt(Vbody=Vpad)+V*｜
여기서, Vpad=인가 전압,
Vgate=게이트 전압,
Vt(Vbody=Vpad)=보디 전압이 인가 전압과 같을 때의 임계 전압,
V*=MOSFET BCG 다이오드가 NFET일 때의 Vdd, 또는 MOSFET BCG 다이오드가 PFET일 때의 Vss.
따라서, NFET BCG 다이오드(10)(도 1)에 대해, NFET의 단자(단자 A)에 포지티브 펄스가 인가될 때, 전류는 NFET 구조의 보디(18)와 드레인(16)으로 형성된 P-N 다이오드를 통해 방전된다. 동시에, 보디 전압이 증가함에 따라, MOSFET(30)의 임계 전압이 감소하여 동적인 임계 특성과 이상적인 다이오드 특성을 발생시킨다. NFET의 임계 전압이 감소함에 따라, NFET의 게이트 접속은 다이오드와 함께 NFET를 턴온시킨다. BCG 다이오드의 고유한 특징은 다이오드의 특성과 보디 및 게이트 접속된 MOSFET의 상호작용의 특성이 동시에 달성된다는 것이다. BCG 다이오드는 임계 전압의 절대치를 낮추기 위해 보디 접속을 이용하며, NFET 스냅백(snapback)이전에 ESD MOSFET 소자를 턴온시키기 위해 게이트 접속을 이용한다.
PFET BCG 다이오드(20)(도 4)에 대해서도 마찬가지로, PFET의 단자(단자 A)에 네거티브 펄스가 인가될 때, 전류는 PFET 구조의 보디(28) 및 드레인(26)으로 형성되는 N-P 다이오드를 통해 방전된다. 동시에, 보디 전압이 감소함에 따라, PFET(20)의 임계 전압의 크기가 감소되어 동적인 임계 특성 및 이상적인 다이오드 특성을 발생시킨다. PFET의 임계 전압이 감소함에 따라, PFET의 게이트 접속은 다이오드와 함께 PFET를 턴온시킨다. 전술한 바와 같이, 다른 다이오드와 비교할 때 BCG 다이오드의 두드러진 특징은 다이오드 특성과 보디 및 게이트 접속된 MOSFET의 상호작용의 특성이 동시에 달성된다는 것이다. 다시 말해서, BCG 다이오드는 임계 전압의 절대치를 낮추기 위해 보디 접속을 이용하며, PFET 스냅백 이전에 ESD MOSFET 소자를 턴온시키기 위해 게이트 접속을 이용한다.
도 7은 비 BCG 다이오드의 동작(곡선(54, 58))에 대한 본 발명의 NMOSFET BCG 다이오드(10)의 동작(곡선(52, 56))을 도시한 그래프이다. 그래프의 좌측 수직축은 MOSFET(30)의 부임계 영역(곡선52))과 비 BCG 다이오드의 FET의 부임계 영역(곡선(54))을 나타내는 제 1 전류 영역에서의 전류의 로그 스케일이다. 그래프의 우측 수직축은 MOSFET(30)의 ESD 동작 모드(곡선(56))와 비 BCG 다이오드의 FET의 ESD 동작 모드(곡선(58))를 나타내는 제 2 전류 영역에서의 전류의 선형 스케일이다. 제 1 전류 영역에서, BCG 다이오드의 부임계 영역(곡선(52))은 비 BCG 다이오드의 부임계 영역(곡선(54))과는 달리, 60mV/디케이드의 이상적인 부임계 스윙을 달성한다. 이러한 이상적인 특성은 MOSFET(30)의 보디와 게이트의 접속을 통해 가능해진다. 다시 말해서, 게이트 전압은 기존의 비 BCG 다이오드의 경우 용량성으로 결합되지 않고 보디에 직접 인가된다. 이상 특성 계수 n은 다음의 수학식 3으로 주어진다.
n=1+CD/COX
여기서, CD/COX는 용량성 결합비이다.
따라서, 이상 특성 계수 n은 BCG 다이오드의 경우 대략 1이지만, 비 BCG 다이오드의 경우에는 1 보다도 크다. 이러한 이상 특성 계수는 결과적 기울기에 있어서 중요하며 다음의 수학식 4로 주어진다.
I=I0(eV/nkT/q-1)
여기서, I=결과적 전류,
I0=역방향 포화 전류,
V=다이오드 전압,
n=이상 특성 계수,
k=볼츠만 상수,
T=절대 온도(˚K),
q=전하량.
요소 kT/q는 대략 26mV이며, 전류는 e에 비례한다. 기울기는 60mV/디케이드(kT/q*ln(10))와 이상 특성 계수를 승산함으로써 근사화된다. 1의 이상 특성 계수를 갖는 BCG 다이오드는 60mV/디케이드 기울기(곡선(52))를 발생시키며, 대략 1.45의 이상적인 특성 계수를 갖는 비 BCG 다이오드는 87mV/디케이드 정도의 기울기(곡선(54))를 발생시킨다. 전술한 바와 같이, 60mV/디케이드의 기울기는 전압 기준, 위상 동기 루프, 전압 레귤레이터와 같은 기능을 수행하는 아날로그 애플리케이션에 있어서 중요하다.
제 2 전류 영역(곡선(56, 58))에서, 비 BCG 다이오드에 의해 제공되는 ESD 보호 기능은 극히 저조하며(곡선(58)), 직렬 저항에 의해 신속히 지배되는데(곡선(59)), 이 때, 전압은 전류에 비례적으로 증가하기 시작한다. BCG 다이오드에 의해 제공되는 ESD 보호 기능은 훨씬 우수하다(곡선(56)). 이 때 BCG MOSFET은 개념적으로는 큰 전류 이득(때때로 무한대의 이득)을 갖는 바이폴라 디바이스로서 취급될 수 있다. 드레인 전류는 콜렉터 전류로서 모델링될 수 있으며, 보디(게이트) 전류는 베이스 전류로서 모델링될 수 있다. 이러한 디바이스가 해석을 쉽게 하기 위해 바이폴라 디바이스로서 취급될 수 있어도, 전류가 표면 채널을 통해 흐르고 게이트에 의해 제어되기 때문에 실제로는 MOSFET이다. MOSFET의 임계 전압 Vt가 실리콘막에 대한 바이어스 인가에 의해 변조되기 때문에, 바이폴라 디바이스의 외형적 이득은 크다. 결과적으로 낮은 바이어스에서 바이폴라의 큰 외형적 이득을 제공한다.
도 8은 인가된 보디 바이어스에 의한 임계 전압의 변조를 설명하는 도면이다. 두 개의 디바이스의 변조가 도시되는데, 하나는 다른 하나보다 짧은 채널 길이를 갖는다. 곡선(61)은 유도된 디멘젼의 채널 길이 Ldrawn이 0.25μm와 동일할 때의 곡선이고, 곡선(62)은 Ldrawn이 0.20μm와 동일할 때의 곡선이다. 따라서, BCG 다이오드는 보디 접속을 사용하여 임계 전압의 절대치를 낮추며, 동적인 임계 전압을 발생시킨다. 결과적으로, 임계 전압을 제어함으로써 다이오드 특성을 양호하게 제어할 수 있다. 또한, MOSFET의 Vt 조절 임플랜트(임계 전압을 제어하는 데 사용되는 임플랜트)를 변화시킴으로써 BCG 다이오드의 I0(가령, MOSFET의 Ioff)를 10의 수 승배의 크기로 쉽게 변화시킬 수 있다. 이러한 변화는 곡선(52)을 좌측 또는 우측으로 이동시킴으로써 도시되는데, 이는 정규의 다이오드에서는 쉽게 달성되지 않는다.
바이폴라에서 유사한 논의를 한 단계를 더 진행시키면 콜렉터와 베이스를 함께 접속하여 하나의 다이오드를 형성하는 이유가 명백해 질 것이다. 여기서, 게이트 및 보디는 베이스 단자를 형성할 수 있고, 드레인은 콜렉터 단자, 소스는 에미터 단자일 수 있다. 베이스(게이트) 전류가 비이상적인 특성을 가진다 해도, 콜렉터 전류가 베이스 전류보다 10의 수 승배 더 크기 때문에, 콜렉터 전류와 베이스 전류의 총합은 이상적인 것으로 유지된다. 도시된 바와 같이, 이러한 다이오드는 동일한 사이즈의 기존 다이오드보다 매우 큰 전류를 가질 것이다.
도 9내지 도 25는 다양한 ESD 애플리케이션 및 회로들에서 전술한 BCG 다이오드를 사용한 본 발명의 실시예를 도시하고 있다.
도 9에 도시된 바와 같이, 제 1 스테이지의 ESD 보호 디바이스(70)의 블럭도는 다이오드(64와 66)를 포함하며, 이들 중 적어도 하나는 BCG 다이오드이다. 다이오드(64)는 신호 패드(68)와 사전결정된 고전압 V1에 접속된다. 다이오드(64)는 신호 패드(68)로부터의 과도한 전류량을 싱크시켜, 신호 전압이 V1보다 클 때, 신호 패드(68)로부터의 전압을 사전결정된 고전압 V1으로 클램핑할 수 있다. 다이오드(66)는 신호 패드(68) 및 사전결정된 저전압 V2에 접속된다. 다이오드(66)는 신호 전압이 저전압 V2보다 낮을 때 상기 디바이스로 더욱 많은 전류를 구동함으로써 신호 전압을 사전결정된 저전압 V2로 클램핑한다.
도 10 내지 도 13은 다이오드(64와 66)에 대해 본 발명의 실시예인 NFET(N+/P) 및 (P+/N) 구성의 BCG 다이오드를 도시하고 있다. 도 10에 도시된 바와 같이, 다이오드(64와 66)용으로 두개의 N+/P 다이오드들이 사용된다. 도 11에서, 다이오드(64)는 N+/P 다이오드이고 다이오드(66)는 P+/N 다이오드이다. 도 12에서, 다이오드(64와 66)는 P+/N 다이오드이다. 도 13에서, 다이오드(64)는 P+/N 다이오드이고, 다이오드(66)는 N+/P 다이오드이다. 이러한 4개의 회로를 통해 도시되고 기술된 바와 같이, N+/P 및 P+/N 다이오드들이 모두 사용될 때 회로를 유연성있게 생성할 수 있다.
도 14에 도시된 바와 같이, 도 9의 ESD 보호 회로를 형성하는데 있어 BCG 다이오드를 다른 비 BCG 다이오드들과 조합하여 사용할 수 있다. 그 일예로서 BCG 다이오드(64)를 들수 있으며, 이 다이오드의 소스, 드레인, 게이트는 함께 접속된 다이오드(66)와 조합하여 사용된다. 본 발명의 ESD 보호 디바이스는 실시예로서 도시된 조합에만 국한되지 않음을 이해할 수 있다. 게이트형 다이오드 및 BCG 다이오드와 같은 다른 적절한 조합 디바이스가 또한 사용될 수 있다.
도 15에 도시된 바와 같이, 혼합된 전압 인터페이싱과 관련하여 다른 스테이지(76, 78)가 제 1 스테이지의 ESD 보호 디바이스(70)에 부가될 수 있다. 도 9를 참조하여 기술된 제 1 스테이지의 ESD 보호 디바이스(70)는 신호 패드(68)와, V2와, 후속하는 스테이지에 접속된다. 각각의 스테이지는 제 1 스테이지상에 대략 0.7 볼트의 추가적인 전압을 부가하여, 제 1 스테이지의 보호 디바이스(70)를 턴온할 때에 지연을 발생시킨다. 특정의 실시예와 요소들이 이하 도면을 참조하여 기술되고 있지만, 본 발명의 다양한 스테이지의 ESD 보호 디바이스는 전술한 특정의 실시예 및 소자에만 국한되는 것이 아니라는 것을 알 수 있다. 게이트형 다이오드들, 루비스터(lubistors)들, 임의의 적절한 MOSFET 또는 동적인 임계 트랜지스터들과 같은 적당한 소자들과, 요소들의 조합이 또한 사용될 수 있다.
도 16 내지 도 18은 다양한 스테이지들(76, 78)용으로 사용되는 소자들에 대한 세가지 실시예를 나타낸다. 도 16에 도시된 바와 같이, 각 스테이지(76, 78, 등)는 소스, 드레인, 게이트가 함께 접속된 다이오드를 포함할 수 있다. 다이오드(76)의 보디는 제 1 스테이지의 보호 디바이스(70)에 접속되고, 다이오드(76)의 게이트는 Vdd와 다음 다이오드의 보디에 접속된다. 제 N 스테이지 다이오드(78)의 보디는 이전 스테이지의 다이오드에 접속되고 게이트는 Vdd에 접속된다. 도 17에서, 다이오드(76, 78)의 각 스테이지는 보디와 드레인이 함께 접속된 트랜지스터를 포함한다. 다이오드(76)의 게이트는 제 1 스테이지의 보호 디바이스(70)(도시안됨)의 다이오드들의 게이트들을 포함하는 다른 스테이지의 게이트들에 접속된다. 다이오드(76)의 드레인은 보호 디바이스(70)에 접속되고, 소스는 다음 다이오드의 드레인에 접속된다. 제 N 스테이지 다이오드(78)의 소스는 Vdd에 접속된다.
도 18은 직렬의 다이오드들(76, 78)을 나타내며, 그 게이트 및 드레인들은 제 1 스테이지 보호 디바이스(70)와 더불어 모두 함께 접속되어 있다. 제 2 스테이지 다이오드(76)의 보디는 보호 디바이스(70)에 접속되며, 제 2 스테이지 다이오드(76)의 소스는 제 3 스테이지 다이오드의 보디에 접속되는 등으로 된다. 제 N 스테이지 다이오드(78)의 소스는 Vdd에 접속된다.
도 19에 도시된 바와 같이, 제 2 전원 공급 전압 V3은 도 15의 혼합된 전압 인터페이싱 디바이스와 함께 사용될 수 있다. 또한, 제 1 스테이지 ESD 보호 디바이스(70)는 신호 패드(68), V2, 후속하는 스테이지들에 접속된다. 도 20 내지 도 22는 도 19에 대한 특정의 실시예를 나타낸다. 도 20에서, 각 스테이지의 다이오드(76, 78,) 등은 보디와 드레인이 함께 접속된 트랜지스터를 포함한다. 다이오드(76)의 게이트는 다른 다른 스테이지의 다이오드(78)의 게이트와 Vcc에 접속된다. 다이오드(76)의 드레인은 Vcc와 보호 디바이스(70)에 접속되며 그 소스는 다음 다이오드의 드레인에 접속된다. 제 N 스테이지의 다이오드(78)는 Vdd에 접속된다.
도 21에 도시된 바와 같이, 각 스테이지의 다이오드(76, 78) 등은 소스, 드레인, 게이트가 함께 접속된 다이오드를 포함한다. 다이오드(76)의 보디는 Vcc와 제 1 스테이지의 보호 디바이스(70)에 접속되며, 다이오드(76)의 게이트는 Vdd와 다음 다이오드의 보디에 접속된다. 제 N 스테이지의 다이오드(78)의 보디는 이전 스테이지의 다이오드에 접속되고 그 게이트는 Vdd에 접속된다. 도 22에 도시된 바와 같이, 각 스테이지의 다이오드(76, 78) 등은 자신의 드레인이 보디 및 게이트에 접속되는 BCG 다이오드를 포함한다. 다이오드(76)의 드레인은 Vcc와 보호 디바이스(70)에 접속되며, 그 소스는 다음 다이오드의 드레인에 접속된다. 제 N 스테이지 다이오드(78)의 소스는 Vdd에 접속된다.
도 23은 두개의 전원 공급 전압 V1과 V2사이에서 사용될 수 있는 ESD 보호 디바이스(91)를 도시하고 있다. 보호 디바이스(91)는 일반적으로 적어도 하나가 BCG 다이오드인 다이오드 열을 포함하며, 다이오드 열은 직렬로 애노드 내지 캐소드에 전기적으로 접속된 다이오드 세트를 포함한다. 다이오드 열은 루비스터들, 게이트형 다이오드, 다른 동적 임계(DT) MOSFET 등과 같은 다이오드를 포함할 수 있다. 도 24 및 도 25는 도 23의 특정의 구현예를 도시하고 있다. 도 24에서, 디바이스(91)는 PFET BCG 다이오드(20)들의 열을 포함한다. 도 25에 도시된 바와 같이, 디바이스(91)는 NFET BCG 다이오드(10)의 열을 포함한다.
도 26은 전형적인 아날로그 애플리케이션과 조합하여 사용되는 본 발명의 BCG 다이오드를 도시하고 있다. 회로(92)는 전하 펌프 및 위상 동기 루프에 사용되는 밴드갭 기준 회로부이다. 회로(92)는 게이트가 함께 접속된 두개의 PFET(93과 94) 및 게이트가 함께 접속된 두개의 NFET(95와 96)를 포함한다. PFET(93)의 드레인은 NFET(95)의 드레인 및 게이트에 접속된다. PFET(94)의 드레인 및 게이트는 NFET(96)의 드레인에 접속된다. BCG 다이오드(97)의 제 1 단자는 NFET(95)의 소스에 접속되고, BCG 다이오드(98)의 제 1 단자는 NFET(97)의 소스에 접속된다. BCG 다이오드(97과 98)의 제 2 단자는 접지에 접속된다. 통상적으로, BCG 다이오드(98)의 폭은 BCG 다이오드(97)의 폭보다 m 배 더 크다. 그러므로, 이러한 두 다이오드들에는 동일한 전류가 흐르므로, 폭이 작은 다이오드(이 경우, 다이오드(97))에는 전류비에 따라 큰 전압이 걸릴 것이다. 결과적 전압은 다음의 수학식 5로 주어진다.
VA-VB=kT/q * ln(m)
여기서, VA=작은 다이오드의 전압,
VB=큰 다이오드의 전압,
kT/q=(도 7을 참조하여 기술된 대략 26mV의) 단자 전압,
m=큰 다이오드의 폭 대 작은 다이오드의 폭의 비율이다.
가령, m이 10이라면, (VA-VB)에 공급되는 결과적 고정 전압은 대략 60mV일 것이다. 이 실시예에서 m이 10이지만, 다른 적당한 값들이 사용될 수 있음을 알 수 있다. BCG 다이오드(97, 98)는 밴드갭 기준 회로가 정상적으로 동작하게 하는 고정 전압에 필요한 이상적 특성을 제공한다.
도 27는 본 발명에 따른 BCG 다이오드(40)의 제 2 실시예를 도시하고 있다. 제 1 실시예와 마찬가지로, 게이트(32)와 보디(38)는 함께 접속되어 있다. 소스(36)는 단자 B를 형성하고, 드레인(34)은 단자 A를 형성한다. 도시된 다이오드는 NFET 구성을 하고 있지만, PFET 구성으로도 가능하다. 드레인(34)은 후속하는 도면에서 도시된 바와 같이 지연 디바이스(110)를 통해 보디(32)와 게이트(38)에 간접적으로 접속되어 있다. 따라서, 다이오드(40)의 동작은 도 1 내지 도 6을 참조하여 기술된 동작들과 유사하다.
도 28에 도시된 바와 같이, BCG 다이오드의 드레인(34)은 레벨 시프팅 디바이스(120)를 포함하는 지연 디바이스(110)를 통해 보디(38)와 게이트(32)에 접속되어 있다. 레벨 시프팅 디바이스(120)는 다이오드(40)의 턴온을 지연시키는 데 사용된다. 단자 A는 통상 신호 패드(도시안됨)에 접속되며, 단자 B는 통상 기판 또는 접지에 접속된다. 도 29 및 도 30은 노드 C와 노드 D사이의 레벨 시프팅 디바이스(120)용으로 사용되는 실시예의 회로를 도시하고 있다. 도 29는 SOI PFET로부터 구성되는 BCG 다이오드의 열을 도시하고 있다. 본 출원에서 참조하는 모든 다이오드 열들과 마찬가지로, 각각의 열은 하나의 다이오드만으로 구성되거나, 또는 수 개의 다이오드로 구성될 수 있다. 다이오드들은 서로 순차적인 방식으로 턴온되어, 다이오드(40)의 턴온을 지연시킨다. 도 29의 실시예에서, 노드 C는 다이오드(122)의 소스 및 드레인에 접속된다. 각 다이오드(122, 124)의 소스 및 드레인은 함께 접속되고, 제 1 다이오드(122)의 보디는 다음 다이오드(124)의 드레인에 접속된다. 최종 다이오드의 보디는 노드 D에 접속된다.
도 30은 SOI NFET로 구성되는 BCG 다이오드들의 열을 도시하고 있다. 노드 C는 다이오드들(126, 128)의 각 드레인들과 제 1 다이오드(126)의 보디에 접속된다. 제 1 다이오드(126)의 소스는 다음 다이오드(128)의 보디/게이트에 접속된다. 최종 다이오드의 소스는 노드 D에 접속된다. BCG 다이오드들이 레벨 시프팅 디바이스(120)에 대한 실시예의 회로로서 특정적으로 도시되지만, 당해 기술분야의 통상의 숙련가는 다이오드 열에 루비스터들, 게이트형 다이오드들, 다른 동적 임계 MOSFET들과 같은 다른 디바이스가 사용될 수 있음을 이해할 것이다.
도 31에 도시된 바와 같이, 지연 디바이스(110)는 상승 시간 디바이스(130)와 레벨 시프팅 디바이스(120)을 포함하되, 상승 시간 디바이스(130)는 노드 C에서 레벨 시프팅 디바이스(120)에 접속된다. 상승 시간 디바이스(130)는 또한 단자 A와 B에 접속되며 일반적으로 저항/캐패시터 (RC)결합 디바이스이다. 다이오드(40)의 드레인은 이제 상승 시간 디바이스(130)와 레벨 시프팅 디바이스(120)를 통해 BCG 다이오드(40)의 보디/게이트에 접속된다. 상승 시간 디바이스(130)의 기능은 BCG 다이오드(40)의 보디 및 게이트를 상승시켜 초기에 턴온시키는 데 있다.
도 32는 상승 시간 디바이스(130)용으로 사용되는 특정 실시예의 RC회로를 도시하고 있다. PFET BCG 다이오드(134)의 드레인은 NFET(133)의 게이트에 접속된다. 트랜지스터(133)의 보디는 BCG 다이오드의 보디/게이트와 단자 A(이 경우에는 Vss)에 접속된다. 변조된 ESD 클램프, PFET(132), NFET(131)는 전압 Vdd를 클램프하는 데 상승 시간 디바이스(130)를 사용한다.
따라서, 제 1 전류 영역에서 이상적 다이오드 특성과, 제 2 전류 영역에서 정전기 방전(ESD) 보호 특성을 제공하는 SOI FET로부터 구성된 다이오드가 본 발명에서 개시된다.
본 발명이 바람직한 실시예를 참조하여 특정하게 기술 및 도시되었지만, 당해 분야의 숙련가라면 본 발명의 사상과 범위내에서 실시예를 변경할 수 있음을 이해할 것이다.
본 발명에 의하면, 실리콘 온 절연체(SOI:silicon-on-insulator) 기법을 위한 보디 접속 게이트 다이오드(body-coupled gated diode)가 개시되는데, 보디 접속 게이트 다이오드는 SOI 전계 효과 트랜지스터로부터 형성된다. SOI 전계 효과 트랜지스터의 보디, 게이트, 드레인은 함께 접속되어, 다이오드의 제 1 단자를 형성한다. SOI 전계 효과 트랜지스터의 소스는 다이오드의 제 2 단자를 형성한다. NFET와 PFET는 다이오드를 만드는 데 사용될 수 있다. SOI 전계 효과 트랜지스터로부터 형성되는 적어도 하나의 보디 접속 게이트 다이오드를 포함하는 SOI 회로는 정전기 방전(ESD:electrostatic discharge) 보호 특성과 이상적인 다이오드 특성을 제공한다.

Claims (29)

  1. 실리콘 온 절연체 전계 효과 트랜지스터에 있어서,
    보디 접속 게이트 다이오드(body-coupled gated diode)의 제 1 단자를 형성하기 위한 소스와,
    보디와,
    상기 보디에 접속된 게이트와,
    상기 보디 접속 게이트 다이오드의 제 2 단자를 형성하기 위한 드레인을 포함하는 실리콘 온 절연체 전계 효과 트랜지스터.
  2. 제 1 항에 있어서,
    상기 드레인은 상기 게이트와 상기 보디에 접속되는 실리콘 온 절연체 전계 효과 트랜지스터.
  3. 제 1 항에 있어서,
    상기 드레인은 레벨 시프팅 디바이스를 통해 상기 게이트 및 상기 보디에 접속되는 실리콘 온 절연체 전계 효과 트랜지스터.
  4. 제 1 항에 있어서,
    상기 트랜지스터는 p 타입 트랜지스터인 실리콘 온 절연체 전계 효과 트랜지스터.
  5. 제 1 항에 있어서,
    상기 트랜지스터는 n 타입 트랜지스터인 실리콘 온 절연체 전계 효과 트랜지스터.
  6. 신호 패드로부터 신호를 수신하는 실리콘 온 절연체 회로에 있어서,
    상기 신호에 응답하여, 상기 회로에 이상적 다이오드 특성을 제공하기 위한 적어도 하나의 보디 접속 게이트 다이오드를 포함하는 실리콘 온 절연체 회로.
  7. 신호 패드로부터 신호를 수신하는 실리콘 온 절연체 회로에 있어서,
    상기 신호에 응답하여, 사전결정된 범위내의 전압들을 발생시키는 것만으로써 상기 신호로부터 정전기 방전 보호 기능을 제공하는 적어도 하나의 보디 접속 게이트 다이오드를 포함하는 실리콘 온 절연체 회로.
  8. 제 7 항에 있어서,
    상기 보디 접속 게이트 다이오드는
    소스, 드레인, 보디, 게이트를 가지며, 상기 드레인과 보디와 게이트가 함께 접속된 전계 효과 트랜지스터와,
    상기 전계 효과 트랜지스터의 상기 소스에 접속된 제 1 단자와,
    상기 전계 효과 트랜지스터의 상기 게이트에 접속되는 상기 보디에 접속된 상기 드레인에 접속된 제 2 단자를 포함하는 실리콘 온 절연체 회로.
  9. 제 7 항에 있어서,
    상기 보디 접속 게이트 다이오드는
    소스, 드레인, 보디, 게이트를 가지며, 상기 게이트와 상기 보디가 함께 접속된 전계 효과 트랜지스터와,
    제 1 측면에서 상기 전계 효과 트랜지스터의 게이트와 보디 노드 영역에 접속되며 제 2 측면에서 상기 전계 효과 트랜지스터의 드레인에 접속되는 레벨 시프팅 디바이스와,
    상기 전계 효과 트랜지스터의 드레인에 접속되는 제 1 단자와,
    상기 전계 효과 트랜지스터의 상기 소스에 접속되는 제 2 단자를 포함하는 실리콘 온 절연체 회로.
  10. 제 7 항에 있어서,
    상기 적어도 하나의 보디 접속 게이트 다이오드에 접속되며, 상기 발생된 전압들에 대한 제 2 전압 범위를 제공하는 혼합된 전압 회로를 더 포함하며, 상기 적어도 하나의 보디 접속 게이트 다이오드는 제 1 스테이지의 전압을 형성하고, 상기 혼합된 전압 회로는 적어도 하나의 고차 스테이지의 전압을 형성하는 실리콘 온 절연체 회로.
  11. 제 10 항에 있어서,
    상기 적어도 하나의 고차 스테이지는 직렬 접속된 다이오드들을 포함하는 실리콘 온 절연체 회로.
  12. 제 8 항에 있어서,
    상기 전계 효과 트랜지스터는 부임계 레벨들의 동적 임계값을 포함하고, 상기 동적 임계값은 상기 전계 효과 트랜지스터의 보디 바이어스의 변화와 연관되는 실리콘 온 절연체 회로.
  13. 제 8 항에 있어서,
    상기 전계 효과 트랜지스터는 p 타입 트랜지스터인 실리콘 온 절연체 회로.
  14. 제 8 항에 있어서,
    상기 전계 효과 트랜지스터는 n 타입 트랜지스터인 실리콘 온 절연체 회로.
  15. 제 9 항에 있어서,
    상기 전계 효과 트랜지스터는 p 타입 트랜지스터인 실리콘 온 절연체 회로.
  16. 제 9 항에 있어서,
    상기 전계 효과 트랜지스터는 n 타입 트랜지스터인 실리콘 온 절연체 회로.
  17. 제 7 항에 있어서,
    상기 신호 및 사전결정된 고전압에 접속되어, 상기 신호 전압이 상기 고전압을 초과할 때 상기 신호를 상기 사전결정된 고전압으로 클램핑하는 제 1 보디 접속 게이트 다이오드와,
    상기 신호, 사전결정된 저전압, 상기 제 1 다이오드에 접속되어, 상기 신호 전압이 상기 저전압 미만일 때 상기 신호 전압을 상기 사전결정된 저전압으로 클램핑하는 제 2 보디 접속 게이트 다이오드를 더 포함하는 실리콘 온 절연체 회로.
  18. 제 9 항에 있어서,
    상기 신호 및 상기 레벨 시프팅 디바이스에 접속되는 저항/캐패시터 디바이스를 더 포함하는 실리콘 온 절연체 회로.
  19. 제 9 항에 있어서,
    상기 레벨 시프팅 디바이스는 직렬 접속된 다이오드들인 실리콘 온 절연체 회로.
  20. 정전기 방전으로부터 실리콘 온 절연체 디바이스를 보호하는 방법에 있어서,
    a) 실리콘 온 절연체 회로를 통해 상기 디바이스에 신호를 제공하는 단계와,
    b) 상기 회로의 적어도 하나의 보디 접속 게이트 다이오드를 사용하여 상기 신호로부터 발생된 정전기 방전으로부터 상기 디바이스를 보호하는 단계를 포함하는
    정전기 방전으로부터 실리콘 온 절연체 디바이스를 보호하는 방법.
  21. 제 20 항에 있어서,
    b)단계의 적어도 하나의 보디 접속 게이트 다이오드를 제공하는 단계는
    b1) 소스, 드레인, 보디, 게이트를 가지며 상기 드레인과 보디와 게이트가 함께 접속된 전계 효과 트랜지스터를 제공하는 단계와,
    b2) 상기 전계 효과 트랜지스터의 소스에 제 1 단자를 접속시키는 단계와,
    b3) 상기 전계 효과 트랜지스터의 보디 및 게이트에 접속된 상기 드레인에 제 2 단자를 접속시키는 단계를 포함하는 정전기 방전으로부터 실리콘 온 절연체 디바이스를 보호하는 방법.
  22. 제 20 항에 있어서,
    b)단계의 적어도 하나의 보디 접속 게이트 다이오드를 제공하는 단계는
    b1) 소스, 드레인, 보디, 게이트를 가지며 상기 게이트 및 보디가 함께 접속된 전계 효과 트랜지스터를 제공하는 단계와,
    b2) 제 1 측면에서 상기 전계 효과 트랜지스터의 게이트 및 보디 노드 영역에, 제 2 측면에서 상기 전계 효과 트랜지스터의 드레인에 레벨 시프팅 디바이스를 접속시키는 단계와,
    b3) 상기 전계 효과 트랜지스터의 상기 드레인에 제 1 단자를 접속시키는 단계와,
    b4) 상기 전계 효과 트랜지스터의 상기 소스에 제 2 단자를 접속시키는 단계를 포함하는 정전기 방전으로부터 실리콘 온 절연체 디바이스를 보호하는 방법.
  23. 제 21 항에 있어서,
    b4) 상기 적어도 하나의 보디 접속 게이트 다이오드에 혼합된 전압 회로를 접속시켜, 상기 발생된 전압들에 대한 제 2 전압 범위를 제공하는 단계를 더 포함하며, 상기 적어도 하나의 보디 접속 게이트 다이오드는 제 1 스테이지의 전압을 형성하고, 상기 혼합된 전압 회로는 적어도 하나의 고차 스테이지의 전압을 형성하는 정전기 방전으로부터 실리콘 온 절연체 디바이스를 보호하는 방법.
  24. 제 23 항에 있어서,
    상기 적어도 하나의 고차 스테이지는 직렬로 접속된 다이오드들을 포함하는 정전기 방전으로부터 실리콘 온 절연체 디바이스를 보호하는 방법.
  25. 제 22 항에 있어서,
    상기 전계 효과 트랜지스터는 부임계 레벨들에서 동적 임계값을 포함하며, 상기 동적 임계값은 상기 전계 효과 트랜지스터의 보디 바이어스의 변화와 연관되는 정전기 방전으로부터 실리콘 온 절연체 디바이스를 보호하는 방법.
  26. 제 22 항에 있어서,
    상기 전계 효과 트랜지스터는 p 타입 트랜지스터인 정전기 방전으로부터 실리콘 온 절연체 디바이스를 보호하는 방법.
  27. 제 22 항에 있어서,
    상기 전계 효과 트랜지스터는 n 타입 트랜지스터인 정전기 방전으로부터 실리콘 온 절연체 디바이스를 보호하는 방법.
  28. 제 20 항에 있어서,
    c) 상기 신호 및 사전결정된 고전압에 제 1 보디 접속 게이트 다이오드를 접속시켜, 상기 신호 전압이 상기 고전압을 초과할 때 상기 신호 전압을 상기 사전결정된 고전압으로 클램핑하는 단계와,
    d) 상기 신호, 사전결정된 저전압, 상기 제 1 다이오드에 제 2 보디 접속 게이트 다이오드를 접속시켜, 상기 신호 전압이 상기 저전압 미만일 때 상기 신호 전압을 상기 사전결정된 저전압으로 클램핑하는 단계를 더 포함하는 정전기 방전으로부터 실리콘 온 절연체 디바이스를 보호하는 방법.
  29. 제 22 항에 있어서,
    b5) 상기 신호 및 상기 레벨 시프팅 디바이스에 저항/캐패시터 디바이스를 접속시키는 단계를 더 포함하는 정전기 방전으로부터 실리콘 온 절연체 디바이스를 보호하는 방법.
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