JPH0473970A - Ｍｏｓ型半導体装置 - Google Patents
Ｍｏｓ型半導体装置Info
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- JPH0473970A JPH0473970A JP2187453A JP18745390A JPH0473970A JP H0473970 A JPH0473970 A JP H0473970A JP 2187453 A JP2187453 A JP 2187453A JP 18745390 A JP18745390 A JP 18745390A JP H0473970 A JPH0473970 A JP H0473970A
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- gate
- conductivity type
- bidirectional
- semiconductor
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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- H01L29/7803—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device
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- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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-
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体基板の表面に設けられる主電極間に流
れる電流を制御するＭＯＳ構造を基板一面に備えたＭＯ
Ｓ型半導体装置に関する。
れる電流を制御するＭＯＳ構造を基板一面に備えたＭＯ
Ｓ型半導体装置に関する。
近年、電力用スイッチング素子への要望は、より高速化
へ、そして高耐圧、高電力化へとますます拡大しつつあ
る。このような要望に対してＭＯ８型半導体装置が注目
をあつめ、大きな進展をみせている。すなわち、半導体
基板の両主面に接触する電流を表面に設けられた複数の
ＭＯＳ構造により制御するたて型の電流用ＭＯＳＦＥＴ
（絶縁ゲート型電力用ＭＯＳＦＥＴ）がスイッチン
グ電源用途を主体として用いられるようになっている。
へ、そして高耐圧、高電力化へとますます拡大しつつあ
る。このような要望に対してＭＯ８型半導体装置が注目
をあつめ、大きな進展をみせている。すなわち、半導体
基板の両主面に接触する電流を表面に設けられた複数の
ＭＯＳ構造により制御するたて型の電流用ＭＯＳＦＥＴ
（絶縁ゲート型電力用ＭＯＳＦＥＴ）がスイッチン
グ電源用途を主体として用いられるようになっている。
また、ＭＯＳ構造を設けられる主面と反対側の主面倒に
異なる導電形の層を設け、伝導度変調を利用してオン抵
抗を低くした伝導度変調型ＭＯＳＦＥＴは、より高耐圧
、高電流を要求されるインバータ制御用途にその主用途
を広げようとしている。
異なる導電形の層を設け、伝導度変調を利用してオン抵
抗を低くした伝導度変調型ＭＯＳＦＥＴは、より高耐圧
、高電流を要求されるインバータ制御用途にその主用途
を広げようとしている。
伝導度変調型ＭＯＳＦＥＴは、絶縁ゲート型バイポーラ
トランジスタとも呼ばれるので、以下ＩＧＢＴと略す。
トランジスタとも呼ばれるので、以下ＩＧＢＴと略す。
しかし、ＭＯＳ型半導体装置では、表面のＭＯＳ構造の
ゲート電極とその下に生成されるチャネルの一方に接す
るソース領域との間のゲート絶縁膜がサージ電圧に対し
て弱く、こわれやすいという欠点がある０通常のゲート
絶縁膜の犀さは、５００〜１０００λ程度であり、４０
〜８０ｖのサージ電圧で破′壊する。このために、従来
ＭＯＳ型半導体装置は、静電気発生などに十分な注意を
して取扱わねばならなかった。その後、特開昭５８−８
７８７３号公報。
ゲート電極とその下に生成されるチャネルの一方に接す
るソース領域との間のゲート絶縁膜がサージ電圧に対し
て弱く、こわれやすいという欠点がある０通常のゲート
絶縁膜の犀さは、５００〜１０００λ程度であり、４０
〜８０ｖのサージ電圧で破′壊する。このために、従来
ＭＯＳ型半導体装置は、静電気発生などに十分な注意を
して取扱わねばならなかった。その後、特開昭５８−８
７８７３号公報。
特開昭５８−１７８５６６号公報あるいは特開昭６１−
２９６７７０号公報に記載されているように、半導体基
板内にあるいは、基板表面上の多結晶シリコン層内に形
成した双方向ツェナダイオードをゲート・ソース間に接
続してゲート絶縁膜を保１する方法がＩｌ富されている
。第３図は特開昭５８−８７８７３号公報に記載のたて
型ＭＯＳＦＥＴで、第３図（１）に示すようにｎ型シリ
コ７層１の表面部に形成されたｐ゛ウエル２表面部にさ
らにｎ３ソース霞域３が形成すれ、ｐ０ウェル２のｎ層
１とｎ−領域３にはさまれた部分にチャネルを生成する
ため、ゲート酸化膜４を介して多結晶シリコンからなる
ゲート５が設けられている。ゲート酸化膜４につづく絶
縁膜６上にゲート５から延びる多結晶シリコン層にはｐ
ｌＪＩ域７１をはさむｎ′″領域７２．７３からなる双
方向ツェナダイオードが形成されている。モしてｎ”ｌ
域７２はソース領域３と共にソース端子Ｓに、ｎ″領域
７３はゲート５と共にゲート端子Ｇに接続されている。
２９６７７０号公報に記載されているように、半導体基
板内にあるいは、基板表面上の多結晶シリコン層内に形
成した双方向ツェナダイオードをゲート・ソース間に接
続してゲート絶縁膜を保１する方法がＩｌ富されている
。第３図は特開昭５８−８７８７３号公報に記載のたて
型ＭＯＳＦＥＴで、第３図（１）に示すようにｎ型シリ
コ７層１の表面部に形成されたｐ゛ウエル２表面部にさ
らにｎ３ソース霞域３が形成すれ、ｐ０ウェル２のｎ層
１とｎ−領域３にはさまれた部分にチャネルを生成する
ため、ゲート酸化膜４を介して多結晶シリコンからなる
ゲート５が設けられている。ゲート酸化膜４につづく絶
縁膜６上にゲート５から延びる多結晶シリコン層にはｐ
ｌＪＩ域７１をはさむｎ′″領域７２．７３からなる双
方向ツェナダイオードが形成されている。モしてｎ”ｌ
域７２はソース領域３と共にソース端子Ｓに、ｎ″領域
７３はゲート５と共にゲート端子Ｇに接続されている。
また、ｎ層１の下側のｎ０層Ｂにはドレイン端子りが接
続されている。なお、双方向ツェナダイオードの下には
エツジ耐圧構造としての９層２１が形成されている。第
３図伽）は双方向ツェナダイオードの部分を上方から見
た斜視図である。第４図は等価回路て３１はＭＯＳＦＥ
Ｔ、３２は双方向ツェナダイオードである。
続されている。なお、双方向ツェナダイオードの下には
エツジ耐圧構造としての９層２１が形成されている。第
３図伽）は双方向ツェナダイオードの部分を上方から見
た斜視図である。第４図は等価回路て３１はＭＯＳＦＥ
Ｔ、３２は双方向ツェナダイオードである。
先に述べたようにＭＯＳ型半導体装置は、そのすぐれた
スイッチング特性によってその応用範囲を拡大している
。また、さらに大きな電力スイッチング応用にもその用
途を広げようとしている。
スイッチング特性によってその応用範囲を拡大している
。また、さらに大きな電力スイッチング応用にもその用
途を広げようとしている。
特に、量も過酷なストレスにさらされる応用の一つであ
る自動車分野ては、第５図に示されるようなサージ電圧
に耐えることが要求される。高周波化、大電力化にとも
なって、そのサージ電力はさらに増大する傾向にある。
る自動車分野ては、第５図に示されるようなサージ電圧
に耐えることが要求される。高周波化、大電力化にとも
なって、そのサージ電力はさらに増大する傾向にある。
このような状況下では、従来のツェナダイオードを使用
した入力保護方法では、そのサージ耐量の点で不足であ
る。仮に、保護用ツェナダイオードの実効面積を増大し
、その耐量を満足させるには、非常に大きな保護用ツェ
ナダイオードの面積が必要となり、コスト面で大きな問
題が出てくる。
した入力保護方法では、そのサージ耐量の点で不足であ
る。仮に、保護用ツェナダイオードの実効面積を増大し
、その耐量を満足させるには、非常に大きな保護用ツェ
ナダイオードの面積が必要となり、コスト面で大きな問
題が出てくる。
本発明の目的は、上述の間層を解決し、ツェナダイオー
ドによる保護方式よりも単位面積当たりのサージ耐量の
向上した入力保護方法を備えたＭＯ８型半導体装置を提
供することにある。
ドによる保護方式よりも単位面積当たりのサージ耐量の
向上した入力保護方法を備えたＭＯ８型半導体装置を提
供することにある。
上記の目的を達成するために、本発明は、それぞれ半導
体基板の両面に設けられた主電極間に流れる電流を制御
するＭＯＳ構造を基板一面に備えたＭＯＳ型半導体装置
において、ＭＯＳ構造のゲートと前記基板一面に接触す
る一生電極の間に双方向半導体サージアブソーバが接続
されたものとする。また、上記ＭＯＳ型半導体装置にお
いて、ＭＯＳ構造のゲートと基板一面に接触する一生電
極の間に双方向半導体サージアブソーバとそれと直列の
双方向ツェナダイオードが接続されたものとする。ある
いは、低不純物濃度の第一導電型の半導体層の表面部に
複数の第二導電型の第一領域が選択的に形成され、その
第一領域の表面部に高不純物濃度の第一導電型の第二領
域が形成された半導体基板の、−ｍの第二領域と半導体
層露出部にはさまれた第一領域表面上にゲート絶縁膜を
介してゲート電極を備え、一つの主電極が第一領域。
体基板の両面に設けられた主電極間に流れる電流を制御
するＭＯＳ構造を基板一面に備えたＭＯＳ型半導体装置
において、ＭＯＳ構造のゲートと前記基板一面に接触す
る一生電極の間に双方向半導体サージアブソーバが接続
されたものとする。また、上記ＭＯＳ型半導体装置にお
いて、ＭＯＳ構造のゲートと基板一面に接触する一生電
極の間に双方向半導体サージアブソーバとそれと直列の
双方向ツェナダイオードが接続されたものとする。ある
いは、低不純物濃度の第一導電型の半導体層の表面部に
複数の第二導電型の第一領域が選択的に形成され、その
第一領域の表面部に高不純物濃度の第一導電型の第二領
域が形成された半導体基板の、−ｍの第二領域と半導体
層露出部にはさまれた第一領域表面上にゲート絶縁膜を
介してゲート電極を備え、一つの主電極が第一領域。
第二領域に共通に接触し、双方向サージアブソーバある
いは双方向ツェナダイオードが半導体基板の前記一面上
に絶縁膜を介して設けられた半導体層中に形成された第
一導電型および第二導電型の領域よりなるものとする。
いは双方向ツェナダイオードが半導体基板の前記一面上
に絶縁膜を介して設けられた半導体層中に形成された第
一導電型および第二導電型の領域よりなるものとする。
双方向サージアブソーバは第６図のようなｎｐｎｐｎ構
造あるいはこれと導電型を逆にしたｐｎｐｎｐ構造を有
し、ツェナダイオードとちがって、逆方向アバランシェ
領域のある電流レベルで寄生サイリスタをターンオンさ
せ、低いクランプ電圧でエネルギーを吸収する素子であ
り、ツェナダイオードよりはるかに高いサージ吸収能力
をもっている。さらに、非常に大きなサージエネルギー
が発生した時には、ターンオンし、低いクランプ電圧に
低下するため、ゲートと基準電位になる主電極の間がし
きい値電圧以下に低下し、ＭＯＳ型半導体装置をターン
オフし、ＭＯＳ型半導体装置を自己保護する。そして、
正常な入力信号電圧が印加されると正常動作に自己復帰
する。
造あるいはこれと導電型を逆にしたｐｎｐｎｐ構造を有
し、ツェナダイオードとちがって、逆方向アバランシェ
領域のある電流レベルで寄生サイリスタをターンオンさ
せ、低いクランプ電圧でエネルギーを吸収する素子であ
り、ツェナダイオードよりはるかに高いサージ吸収能力
をもっている。さらに、非常に大きなサージエネルギー
が発生した時には、ターンオンし、低いクランプ電圧に
低下するため、ゲートと基準電位になる主電極の間がし
きい値電圧以下に低下し、ＭＯＳ型半導体装置をターン
オフし、ＭＯＳ型半導体装置を自己保護する。そして、
正常な入力信号電圧が印加されると正常動作に自己復帰
する。
このサージ保護素子をＭＯＳ型半導体装置と同じ基板中
に構成すると寄生効果が発生する可能性がある。そこで
、例えば第７図に示すように基板のシリコン層１の上に
Ｓｉｎ、膜６によって完全に絶縁してｎＷｌｓｉｊｌｌ
ｌを成長させ、その中にｐ・ベース領域１２．１３を形
成し、さらにその表面部に選択的にｎ０拡散領域１４．
１５を形成する。そして、ｐ゛箪領域２およびｎ０Ｉ域
１４とｐ“領域１３およびｎ゛領域１５にＳｉｎｇ膜６
１膜間１部で電極１６．１７をそれぞれ共通に接触させ
る。これにより第６図に示す構造ができ上がる。第６図
のＪ１〜Ｊ９に相当する接合は第７図に記入された遺り
である。そして、電極１６をソース端子Ｓに、電極１７
をゲート端子Ｇに接続する。これによってゲートとソー
ス間に双方向サージアブソーバが接続される。この素子
の動作を簡単に述べる。
に構成すると寄生効果が発生する可能性がある。そこで
、例えば第７図に示すように基板のシリコン層１の上に
Ｓｉｎ、膜６によって完全に絶縁してｎＷｌｓｉｊｌｌ
ｌを成長させ、その中にｐ・ベース領域１２．１３を形
成し、さらにその表面部に選択的にｎ０拡散領域１４．
１５を形成する。そして、ｐ゛箪領域２およびｎ０Ｉ域
１４とｐ“領域１３およびｎ゛領域１５にＳｉｎｇ膜６
１膜間１部で電極１６．１７をそれぞれ共通に接触させ
る。これにより第６図に示す構造ができ上がる。第６図
のＪ１〜Ｊ９に相当する接合は第７図に記入された遺り
である。そして、電極１６をソース端子Ｓに、電極１７
をゲート端子Ｇに接続する。これによってゲートとソー
ス間に双方向サージアブソーバが接続される。この素子
の動作を簡単に述べる。
今、ゲート側に負のサージ電圧が印加されたとすゐ、こ
の場合、ｐ Ｏｎ接合Ｊ、は逆バイアス軟部であり、そ
の空乏層は主にｎ層ｌｌ側に広がる。この時、接合Ｊｓ
は順バイアスであるが、Ｊ、によって阻止され、電流は
非常に少ない、負サージ電圧値が増大し、接合Ｊｇにお
いてアバランシェ領域に突入すると、アバランシェ増倍
した正孔電流が、ゲート電極側の接合ハのｎ０拡散領域
１５直下のｐ゛ベース霞領域３を横切り、ゲートに流れ
込む、この時、ｎ″領域１５直下の電位が、およそｎ″
ｐ°の拡散電位０．７ｖをこえるとｎ＋ ｐ″″Ｊ、接
合が順バイアスされ、ｎ゛拡散領域１５から空乏層中に
多量の電子が注入される。つまり、寄生バイポーラトラ
ンジスタがターンオンする− Ｊ＋Ｊｘ接合ののｎ０ｐ
＋ ｎ ）ランジスタの電流増幅率αｌ＋ＪＩＪ！接合
のｐ０ｎ″ｐ” ）ランジスタの電流増幅率αｔとす
ると、この特徴的なブレークオーバして負性抵抗領域に
移る条件はα１＋α８−１である。従って、双方向サー
ジアブソーバは、ツェナダイオードに比較して、ブレー
クオーバ電圧をこえると急激にターンオン領域に入り、
低インピーダンスでサージ電圧エネルギーを吸収する素
子であり、ツェナダイオードよりはるかに大きなサージ
電圧エネルギー吸収能力をもっている。この場合には、
大きなサージ電圧が突入した時、ブレークオーバをこえ
、小さなオン電圧領域に入ると、ゲート・ソース間の電
圧は完全にしきい値電圧より低下するか、そうでなくと
もオフ状態に近い電流値まで低下するであろう、つまり
、はぼ完全に主ＭＯＳ型半導体装置をターンオフ状態に
移行させることになる。
の場合、ｐ Ｏｎ接合Ｊ、は逆バイアス軟部であり、そ
の空乏層は主にｎ層ｌｌ側に広がる。この時、接合Ｊｓ
は順バイアスであるが、Ｊ、によって阻止され、電流は
非常に少ない、負サージ電圧値が増大し、接合Ｊｇにお
いてアバランシェ領域に突入すると、アバランシェ増倍
した正孔電流が、ゲート電極側の接合ハのｎ０拡散領域
１５直下のｐ゛ベース霞領域３を横切り、ゲートに流れ
込む、この時、ｎ″領域１５直下の電位が、およそｎ″
ｐ°の拡散電位０．７ｖをこえるとｎ＋ ｐ″″Ｊ、接
合が順バイアスされ、ｎ゛拡散領域１５から空乏層中に
多量の電子が注入される。つまり、寄生バイポーラトラ
ンジスタがターンオンする− Ｊ＋Ｊｘ接合ののｎ０ｐ
＋ ｎ ）ランジスタの電流増幅率αｌ＋ＪＩＪ！接合
のｐ０ｎ″ｐ” ）ランジスタの電流増幅率αｔとす
ると、この特徴的なブレークオーバして負性抵抗領域に
移る条件はα１＋α８−１である。従って、双方向サー
ジアブソーバは、ツェナダイオードに比較して、ブレー
クオーバ電圧をこえると急激にターンオン領域に入り、
低インピーダンスでサージ電圧エネルギーを吸収する素
子であり、ツェナダイオードよりはるかに大きなサージ
電圧エネルギー吸収能力をもっている。この場合には、
大きなサージ電圧が突入した時、ブレークオーバをこえ
、小さなオン電圧領域に入ると、ゲート・ソース間の電
圧は完全にしきい値電圧より低下するか、そうでなくと
もオフ状態に近い電流値まで低下するであろう、つまり
、はぼ完全に主ＭＯＳ型半導体装置をターンオフ状態に
移行させることになる。
その後、正常なゲート・ソース間電圧に復帰すれば、当
然主半導体装置は自己復帰する。ここで、応用面からみ
て、ブレークオーバをこえるサージ電圧が印加されても
主半導体装置が完全にオフすることは好ましくない場合
が存在する。その場合には、例えば±ＩＯＶあるいは±
１５Ｖの所定の正常なゲート電圧にする必要がある。こ
の時には、Ｓｉサージアブソーバのブレークオーバ電圧
をこえ、ターンオンに向かう途中で、直列に接続された
１゜Ｖあるいは１５Ｖの双方同低電圧ツェナダイｔ−ド
によって力フトされ、その後は低電圧ツェナダイオード
でエネルギー吸収が行われるようにすることができる。
然主半導体装置は自己復帰する。ここで、応用面からみ
て、ブレークオーバをこえるサージ電圧が印加されても
主半導体装置が完全にオフすることは好ましくない場合
が存在する。その場合には、例えば±ＩＯＶあるいは±
１５Ｖの所定の正常なゲート電圧にする必要がある。こ
の時には、Ｓｉサージアブソーバのブレークオーバ電圧
をこえ、ターンオンに向かう途中で、直列に接続された
１゜Ｖあるいは１５Ｖの双方同低電圧ツェナダイｔ−ド
によって力フトされ、その後は低電圧ツェナダイオード
でエネルギー吸収が行われるようにすることができる。
この場合には、サージアブソーバがターンオンしてもゲ
ート電圧をＩＯＶあるいは１５Ｖ近辺に保持させること
ができる。それらの特性例を第８図に示す、第８図（ａ
）はシリコン双方向サージアブソーバのみの特性を示す
、この場合は、前記したようにブレークオーバ後は非常
に低い電圧まで低下し、主半導体装置をターンオフさせ
る。
ート電圧をＩＯＶあるいは１５Ｖ近辺に保持させること
ができる。それらの特性例を第８図に示す、第８図（ａ
）はシリコン双方向サージアブソーバのみの特性を示す
、この場合は、前記したようにブレークオーバ後は非常
に低い電圧まで低下し、主半導体装置をターンオフさせ
る。
一方、第８図中）はＳｉサージアブソーバと直列に双方
向ツェナダイオードを接続した場合の特性で、サージア
ブソーバがブレークオーバすると、低耐圧ツェナダイオ
ードでクランプされ、ＩＯＶあるいは１５Ｖ程度のゲー
ト電圧に＋ｅｕｉされるために自己ターンオフはおきな
い、従って、負荷側の電流は何ら影響を受けずに、しか
も完全に半導体装置のゲート絶縁膜を保護できる。
向ツェナダイオードを接続した場合の特性で、サージア
ブソーバがブレークオーバすると、低耐圧ツェナダイオ
ードでクランプされ、ＩＯＶあるいは１５Ｖ程度のゲー
ト電圧に＋ｅｕｉされるために自己ターンオフはおきな
い、従って、負荷側の電流は何ら影響を受けずに、しか
も完全に半導体装置のゲート絶縁膜を保護できる。
第１図は本発明の一実施例の電力用たて型ＭＯＳＦＥＴ
を示し、第３図、第７図と共通の部分には同一の符号が
付されている０図において、複数のｐ゛ウエル２表面部
にそれぞれ形成されたｐ゛ソース領域３０間の表面上に
はゲート酸化膜４を介してｎ゛多多結晶Ｓ外らなるゲー
ト５が設けられている。このゲート５に連結されたゲー
トバンド領域の周辺の５ｉｏｔｌ１６の上に積層した多
結晶シリコン層中には、ｎ−ｊｌ域１１をはさんでｐ″
領域１２゜１３が形成され、さらにｐ″領域１２．１３
の表面部にはそれぞれｎ″領域１４．１５が形成されて
いる。ｎ゛゛域１４およびｐ″碩域１２には、各ｐ゛ウ
エルおよびソース領域３に接続されるソース電極３０が
接合を保護する３１０！１１６１およびＰＳＧ層６２の
開口部で共通に接触し、ｐ′領域１３およびｎ″領域１
５には、図示しないゲートパッド領域に接続されるゲー
ト電極５０がＳｉｎｇ膜６１膜上１ＰＳＧ層６２の開口
部で共通に接触する。ソース電極３０はソース端子Ｓに
、ゲート電極５０はゲート端子Ｇに接続されている。そ
してソース電極３０およびゲート電極５０の表面はＳｉ
Ｎ膜６３で保護されている。ｎ′″領域１４．ｐ”ｌＮ
域１２゜ｎ−９Ｊｌ域１１． ｐ″鏝域１３およびｎ
”ｌｌｌ域１５はｎｐｎｐｎ構造のＳｉ双方向サージア
ブソーバを構成するので、この半導体装置の等価回路は
第２図のようになる。第２図で双方向サージアブソーバ
は３３て示す、このサージアブソーバを作成するには、
酸化膜５．６の上にｎ−多結晶シリコン層を成長させ、
それに選択的に不純物を注入してｎ゛ゲート５よび！＞
” １１１ｍ１２．１３を形成し、さらにｐ′領域１
２．１３の表面部にｎ″領域１４．１５を形成すること
によって行われる。なお、多結晶Ｓｉ層のエツジ耐圧構
造のためのｎ″領域１９もｎ゛ゲート５どと共にｎ−１
１１域１８をはさんでエツジ部に形成する。
を示し、第３図、第７図と共通の部分には同一の符号が
付されている０図において、複数のｐ゛ウエル２表面部
にそれぞれ形成されたｐ゛ソース領域３０間の表面上に
はゲート酸化膜４を介してｎ゛多多結晶Ｓ外らなるゲー
ト５が設けられている。このゲート５に連結されたゲー
トバンド領域の周辺の５ｉｏｔｌ１６の上に積層した多
結晶シリコン層中には、ｎ−ｊｌ域１１をはさんでｐ″
領域１２゜１３が形成され、さらにｐ″領域１２．１３
の表面部にはそれぞれｎ″領域１４．１５が形成されて
いる。ｎ゛゛域１４およびｐ″碩域１２には、各ｐ゛ウ
エルおよびソース領域３に接続されるソース電極３０が
接合を保護する３１０！１１６１およびＰＳＧ層６２の
開口部で共通に接触し、ｐ′領域１３およびｎ″領域１
５には、図示しないゲートパッド領域に接続されるゲー
ト電極５０がＳｉｎｇ膜６１膜上１ＰＳＧ層６２の開口
部で共通に接触する。ソース電極３０はソース端子Ｓに
、ゲート電極５０はゲート端子Ｇに接続されている。そ
してソース電極３０およびゲート電極５０の表面はＳｉ
Ｎ膜６３で保護されている。ｎ′″領域１４．ｐ”ｌＮ
域１２゜ｎ−９Ｊｌ域１１． ｐ″鏝域１３およびｎ
”ｌｌｌ域１５はｎｐｎｐｎ構造のＳｉ双方向サージア
ブソーバを構成するので、この半導体装置の等価回路は
第２図のようになる。第２図で双方向サージアブソーバ
は３３て示す、このサージアブソーバを作成するには、
酸化膜５．６の上にｎ−多結晶シリコン層を成長させ、
それに選択的に不純物を注入してｎ゛ゲート５よび！＞
” １１１ｍ１２．１３を形成し、さらにｐ′領域１
２．１３の表面部にｎ″領域１４．１５を形成すること
によって行われる。なお、多結晶Ｓｉ層のエツジ耐圧構
造のためのｎ″領域１９もｎ゛ゲート５どと共にｎ−１
１１域１８をはさんでエツジ部に形成する。
Ｓｉサージアブソーバのブレークオーバ電圧、電流およ
びオン電圧は、図のＲｂ、 Ｌ＋−の長さ、 ＬＰ”の
長さおよびｎ−多結晶Ｓｉ層の抵抗率などによって大き
く変更可能であり、その用途によって、またはサージエ
ネルギーによって最適化することができる。なお、多結
晶Ｓｉ重積層後レーザ光の照射により単結晶した層に各
領域を形成して双方向サージアブソーバを作成してもよ
い。
びオン電圧は、図のＲｂ、 Ｌ＋−の長さ、 ＬＰ”の
長さおよびｎ−多結晶Ｓｉ層の抵抗率などによって大き
く変更可能であり、その用途によって、またはサージエ
ネルギーによって最適化することができる。なお、多結
晶Ｓｉ重積層後レーザ光の照射により単結晶した層に各
領域を形成して双方向サージアブソーバを作成してもよ
い。
第９図は本発明の別の実施例の電力用たて型ＭＯＳＦＥ
Ｔを示し、第１図と共通の部分には同一の符号が付され
ている。この場合は、絶縁Ｈ６の上の多結晶Ｓｉ層にｎ
′領域７２およびｐ″領域７４゜７５からなる低耐圧双
方向ツェナダイオ−トガ形成されており、ｐ″領域７４
は配線１ｏを介して双方向サージアブソーバに接続され
、ｐ’ｌｌ域７５はゲート電極５０に接続されている。
Ｔを示し、第１図と共通の部分には同一の符号が付され
ている。この場合は、絶縁Ｈ６の上の多結晶Ｓｉ層にｎ
′領域７２およびｐ″領域７４゜７５からなる低耐圧双
方向ツェナダイオ−トガ形成されており、ｐ″領域７４
は配線１ｏを介して双方向サージアブソーバに接続され
、ｐ’ｌｌ域７５はゲート電極５０に接続されている。
従って等価回路は第１０図のようになり、双方向ツェナ
ダイオード３４と双方向サージアブソーバ３３がゲート
・ソース間に直列に接続されている。それ故、双方向サ
ージアブソーバ３３がブレークオーバしても、適正なゲ
ート電圧値１０Ｖあるいは１５Ｖ程度に保持するように
し、自己ターンオフしないようにすることができる。
ダイオード３４と双方向サージアブソーバ３３がゲート
・ソース間に直列に接続されている。それ故、双方向サ
ージアブソーバ３３がブレークオーバしても、適正なゲ
ート電圧値１０Ｖあるいは１５Ｖ程度に保持するように
し、自己ターンオフしないようにすることができる。
上記の実施例においては、主半導体装置がｎチャネルた
て型ＭＯＳＦＥＴであったが、ｎ４層８の代わりにある
いはその下にｐ°層を備えた■ＧＢＴでも同様に実施で
き、また各部の導電型を交換したｐチャネルＭＯＳ型半
導体装置あるいは半導体基板の一面に両生電極が設けら
れる横型のＭＱＳ型半導体装置でも実施できることは明
らかである。
て型ＭＯＳＦＥＴであったが、ｎ４層８の代わりにある
いはその下にｐ°層を備えた■ＧＢＴでも同様に実施で
き、また各部の導電型を交換したｐチャネルＭＯＳ型半
導体装置あるいは半導体基板の一面に両生電極が設けら
れる横型のＭＱＳ型半導体装置でも実施できることは明
らかである。
本発明によれば、ＭＯＳ型半導体装置の半導体基板表面
上のゲートと同じ基板表面に接触し、基準電位にある主
電極の間に双方向シリコンアブソーバのみあるいは双方
向シリコンアブソーバと低耐圧ツェナダイオードを直列
に接続することにより、双方向ツェナダイオードを使用
した保護方式に比して大幅に吸収エネルギー量を増大さ
せることができる。すなわち、単位面積当たりの吸収エ
ネルギーを増大することができ、大きなコストパフォー
マンスと高エネルギー吸収性能をもち、自己ターンオフ
、自己復帰機能をもつか、正常なゲート電圧に保たれる
高信親性ＭＯＳ型半導体装置を得ることができた。
上のゲートと同じ基板表面に接触し、基準電位にある主
電極の間に双方向シリコンアブソーバのみあるいは双方
向シリコンアブソーバと低耐圧ツェナダイオードを直列
に接続することにより、双方向ツェナダイオードを使用
した保護方式に比して大幅に吸収エネルギー量を増大さ
せることができる。すなわち、単位面積当たりの吸収エ
ネルギーを増大することができ、大きなコストパフォー
マンスと高エネルギー吸収性能をもち、自己ターンオフ
、自己復帰機能をもつか、正常なゲート電圧に保たれる
高信親性ＭＯＳ型半導体装置を得ることができた。
第１図は本発明の一寞施例のＭＯＳＦＥＴの要部断面図
、第２図はその等価回路図、第３図は従来のＭＯＳ Ｆ
ＥＴの保護方式を示し、そのうち（ａ）は側断面図、
山）は斜視断面図、第４図は第３図のＭＯＳ Ｆ ＥＴ
の等価回路図、第５図は自動車用半導体装置に印加され
る電圧線図、第６図は本発明により用いられる双方向サ
ージアブソーバの図式的断面図、第７図は本発明の実施
例における双方向サージアブソーバ部の拡大断面図、第
８図は本発明により用いられる保護用素子の電流電圧線
図で、そのうちｌａｌは双方向サージアブソーバのみの
場合、山）は双方向サージアブソーバと双方向ツェナダ
イオードの直列接続の場合、第９図は本発明の別の実施
例のＭＯＳＦＥＴの要部断面図、第１Ｏ図はその等価回
路図である。 １：ｎ−層、１１：ｎ−領域、１２，１３，７４．７５
： ｐ ”領域、１４，１５，７２７ ｎ ” Ｉｔ
域、２：ｐ゛ウエル３：ｎ゛ソース領域４：ゲート酸化
膜、５：ゲート、６ ： ５ｈｏｔ膜、３０：ソース電
極、５０：ゲート電極。
、第２図はその等価回路図、第３図は従来のＭＯＳ Ｆ
ＥＴの保護方式を示し、そのうち（ａ）は側断面図、
山）は斜視断面図、第４図は第３図のＭＯＳ Ｆ ＥＴ
の等価回路図、第５図は自動車用半導体装置に印加され
る電圧線図、第６図は本発明により用いられる双方向サ
ージアブソーバの図式的断面図、第７図は本発明の実施
例における双方向サージアブソーバ部の拡大断面図、第
８図は本発明により用いられる保護用素子の電流電圧線
図で、そのうちｌａｌは双方向サージアブソーバのみの
場合、山）は双方向サージアブソーバと双方向ツェナダ
イオードの直列接続の場合、第９図は本発明の別の実施
例のＭＯＳＦＥＴの要部断面図、第１Ｏ図はその等価回
路図である。 １：ｎ−層、１１：ｎ−領域、１２，１３，７４．７５
： ｐ ”領域、１４，１５，７２７ ｎ ” Ｉｔ
域、２：ｐ゛ウエル３：ｎ゛ソース領域４：ゲート酸化
膜、５：ゲート、６ ： ５ｈｏｔ膜、３０：ソース電
極、５０：ゲート電極。
Claims (1)
- 【特許請求の範囲】 １）半導体基板の表面に設けられた主電極間に流れる電
流を制御するＭＯＳ構造を基板一面に備えたものにおい
て、ＭＯＳ構造のゲートと前記基板一面に接触する主電
極の間に双方向半導体サージアブソーバが接続されたこ
とを特徴とするＭＯＳ型半導体装置。 ２）半導体基板の表面に設けられた主電極間に流れる電
流を制御するＭＯＳ構造を基板一面に備えたものにおい
て、ＭＯＳ構造のゲートと前記基板一面に接触する主電
極の間に双方向半導体サージアブソーバとそれと直列の
双方向ツェナダイオードが接続されたことを特徴とする
ＭＯＳ型半導体装置。 ３）低不純物濃度の第一導電型の半導体層、その層の表
面部に選択的に形成された複数の第二導電型の第一領域
およびその第一領域の表面部に選択的に形成された高不
純物濃度の第二領域を有する半導体基板の一面の、第二
領域および前記第一導電型の半導体層露出部にはさまれ
た第一領域表面上にゲート絶縁膜を介してゲート電極を
備え、一つの主電極が第一領域、第二領域に共通に接触
し、双方向半導体サージアブソーバが半導体基板の前記
一面上に絶縁膜を介して設けられた半導体層に形成され
た第一導電型および第二導電型の領域よりなることを特
徴とする請求項１記載のＭＯＳ型半導体装置。 ４）低不純物濃度の第一導電型の半導体層、その層の表
面部に選択的に形成された複数の第二導電型の第一領域
およびその第一領域の表面部に選択的に形成された高不
純物濃度の第二領域を有する半導体基板の一面の、第二
領域および前記第一導電型の半導体層露出部にはさまれ
た第一領域表面上にゲート絶縁膜を介してゲート電極を
備え、一つの主電極が第一領域、第二領域に共通に接触
し、双方向半導体サージアブソーバおよび双方向ツェナ
ダイオードが半導体基板の前記一面上に絶縁膜を介して
設けられた半導体層に形成された第一導電型および第二
導電型の領域よりなることを特徴とする請求項２記載の
ＭＯＳ型半導体装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2187453A JPH0473970A (ja) | 1990-07-16 | 1990-07-16 | Ｍｏｓ型半導体装置 |
| DE4123021A DE4123021A1 (de) | 1990-07-16 | 1991-07-11 | Mos-halbleiterbauelement mit einem ueberspannungsschutzelement |
| US07/729,390 US5204988A (en) | 1990-07-16 | 1991-07-12 | Mos semiconductor device having a surge protecting element |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2187453A JPH0473970A (ja) | 1990-07-16 | 1990-07-16 | Ｍｏｓ型半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0473970A true JPH0473970A (ja) | 1992-03-09 |
Family
ID=16206344
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2187453A Pending JPH0473970A (ja) | 1990-07-16 | 1990-07-16 | Ｍｏｓ型半導体装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5204988A (ja) |
| JP (1) | JPH0473970A (ja) |
| DE (1) | DE4123021A1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008270660A (ja) * | 2007-04-24 | 2008-11-06 | Matsushita Electric Works Ltd | プリント配線板の製造装置 |
| JP2013219246A (ja) * | 2012-04-10 | 2013-10-24 | Mitsubishi Electric Corp | 保護ダイオード |
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| US6778231B1 (en) | 1991-06-14 | 2004-08-17 | Semiconductor Energy Laboratory Co., Ltd. | Electro-optical display device |
| US5323041A (en) * | 1991-06-21 | 1994-06-21 | Kabushiki Kaisha Toshiba | High-breakdown-voltage semiconductor element |
| US5502338A (en) * | 1992-04-30 | 1996-03-26 | Hitachi, Ltd. | Power transistor device having collector voltage clamped to stable level over wide temperature range |
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| JP2956434B2 (ja) * | 1992-10-30 | 1999-10-04 | 株式会社デンソー | 絶縁分離形半導体装置 |
| DE4242669C2 (de) * | 1992-12-17 | 2001-09-13 | Hanning Electronic Gmbh & Co | Halbleiteranordnung mit einem vertikalen Halbleiterleistungsschalter und einer integrierten Schaltung |
| JP3173268B2 (ja) * | 1994-01-06 | 2001-06-04 | 富士電機株式会社 | Ｍｉｓ電界効果トランジスタを備えた半導体装置 |
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Also Published As
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|---|---|
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| DE4123021A1 (de) | 1992-01-23 |
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