JPH04768A - Ｍｏｓ型半導体装置 - Google Patents
Ｍｏｓ型半導体装置Info
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、低不純物濃度の一導電形の半導体層の一面側
に形成された他導電形のベース層中に一導電形のソース
層を設け、ソース層と低不純物濃度の一導電形の層の間
のベース層領域がチャネル領域となるようにその上にゲ
ート絶縁膜を介してゲート電極を設けたＭＯＳ型半導体
装置に関する。
に形成された他導電形のベース層中に一導電形のソース
層を設け、ソース層と低不純物濃度の一導電形の層の間
のベース層領域がチャネル領域となるようにその上にゲ
ート絶縁膜を介してゲート電極を設けたＭＯＳ型半導体
装置に関する。
上記のようなＭＯＳ型半導体装置には、単一キャリアの
みを利用する電力用たて形ＭＯＳＦＥＴと、電子と正孔
の２種のキャリアによる伝導度変調を利用する絶縁ゲー
ト型バイポーラトランジスタ（ＩＧＢＴ）（ＩＧＴある
いはＣ０ＭＦＥＴとも呼ばれる）がある。
みを利用する電力用たて形ＭＯＳＦＥＴと、電子と正孔
の２種のキャリアによる伝導度変調を利用する絶縁ゲー
ト型バイポーラトランジスタ（ＩＧＢＴ）（ＩＧＴある
いはＣ０ＭＦＥＴとも呼ばれる）がある。
第２図は従来の電力用たて型ＭＯＳＦＥＴの断面構造を
示す。Ｎ°ドレイン層２の上にＮ−ドレイン層１をエピ
タキシアル法で積層してなるシリコン基板の表面層には
Ｐ型ベース層３が形成され、その２層３の中央部にＮ−
層１に達する深さのＰ゛拡散層４および表面部にＰ°拡
散層５が存在する。
示す。Ｎ°ドレイン層２の上にＮ−ドレイン層１をエピ
タキシアル法で積層してなるシリコン基板の表面層には
Ｐ型ベース層３が形成され、その２層３の中央部にＮ−
層１に達する深さのＰ゛拡散層４および表面部にＰ°拡
散層５が存在する。
ベース層３には周縁と間隔を介してＮ゛ソース層６形成
されている。ベース層３のソース層６とドレイン層１に
はさまれた領域がチャネル形成領域７であり、その上に
ゲート絶縁膜８１を介して多結晶ンリコンからなるゲー
ト電極９が設けられている。ゲート電極９の上には絶縁
膜８２を介してソース電極１０が覆っており、 ソース
電極１０はＰ′″層４．５．Ｎ”ソース層６に絶縁膜８
２の開口部で接触している。第２図の右半部は、このよ
うなベース層３が基板内に複数個形成されるＭＯＳＦＥ
Ｔ素子端邪の耐圧構造を示し、ゲート電極９およびソー
ス電極１０は厚い絶縁膜８３の上を端部に向かって延び
てフィールドプレートを形成している。また端部近くに
複数のベース層３を囲むガードリングとしてＰ゛層４１
が形成されており、このＰ゛層４１にはＮ゛層２接触す
るドレイン電極ＩＩと 同電位の周辺電極１２が接触し
ている。ンリコン基板の側面は、切断の際に生ずる歪に
より低抵抗となっているため、特に接続導体を用いなく
ても周辺電極１２は基板裏面のドレイン電極１１と同電
位になる。
されている。ベース層３のソース層６とドレイン層１に
はさまれた領域がチャネル形成領域７であり、その上に
ゲート絶縁膜８１を介して多結晶ンリコンからなるゲー
ト電極９が設けられている。ゲート電極９の上には絶縁
膜８２を介してソース電極１０が覆っており、 ソース
電極１０はＰ′″層４．５．Ｎ”ソース層６に絶縁膜８
２の開口部で接触している。第２図の右半部は、このよ
うなベース層３が基板内に複数個形成されるＭＯＳＦＥ
Ｔ素子端邪の耐圧構造を示し、ゲート電極９およびソー
ス電極１０は厚い絶縁膜８３の上を端部に向かって延び
てフィールドプレートを形成している。また端部近くに
複数のベース層３を囲むガードリングとしてＰ゛層４１
が形成されており、このＰ゛層４１にはＮ゛層２接触す
るドレイン電極ＩＩと 同電位の周辺電極１２が接触し
ている。ンリコン基板の側面は、切断の際に生ずる歪に
より低抵抗となっているため、特に接続導体を用いなく
ても周辺電極１２は基板裏面のドレイン電極１１と同電
位になる。
また電極１２は、 Ｐ−層４１の内側上に設けられるゲ
ート電極９１にも接続される。電極１０．１２の上には
絶縁膜８４を介して配線電極１３が形成されているが、
これは第３図に示すようにＭＯＳＦＥＴ３１と同一シリ
コン基板に形成されたＭＯＳＦＥＴ制御用ＩＣ３２の制
御信号線であり、この信号線がＭＯＳＦＥＴのゲート電
極９と接続されていてＭＯＳＦＥＴを駆動制御する。ゲ
ート電極９にソース電極１０に対して正の電圧を印加す
ると、ゲート絶縁膜８１直下のベース層３の領域７にチ
ャネルが形成され、ソース層６から電子がチャネルを通
ってドレイン層１．２に注入されることによって導通状
態となり、またゲート電極９をソース電極１０と同電位
にするかまたは負バイアスすることによって阻止状態と
なるので、スイッチング素子としてのはたらきを持つ。
ート電極９１にも接続される。電極１０．１２の上には
絶縁膜８４を介して配線電極１３が形成されているが、
これは第３図に示すようにＭＯＳＦＥＴ３１と同一シリ
コン基板に形成されたＭＯＳＦＥＴ制御用ＩＣ３２の制
御信号線であり、この信号線がＭＯＳＦＥＴのゲート電
極９と接続されていてＭＯＳＦＥＴを駆動制御する。ゲ
ート電極９にソース電極１０に対して正の電圧を印加す
ると、ゲート絶縁膜８１直下のベース層３の領域７にチ
ャネルが形成され、ソース層６から電子がチャネルを通
ってドレイン層１．２に注入されることによって導通状
態となり、またゲート電極９をソース電極１０と同電位
にするかまたは負バイアスすることによって阻止状態と
なるので、スイッチング素子としてのはたらきを持つ。
なお、ドレイン電極１１の電位がソース電極１０の電位
に対して高い場合、ソース電極１０の下のＮ−ドレイン
層１の表面層がＰ型に反転することがあるが、ドレイン
電極１１と同電位の電極１２の下はＮ型のままであり、
空乏層がＰ−層４１に向かって伸びてブレークダウンを
緩和し、また基板縁部の効果が及ぶのを防ぎ、素子を安
定化する。
に対して高い場合、ソース電極１０の下のＮ−ドレイン
層１の表面層がＰ型に反転することがあるが、ドレイン
電極１１と同電位の電極１２の下はＮ型のままであり、
空乏層がＰ−層４１に向かって伸びてブレークダウンを
緩和し、また基板縁部の効果が及ぶのを防ぎ、素子を安
定化する。
第４図は従来のＩＧＢＴを示し、第２図のＭＯＳ ＦＥ
Ｔと共通の部分には同一の符号が付されている。 この
場合はンリコン基板はＰ°層２０がドレイン層となりＮ
−層１との間のＮ゛層２バッファ層となる。このＩＧＢ
Ｔにおいては、ドレイン層２０がＰ゛層であるために、
ソース層６から領域７に形成されたチャネル、Ｎ−層１
．Ｎ゛バッファ層２を通ってＰ゛層２０に電子が注入さ
れると、 これに呼応してＰ゛ドレイン層２０からＮ゛
バフフフ層２通ってＮ−層１に正孔が注入され、Ｎ−層
１が伝導度変調を起こして低抵抗となる。
Ｔと共通の部分には同一の符号が付されている。 この
場合はンリコン基板はＰ°層２０がドレイン層となりＮ
−層１との間のＮ゛層２バッファ層となる。このＩＧＢ
Ｔにおいては、ドレイン層２０がＰ゛層であるために、
ソース層６から領域７に形成されたチャネル、Ｎ−層１
．Ｎ゛バッファ層２を通ってＰ゛層２０に電子が注入さ
れると、 これに呼応してＰ゛ドレイン層２０からＮ゛
バフフフ層２通ってＮ−層１に正孔が注入され、Ｎ−層
１が伝導度変調を起こして低抵抗となる。
第５図はＭＯＳＦＥＴあるいはＩＧＢＴの端部のガード
リング近傍の表面部を模式的に示したもので第２図、第
３図と共通の部分には同一の符号が付されている。ベー
ス層３の上方からガードリング層４１の上方を通る信号
線１３とンリコン基板のＮ−層１の間には絶縁膜８３が
介在しているので、図示したように容量１４が存在する
。従って信号線１３のレベルが変動すると表面の電位状
態が不安定となり、信号線の存在の有無により性能に影
響を及ぼすことになる。このため、容量を減少させるよ
うに絶縁膜８３の膜厚を図のように厚くしているが、効
果は少ない。第６図は他の対策の例を示し電極パターン
１０．１２を形成後、抵抗膜としてのアモルファスシリ
コン膜１５を成膜し、電極１０．１２を橋絡する形状に
パターニングする。しかし、電子ビーム蒸着により形成
されるアモルファスシリコン膜１５は、膜の抵抗の制御
の安定性に欠けるし、また、成膜工程、フォトリングラ
フィ工程が必要で、工数が増加する。
リング近傍の表面部を模式的に示したもので第２図、第
３図と共通の部分には同一の符号が付されている。ベー
ス層３の上方からガードリング層４１の上方を通る信号
線１３とンリコン基板のＮ−層１の間には絶縁膜８３が
介在しているので、図示したように容量１４が存在する
。従って信号線１３のレベルが変動すると表面の電位状
態が不安定となり、信号線の存在の有無により性能に影
響を及ぼすことになる。このため、容量を減少させるよ
うに絶縁膜８３の膜厚を図のように厚くしているが、効
果は少ない。第６図は他の対策の例を示し電極パターン
１０．１２を形成後、抵抗膜としてのアモルファスシリ
コン膜１５を成膜し、電極１０．１２を橋絡する形状に
パターニングする。しかし、電子ビーム蒸着により形成
されるアモルファスシリコン膜１５は、膜の抵抗の制御
の安定性に欠けるし、また、成膜工程、フォトリングラ
フィ工程が必要で、工数が増加する。
第７図は、第２図に示したＭＯＳＦＥＴ７１を用いた誘
導負荷を駆動する回路を示す。今、ＦＥＴ７１をオンに
してモータまたはリレーの誘導性負荷りを駆動している
状態からＦ Ｅ Ｔ７１をターンオフする状態を考える
と、Ｍ ＯＳ Ｆ Ｅ’Ｔ７１のＮ゛ソース層６Ｐベー
ス層３． Ｎ−層１から成る寄生バイポーラトランジ
スタがターンオンし、破壊が生ずる場合がある。
導負荷を駆動する回路を示す。今、ＦＥＴ７１をオンに
してモータまたはリレーの誘導性負荷りを駆動している
状態からＦ Ｅ Ｔ７１をターンオフする状態を考える
と、Ｍ ＯＳ Ｆ Ｅ’Ｔ７１のＮ゛ソース層６Ｐベー
ス層３． Ｎ−層１から成る寄生バイポーラトランジ
スタがターンオンし、破壊が生ずる場合がある。
この状態を第８図を引用して説明する。ＭＯＳＦＥＴが
誘導性負荷でターンオフするとき、ＰＮ接合３１の両側
に急速に空乏層３２が形成される。このときにはき出さ
れるキャリアの一部が正孔電流３３となってＮ゛ソース
層６下のＰ型ベース層３を流れる。２層３の表面はソー
ス電極１０によってＮ＋ソース層６と短絡されているた
めに、Ｎ゛ソース層６ベース層３０間には正孔電流３３
とベース抵抗Ｒｂの積からなる電位差が生じてしまう。
誘導性負荷でターンオフするとき、ＰＮ接合３１の両側
に急速に空乏層３２が形成される。このときにはき出さ
れるキャリアの一部が正孔電流３３となってＮ゛ソース
層６下のＰ型ベース層３を流れる。２層３の表面はソー
ス電極１０によってＮ＋ソース層６と短絡されているた
めに、Ｎ゛ソース層６ベース層３０間には正孔電流３３
とベース抵抗Ｒｂの積からなる電位差が生じてしまう。
この電位差がベース・ソース間のビルトイン電圧を超
えるとソース層６からの電子の注入をもたらし、Ｎ＋ソ
ース６、Ｐベース層３． Ｎ−層１からなる寄生トラン
ジスタがオン状態となり素子破壊に至る。
えるとソース層６からの電子の注入をもたらし、Ｎ＋ソ
ース６、Ｐベース層３． Ｎ−層１からなる寄生トラン
ジスタがオン状態となり素子破壊に至る。
前述の第２図の Ｐ゛拡散層４を形成する目的の一つは
上記寄生トランジスタのオンによる素子破壊を防ぐため
であり、 これによってＮ′″ソース６の下を流れるホ
ール電流３３を小さくするためである。
上記寄生トランジスタのオンによる素子破壊を防ぐため
であり、 これによってＮ′″ソース６の下を流れるホ
ール電流３３を小さくするためである。
そしてＰ゛低抵抗層５を形成する目的は、まさに上記寄
生トランジスタのオンによる素子破壊を防ぐことにあり
、前記ベース抵抗Ｒｂを小さ（することによって寄生ト
ランジスタのオンを防ごうとしている訳である。しかし
ながら、これらの対策によっても、ドレイン電圧が高く
なり、Ｐ拡散層３の湾曲部３４などでブレークダウンが
おこり、そのため正孔、電子が増倍的に形成され、誘導
性負荷における電力用ＭＯＳＦＥＴのターンオフ能力は
十分なものとはなっていない。ＩＧＢＴの場合も電力用
ＭＯＳＦＥＴと同様、誘導性負荷でのターンオフ時にＮ
“ソース層６． Ｐ型ベース層３゜Ｎ−層１からなる
寄生トランジスタのオンによる素子破壊が生ずるが、さ
らにやっかいな点は、ＩＧＢＴでは通常のオン状態でも
第８図に示したＮ＋ソース層６の下を流れるホール電流
３３が存在することである。このためにＩＧＢＴは誘導
性負荷でないターンオフ時やオン状態においてさえも寄
生トランジスタのオンによる破壊の生ずる場合がある。
生トランジスタのオンによる素子破壊を防ぐことにあり
、前記ベース抵抗Ｒｂを小さ（することによって寄生ト
ランジスタのオンを防ごうとしている訳である。しかし
ながら、これらの対策によっても、ドレイン電圧が高く
なり、Ｐ拡散層３の湾曲部３４などでブレークダウンが
おこり、そのため正孔、電子が増倍的に形成され、誘導
性負荷における電力用ＭＯＳＦＥＴのターンオフ能力は
十分なものとはなっていない。ＩＧＢＴの場合も電力用
ＭＯＳＦＥＴと同様、誘導性負荷でのターンオフ時にＮ
“ソース層６． Ｐ型ベース層３゜Ｎ−層１からなる
寄生トランジスタのオンによる素子破壊が生ずるが、さ
らにやっかいな点は、ＩＧＢＴでは通常のオン状態でも
第８図に示したＮ＋ソース層６の下を流れるホール電流
３３が存在することである。このためにＩＧＢＴは誘導
性負荷でないターンオフ時やオン状態においてさえも寄
生トランジスタのオンによる破壊の生ずる場合がある。
ＩＧＥＴの場合にも電力用ＭＯＳＦＥＴと同様、Ｐ゛拡
散層４やＰ゛低抵抗層５の形成によって寄生トランジス
タのオンを防ごうという努力がなされているがまだ十分
なものと言えない。
散層４やＰ゛低抵抗層５の形成によって寄生トランジス
タのオンを防ごうという努力がなされているがまだ十分
なものと言えない。
本発明の目的は、上述の問題を解決し、制御用ＩＣを結
ぶ信号線の表面に与える影響を除き、性能の低下を防い
だＭＯＳ型半導体装置を提供することにある。また、ド
レイン電圧が高くなった場合の寄生バイポーラトランジ
スタのターンオンが防止され、より大きなターンオフ能
力を有するＭＯＳＯ８型半導体装置供することにある。
ぶ信号線の表面に与える影響を除き、性能の低下を防い
だＭＯＳ型半導体装置を提供することにある。また、ド
レイン電圧が高くなった場合の寄生バイポーラトランジ
スタのターンオンが防止され、より大きなターンオフ能
力を有するＭＯＳＯ８型半導体装置供することにある。
上記の目的を達成するために、本発明は、半導体基板の
一面側の第一導電形の半導体層の表面部に選択的に形成
された複数の第二導電形のベース層のそれぞれの表面部
に選択的に第一導電形のソース層を有し、半導体基板の
前記一面上にソース層と前記第一導電形の半導体層との
間のベース領域にチャネルを形成するためのゲート電極
がゲート絶縁膜を介して設けられ、前記第一導電形の層
の前記一面側にベース層を囲んで第二導電形のガードリ
ング層が形成され、半導体基板の前記一面上にはベース
層およびソース層に接触するソース電極、ガードリング
層に接触する周辺電極、半導体基板の他面上にはドレイ
ン電極がそれぞれ設けられ、周辺電極とドレイン電極と
が同電位であるＭＯＳＯ３型半導体装置いて、ソース層
とガードリング層の間の半導体基板表面部に設けられた
第二導電形の層が絶縁膜を介して接続電極と対向してな
る複数の容量が形成され、各容量は接続電極により直列
接続され、両端がそれぞれソース電極および周辺電極に
接続されたものとする。また、上述の半導体装置におい
て、ソース層とガードリング層の間の半導体基板表面部
に設けられた第二導電形の層およびその中の第一導電形
の層よりなる複数の定電圧ダイオードが形成され、各定
電圧ダイオードは半導体基板と絶縁膜を介する接続電極
により直列接続され、両端がそれぞれソース電極および
周辺電極に接続されたものとする。この場合、直列接続
された定電圧ダイオードのいずれかの接続点がゲート電
極と接続されることも有効である。さらに、上述の半導
体装置において、ソース層とガードリング層の間の半導
体基板表面部に設けられた第二導電形の層およびその中
の第一導電形の層よりなる複数の定電圧ダイオードが形
成され、各定電圧ダイオードは半導体基板と絶縁膜を介
する接続電極により直列接続され、両端がゲート電極お
よび周辺電極に接続されたものとする。また、上述の各
半導体装置においてガードリング層をなくし、容量ある
いは定電圧ダイオードを形成する半導体基板表面部をソ
ース層と周辺電極の間とする。あるいは半導体基板の一
面側の第一導電形の半導体層の表面部に選択的に形成さ
れた複数の第二導電形のベース層の表面部に選択的に第
一導電形のソース層を有し、半導体基板の前記一面上に
ソース層と前記第一導電形の半導体層との間のベース領
域にチャネルを形成するためのゲート電極がゲート絶縁
膜を介して設けられ、半導体基板の前記一面上にはベー
ス層およびソース層に接触するソース電極、半導体基板
の他面上にはドレイン電極がそれぞれ設けられるＭＯＳ
型半導体装置において、半導体基板の前記一面の表面部
に設けられた第二導電形の層およびその中の第一導電形
の層からなる複数の定電圧ダイオードが形成され、各定
電圧ダイオードは半導体基板と絶縁膜を介する接続電極
により直列接続され、両端がそれぞれソース電極および
半導体基板の前記一面の表面部に設けられた第二導電形
の層の中の第一導電形の層に接続されたものとする。
一面側の第一導電形の半導体層の表面部に選択的に形成
された複数の第二導電形のベース層のそれぞれの表面部
に選択的に第一導電形のソース層を有し、半導体基板の
前記一面上にソース層と前記第一導電形の半導体層との
間のベース領域にチャネルを形成するためのゲート電極
がゲート絶縁膜を介して設けられ、前記第一導電形の層
の前記一面側にベース層を囲んで第二導電形のガードリ
ング層が形成され、半導体基板の前記一面上にはベース
層およびソース層に接触するソース電極、ガードリング
層に接触する周辺電極、半導体基板の他面上にはドレイ
ン電極がそれぞれ設けられ、周辺電極とドレイン電極と
が同電位であるＭＯＳＯ３型半導体装置いて、ソース層
とガードリング層の間の半導体基板表面部に設けられた
第二導電形の層が絶縁膜を介して接続電極と対向してな
る複数の容量が形成され、各容量は接続電極により直列
接続され、両端がそれぞれソース電極および周辺電極に
接続されたものとする。また、上述の半導体装置におい
て、ソース層とガードリング層の間の半導体基板表面部
に設けられた第二導電形の層およびその中の第一導電形
の層よりなる複数の定電圧ダイオードが形成され、各定
電圧ダイオードは半導体基板と絶縁膜を介する接続電極
により直列接続され、両端がそれぞれソース電極および
周辺電極に接続されたものとする。この場合、直列接続
された定電圧ダイオードのいずれかの接続点がゲート電
極と接続されることも有効である。さらに、上述の半導
体装置において、ソース層とガードリング層の間の半導
体基板表面部に設けられた第二導電形の層およびその中
の第一導電形の層よりなる複数の定電圧ダイオードが形
成され、各定電圧ダイオードは半導体基板と絶縁膜を介
する接続電極により直列接続され、両端がゲート電極お
よび周辺電極に接続されたものとする。また、上述の各
半導体装置においてガードリング層をなくし、容量ある
いは定電圧ダイオードを形成する半導体基板表面部をソ
ース層と周辺電極の間とする。あるいは半導体基板の一
面側の第一導電形の半導体層の表面部に選択的に形成さ
れた複数の第二導電形のベース層の表面部に選択的に第
一導電形のソース層を有し、半導体基板の前記一面上に
ソース層と前記第一導電形の半導体層との間のベース領
域にチャネルを形成するためのゲート電極がゲート絶縁
膜を介して設けられ、半導体基板の前記一面上にはベー
ス層およびソース層に接触するソース電極、半導体基板
の他面上にはドレイン電極がそれぞれ設けられるＭＯＳ
型半導体装置において、半導体基板の前記一面の表面部
に設けられた第二導電形の層およびその中の第一導電形
の層からなる複数の定電圧ダイオードが形成され、各定
電圧ダイオードは半導体基板と絶縁膜を介する接続電極
により直列接続され、両端がそれぞれソース電極および
半導体基板の前記一面の表面部に設けられた第二導電形
の層の中の第一導電形の層に接続されたものとする。
ドレイン電極に接続される周辺電極とソース電極の間に
直列接続される容量により固定電位であるソース電位と
ドレイン電位の間を分割し、これによって決まる電位に
より半導体基板に対向する各容量間接続電極の電位が決
まるので表面電位が安定化し、その接続電極と信号線の
間の絶縁膜は厚くできるので容量が小さ（、信号線の影
響を遮断する。
直列接続される容量により固定電位であるソース電位と
ドレイン電位の間を分割し、これによって決まる電位に
より半導体基板に対向する各容量間接続電極の電位が決
まるので表面電位が安定化し、その接続電極と信号線の
間の絶縁膜は厚くできるので容量が小さ（、信号線の影
響を遮断する。
また、ドレイン電極に接続される周辺電極とソース電極
との間に直列接続された定電圧ダイオードを挿入すれば
、ドレイン電圧がある値を超えると電流がダイオードに
流れ、ドレイン電流の上昇を抑えるので寄生バイポーラ
トランジスタのターンオンが抑制され、破壊より守るこ
とができる。
との間に直列接続された定電圧ダイオードを挿入すれば
、ドレイン電圧がある値を超えると電流がダイオードに
流れ、ドレイン電流の上昇を抑えるので寄生バイポーラ
トランジスタのターンオンが抑制され、破壊より守るこ
とができる。
さらに直列接続された定電圧ダイオードの端部あるいは
適当な接続点の電位をゲートに接続することにより、ド
レイン電位が高くなってブレークダウンが起こったとき
にＭＯＳ型半導体装置がオンするようにすることができ
、これによってパワーを吸収させて破壊より守ることが
できる。
適当な接続点の電位をゲートに接続することにより、ド
レイン電位が高くなってブレークダウンが起こったとき
にＭＯＳ型半導体装置がオンするようにすることができ
、これによってパワーを吸収させて破壊より守ることが
できる。
あるいはまた、半導体基板の表面部に設けられた第二導
電形の層およびその中の第一導電形の層は第一導電形の
基板と共にバイポーラトランジスタを構成するので、一
端がソース電極に直列接続された複数の定電圧ダイオー
ドの他端にこのトランジスタのエミツタ層を接続すれば
、定電圧ダイオードのブレークダウン電圧およびベース
オーブンバイポーラトランジスタのブレークダウン電圧
の合計は定電圧ダイオードのみの直列接続の場合のブレ
ーク電圧の合計より高くすることが容易であって、ドレ
イン電位が高くなってそれらのブレークダウンが起こっ
たときにＭＯＳ型半導体装置がオンすることにより、高
い電圧による破壊より守ることができる。
電形の層およびその中の第一導電形の層は第一導電形の
基板と共にバイポーラトランジスタを構成するので、一
端がソース電極に直列接続された複数の定電圧ダイオー
ドの他端にこのトランジスタのエミツタ層を接続すれば
、定電圧ダイオードのブレークダウン電圧およびベース
オーブンバイポーラトランジスタのブレークダウン電圧
の合計は定電圧ダイオードのみの直列接続の場合のブレ
ーク電圧の合計より高くすることが容易であって、ドレ
イン電位が高くなってそれらのブレークダウンが起こっ
たときにＭＯＳ型半導体装置がオンすることにより、高
い電圧による破壊より守ることができる。
第１図（ａ）、 （ｂ）は本発明のたて型ＭＯＳＦＥ
ＴあるいはＩＧＢＴにおける第一の実施例の表面構造を
示し、第２図と共通の部分には同一の符号が付されてい
る。第１図（ａ）に示すように、 Ｎ−層１のベース層
３とガードリング層４１の間の表面部に複数（図では４
個）のＰ゛層４２．４３．４４．４５が形成されている
。各Ｐ゛層の間の上には、絶縁膜８５を介して多結晶シ
リコンからなる接続電極９２．９３．９４が形成されて
いる。接続電極９２．９３．９４はそれぞれ絶縁膜８２
で覆われ、さらに絶縁膜８４を介してソース層６の上方
からガードリング層の上方に向けて信号線工３が通って
いる。第１図ら〕は等価回路で、図中には第１図（ａ）
と同一の符号が対応する部分に付されている。各接続電
極９２が両端でＰ“層４２４３に重なることにより容１
ｃ、、Ｃ，が生ずる。同様に接続電極９３によりＣ，、
Ｃ，、接続電極９４によりＣ５，Ｃ６また電極９１によ
りＣ７が生ずる。そしてこれらの容量が Ｐ゛層および
接続電極によりソース電極１０と周辺電極１２の間に直
列接続される。
ＴあるいはＩＧＢＴにおける第一の実施例の表面構造を
示し、第２図と共通の部分には同一の符号が付されてい
る。第１図（ａ）に示すように、 Ｎ−層１のベース層
３とガードリング層４１の間の表面部に複数（図では４
個）のＰ゛層４２．４３．４４．４５が形成されている
。各Ｐ゛層の間の上には、絶縁膜８５を介して多結晶シ
リコンからなる接続電極９２．９３．９４が形成されて
いる。接続電極９２．９３．９４はそれぞれ絶縁膜８２
で覆われ、さらに絶縁膜８４を介してソース層６の上方
からガードリング層の上方に向けて信号線工３が通って
いる。第１図ら〕は等価回路で、図中には第１図（ａ）
と同一の符号が対応する部分に付されている。各接続電
極９２が両端でＰ“層４２４３に重なることにより容１
ｃ、、Ｃ，が生ずる。同様に接続電極９３によりＣ，、
Ｃ，、接続電極９４によりＣ５，Ｃ６また電極９１によ
りＣ７が生ずる。そしてこれらの容量が Ｐ゛層および
接続電極によりソース電極１０と周辺電極１２の間に直
列接続される。
第９図（ａ）〜（ｅ）はこのような半導体素子の表面構
造の作成工程を示し、第１図と共通の部分には同一の符
号が付されている。第９図（ａ）のようにンリコン基板
のＮ−層に酸化膜８６をマスクにして不純物を選択的に
拡散し、Ｐ゛層４４１．４２．４３．４４４５を形成す
る。次に、ンリコン基板表面上に酸化膜８０を形成する
（同図（ｂ））。この酸化膜の厚さはゲート酸化膜８１
と同じでよ＜２００〜１００〇八である。
造の作成工程を示し、第１図と共通の部分には同一の符
号が付されている。第９図（ａ）のようにンリコン基板
のＮ−層に酸化膜８６をマスクにして不純物を選択的に
拡散し、Ｐ゛層４４１．４２．４３．４４４５を形成す
る。次に、ンリコン基板表面上に酸化膜８０を形成する
（同図（ｂ））。この酸化膜の厚さはゲート酸化膜８１
と同じでよ＜２００〜１００〇八である。
次いで、多結晶ンリコン膜の堆積、パターニングにより
同図（Ｃ）に示すようにゲート電極９９周辺電極９１．
接続電極９２．９３．９４を形成し、またベース層とし
ての２層３を形成する。第９図（ｄ）に示す工程では、
多結晶Ｓｉ電極９．９１．９２．９３．９４をマスクと
して酸化ｇ８０をパターニングし酸化膜８１．８５に分
割後、Ｎ゛ソーフ層６形成、さらにＣＶＤ法で酸化膜に
より被覆しパターニングして各電極を覆う絶縁膜８２を
形成する。最後に、第９図（ｅ）に示すようにＰ°層４
２に接触するソース電極ｌ０１Ｐ゛ガードリング層４１
に接触する周辺電極１２、さらに上面を覆う絶縁膜８４
とその上の信号線１３のパターンを形成する。このよう
な構造で、接続電極９２９３、９４の遮蔽により、信号
線１３の信号の耐圧への影響が１桁程度小さくなった。
同図（Ｃ）に示すようにゲート電極９９周辺電極９１．
接続電極９２．９３．９４を形成し、またベース層とし
ての２層３を形成する。第９図（ｄ）に示す工程では、
多結晶Ｓｉ電極９．９１．９２．９３．９４をマスクと
して酸化ｇ８０をパターニングし酸化膜８１．８５に分
割後、Ｎ゛ソーフ層６形成、さらにＣＶＤ法で酸化膜に
より被覆しパターニングして各電極を覆う絶縁膜８２を
形成する。最後に、第９図（ｅ）に示すようにＰ°層４
２に接触するソース電極ｌ０１Ｐ゛ガードリング層４１
に接触する周辺電極１２、さらに上面を覆う絶縁膜８４
とその上の信号線１３のパターンを形成する。このよう
な構造で、接続電極９２９３、９４の遮蔽により、信号
線１３の信号の耐圧への影響が１桁程度小さくなった。
容量Ｃ１〜Ｃ７は拡散層４２． ４３． ４４． ４５
と電極９２．９３．９４．９１との重なりで決まるが、
これは任意に設計できる。酸化膜８１の膜厚を薄くする
ことにより、容量０１〜Ｃ７は大きくでき、信号線１３
の影響をさらに小さ（できる。すなわち、第２図におけ
るような厚い絶縁膜８３を形成する必要がなく、フォ）
ＩＪソグラフィ法を用いて厚い酸化膜のパターンを残
す工程を省略できる。この際、２００〜１０００人の酸
化膜８１によりドレイン電位のＰ゛層４１と、 Ｐ°層
４２の間で１６０〜８００Ｖの耐圧を安定して確保でき
た。
と電極９２．９３．９４．９１との重なりで決まるが、
これは任意に設計できる。酸化膜８１の膜厚を薄くする
ことにより、容量０１〜Ｃ７は大きくでき、信号線１３
の影響をさらに小さ（できる。すなわち、第２図におけ
るような厚い絶縁膜８３を形成する必要がなく、フォ）
ＩＪソグラフィ法を用いて厚い酸化膜のパターンを残
す工程を省略できる。この際、２００〜１０００人の酸
化膜８１によりドレイン電位のＰ゛層４１と、 Ｐ°層
４２の間で１６０〜８００Ｖの耐圧を安定して確保でき
た。
第１０図（ａ）、 （ｂ）はたで型ＭＯＳＦＥＴある
イハＩＧＢＴにおける本発明の第二の実施例を示し、第
１図と共通の部分には同じ符号が付されている。
イハＩＧＢＴにおける本発明の第二の実施例を示し、第
１図と共通の部分には同じ符号が付されている。
図の右半部はガードリング・エツジ部の構造を示す。第
１０図（ａ）の表面構造に示すように、この場合モＮ−
層ｌのベース層３と ガードリング層４１の間の表面部
にＰ゛層４２．４３．４４が形成されているが、さらに
各層の中にＮ°拡散層６２．６３． ６４が形成され、
そしてＰ゛層４２はソース電極１０と、Ｎ＋層６２は接
続電極７２によりＰ゛層４３と、Ｎ゛層６３は接続電極
７３によりＰ゛層４４と、Ｎ゛層６４は周辺電極１２に
よりＰ゛層４１とそれぞれ接続されている。このＮ゛層
６２６３、６４とＰ“層４２．４３．４４の開にそれぞ
れツェナダイオードのＰＮ接合が形成され、ソース電位
のＰ′″層４２とドレイン電位のＰ°層４１の間に直列
接続した形になる。第１０図ら）は等価回路で、図中に
は第１０図（ａ）と同一符号が対応する部分に付されて
いるが、ツェナダイオードＤ１． Ｄ２． Ｄ３の
ブレークダウン電圧以下の場合は、ダイオードに付随す
る容、ｌｃ、’、 ｃ２’、 ｃ、’で分割された
電位が接続電極７２．７３に現れるので、絶縁膜８４の
上に信号線が通る場合、その影響を遮蔽する。しかし、
ドレイン電位、すなわちそれと同電位の周辺電極１２の
電位が高くなると、ツェナダイオードＤ、、 Ｄ、。
１０図（ａ）の表面構造に示すように、この場合モＮ−
層ｌのベース層３と ガードリング層４１の間の表面部
にＰ゛層４２．４３．４４が形成されているが、さらに
各層の中にＮ°拡散層６２．６３． ６４が形成され、
そしてＰ゛層４２はソース電極１０と、Ｎ＋層６２は接
続電極７２によりＰ゛層４３と、Ｎ゛層６３は接続電極
７３によりＰ゛層４４と、Ｎ゛層６４は周辺電極１２に
よりＰ゛層４１とそれぞれ接続されている。このＮ゛層
６２６３、６４とＰ“層４２．４３．４４の開にそれぞ
れツェナダイオードのＰＮ接合が形成され、ソース電位
のＰ′″層４２とドレイン電位のＰ°層４１の間に直列
接続した形になる。第１０図ら）は等価回路で、図中に
は第１０図（ａ）と同一符号が対応する部分に付されて
いるが、ツェナダイオードＤ１． Ｄ２． Ｄ３の
ブレークダウン電圧以下の場合は、ダイオードに付随す
る容、ｌｃ、’、 ｃ２’、 ｃ、’で分割された
電位が接続電極７２．７３に現れるので、絶縁膜８４の
上に信号線が通る場合、その影響を遮蔽する。しかし、
ドレイン電位、すなわちそれと同電位の周辺電極１２の
電位が高くなると、ツェナダイオードＤ、、 Ｄ、。
Ｄ３がブレークダウンし、 Ｆ Ｅ Ｔ７１のソース、
ドレイン間にブレークダウン電流が流れるため、Ｎ−ソ
ース層６．Ｐベース層３． Ｎ−層１からなる寄生バイ
ポーラトランジスタのターンオンが防止される。
ドレイン間にブレークダウン電流が流れるため、Ｎ−ソ
ース層６．Ｐベース層３． Ｎ−層１からなる寄生バイ
ポーラトランジスタのターンオンが防止される。
第１１図（ａ）〜（ｅ）は第１０図に示した半導体装置
の表面構造の作成工程を示し、第１０図と共通の部分に
は同一の符号が付されている。第１１図（ａ）、ら）、
（Ｃ）は第９図（ａ）、 （ｂ）、 （Ｃ）と
同様な工程で、 Ｎ−層１の表面層にＰ゛層４４１．４
２．４３．４４ および２層３を形成し、表面上に酸化
膜８０を介して多結晶ンリコンからなるゲート電極９．
電極９２．９３．９４を形成する。第１１図（社）に示
す工程では酸化膜を８１．８５８６のパターンに分割後
、それらの酸化膜および多結晶Ｓ１電極を利用したマス
クにより、ツェナダイオードカソード層であるＮ゛層６
２．６３． ６４をソース層６と共に形成する。従って
Ｐ゛層４２．４３．４４、Ｎ゛層６２．６３． ６４形
成のために工程数が増加することがない。このあと、第
１１図（ｅ）に示すようにソース電極１０９周辺電極１
２．接続電極７２．７３ならびにそれらの上面を覆う絶
縁膜８４のパターンを形成する。なお、この工程では、
酸化膜８５のパターニングのために多結晶Ｓ＋電極９２
．９３．９４を残したが、Ｐ゛層４２．４３．４４とＮ
°層６２．６３．６４の位置関係をあまり厳密に決める
必要がないので、省いて作成してもよい。
の表面構造の作成工程を示し、第１０図と共通の部分に
は同一の符号が付されている。第１１図（ａ）、ら）、
（Ｃ）は第９図（ａ）、 （ｂ）、 （Ｃ）と
同様な工程で、 Ｎ−層１の表面層にＰ゛層４４１．４
２．４３．４４ および２層３を形成し、表面上に酸化
膜８０を介して多結晶ンリコンからなるゲート電極９．
電極９２．９３．９４を形成する。第１１図（社）に示
す工程では酸化膜を８１．８５８６のパターンに分割後
、それらの酸化膜および多結晶Ｓ１電極を利用したマス
クにより、ツェナダイオードカソード層であるＮ゛層６
２．６３． ６４をソース層６と共に形成する。従って
Ｐ゛層４２．４３．４４、Ｎ゛層６２．６３． ６４形
成のために工程数が増加することがない。このあと、第
１１図（ｅ）に示すようにソース電極１０９周辺電極１
２．接続電極７２．７３ならびにそれらの上面を覆う絶
縁膜８４のパターンを形成する。なお、この工程では、
酸化膜８５のパターニングのために多結晶Ｓ＋電極９２
．９３．９４を残したが、Ｐ゛層４２．４３．４４とＮ
°層６２．６３．６４の位置関係をあまり厳密に決める
必要がないので、省いて作成してもよい。
以上の工程のうち、第１１図（ａ）に示したＰ−層４２
４３、４４のドーピング濃度を変えることにより、ツェ
ナ電圧を変えることができる。例えば、Ｎ拡散層６２．
６３．６４の不純物濃度が１０”／Ｃｍの場合、Ｐ゛層
４２．４３．４４の不純物濃度を１０”／ｃｎｌ、 １
０”／ ｃｆｆｌ、 １０１５／ ｃｕｔとすることに
よりそれぞれ１０ｖ。
４３、４４のドーピング濃度を変えることにより、ツェ
ナ電圧を変えることができる。例えば、Ｎ拡散層６２．
６３．６４の不純物濃度が１０”／Ｃｍの場合、Ｐ゛層
４２．４３．４４の不純物濃度を１０”／ｃｎｌ、 １
０”／ ｃｆｆｌ、 １０１５／ ｃｕｔとすることに
よりそれぞれ１０ｖ。
２０ Ｖ 、 １００ Ｖのツェナ電圧を得た。 Ｐ
゛層の不純物濃度１０”／ｃｕｔでドレイン電位が３０
０Ｖでクランプされ、第１０図の左側の能動部の破壊を
防ぐことができた。
゛層の不純物濃度１０”／ｃｕｔでドレイン電位が３０
０Ｖでクランプされ、第１０図の左側の能動部の破壊を
防ぐことができた。
第１２図は本発明の第三の実施例を示す。この実施例で
はツェナダイオードの直列数を増やすために、絶縁膜８
５の上の多結晶Ｓ＋層にＰ゛領域５１．５３゜５５とＮ
゛領域５２．５４．５６を形成し、Ｎ−層１内に集積さ
れたダイオードの間に挿入する。従って、接続電極７４
．７５および７６が接続電極７２．７３および周辺電極
１２と絶縁膜８７を介して設けられる。この構造の利点
は次の通りである。
はツェナダイオードの直列数を増やすために、絶縁膜８
５の上の多結晶Ｓ＋層にＰ゛領域５１．５３゜５５とＮ
゛領域５２．５４．５６を形成し、Ｎ−層１内に集積さ
れたダイオードの間に挿入する。従って、接続電極７４
．７５および７６が接続電極７２．７３および周辺電極
１２と絶縁膜８７を介して設けられる。この構造の利点
は次の通りである。
（１）少ない面積で直列数を増やすことができる。すな
わち、第１０図では３直列であったものが６直列に増え
た。
わち、第１０図では３直列であったものが６直列に増え
た。
（２）２種類のツェナ電圧を設定できる。すなわち、単
結晶Ｓｉ基板内のＰ゛層４２とＮ゛層６２． Ｐ−層
４３とＮ”層６３ ならびにＰ＋層４４とＮ゛層６４か
らそれぞれなるダイオードのツェナ電圧と、多結晶Ｓ１
層のＰ゛領域５１とＮ゛領域５２． Ｐ”領域５３と
Ｎ゛領域５４ならびにＰ″″領域５５とＮ゛領域５６か
らそれぞれなるダイオードのツェナ電圧とを、ドープ量
を変えることにより変えることができた。
結晶Ｓｉ基板内のＰ゛層４２とＮ゛層６２． Ｐ−層
４３とＮ”層６３ ならびにＰ＋層４４とＮ゛層６４か
らそれぞれなるダイオードのツェナ電圧と、多結晶Ｓ１
層のＰ゛領域５１とＮ゛領域５２． Ｐ”領域５３と
Ｎ゛領域５４ならびにＰ″″領域５５とＮ゛領域５６か
らそれぞれなるダイオードのツェナ電圧とを、ドープ量
を変えることにより変えることができた。
（３）接合のリークは単結晶Ｓｉダイオードの方が小さ
いので、この構造にすることにより、接合のリークが少
なく、かつ多結晶Ｓ１のダイオードのツェナ電圧を加え
たバイパス回路の形成ができた。
いので、この構造にすることにより、接合のリークが少
なく、かつ多結晶Ｓ１のダイオードのツェナ電圧を加え
たバイパス回路の形成ができた。
第１３図（ａ）、（ｂ）に第四の実施例を示す。この場
合は、第１３図ら）の等価回路に示すように、 Ｐ−層
４２とＮ゛層６２からなるダイオードＤ、、 Ｐ”層４
３． Ｎ”層６３からなるダイオードＤ２は、 Ｐ゛
層４４． Ｎ＝層６４からなるダイオードＤ３ およ
び多結晶Ｓ＋層に形成されるダイオードＤ、、 Ｄ５
． Ｄ６と 逆直列に接続されている。そして、ダイ
オードＤ、のＮ−領域５２とダイオードＤ２のＮ゛層６
３との接続点とゲート電極９を導線７０により接続した
構成である。Ｒはゲート端子Ｇとゲート電極９の間に存
在する抵抗である。この構成において、Ｆ Ｅ Ｔ７１
をオフするためゲート端子Ｇに−１０Ｖ加えたとする。
合は、第１３図ら）の等価回路に示すように、 Ｐ−層
４２とＮ゛層６２からなるダイオードＤ、、 Ｐ”層４
３． Ｎ”層６３からなるダイオードＤ２は、 Ｐ゛
層４４． Ｎ＝層６４からなるダイオードＤ３ およ
び多結晶Ｓ＋層に形成されるダイオードＤ、、 Ｄ５
． Ｄ６と 逆直列に接続されている。そして、ダイ
オードＤ、のＮ−領域５２とダイオードＤ２のＮ゛層６
３との接続点とゲート電極９を導線７０により接続した
構成である。Ｒはゲート端子Ｇとゲート電極９の間に存
在する抵抗である。この構成において、Ｆ Ｅ Ｔ７１
をオフするためゲート端子Ｇに−１０Ｖ加えたとする。
ダイオードＤ１が逆直列になっているため、ゲート電極
９の電位も一１０ｖとなって、ＦＥＴはオフするが、ド
レインＤの電位が上がってダイオードＤ、、 Ｄ、。
９の電位も一１０ｖとなって、ＦＥＴはオフするが、ド
レインＤの電位が上がってダイオードＤ、、 Ｄ、。
Ｄ３． Ｄ６がブレークダウンし、電流が流れるとゲー
ト電極９の電位が上がり、Ｆ Ｅ Ｔ７１はオンし、Ｓ
、Ｄ間のパワーを吸収し、破壊より守ることができた。
ト電極９の電位が上がり、Ｆ Ｅ Ｔ７１はオンし、Ｓ
、Ｄ間のパワーを吸収し、破壊より守ることができた。
第１４図（ａ）、（ｂ）は第五の実施例である。この場
合は、第１４図（ｂ）の等価回路に示すように一部逆直
列接続したダイオード列のある分圧点を抵抗Ｒ２を介し
てゲート電極９に接続した構成としたものである。第四
の実施例の場合は、−瞬ではあるがゲート電圧がかなり
の電位となり、ゲート絶縁膜８１が破壊するおそれがあ
る。この実施例は、ゲート電極９にかかる電圧を、Ｒ１
とＲ２を選ぶことにより調節し、破壊限度以下の電圧し
かかからぬようにし、設計自由度を第四の実施例より増
加させ、設計を容易にしたものである。Ｒ２は、Ｒ１を
定めるゲート電極９と同様に多結晶ンリコンからなる層
９０によってきまるので、その相対値からＲ，／Ｒ２を
精度よく形成することができる。
合は、第１４図（ｂ）の等価回路に示すように一部逆直
列接続したダイオード列のある分圧点を抵抗Ｒ２を介し
てゲート電極９に接続した構成としたものである。第四
の実施例の場合は、−瞬ではあるがゲート電圧がかなり
の電位となり、ゲート絶縁膜８１が破壊するおそれがあ
る。この実施例は、ゲート電極９にかかる電圧を、Ｒ１
とＲ２を選ぶことにより調節し、破壊限度以下の電圧し
かかからぬようにし、設計自由度を第四の実施例より増
加させ、設計を容易にしたものである。Ｒ２は、Ｒ１を
定めるゲート電極９と同様に多結晶ンリコンからなる層
９０によってきまるので、その相対値からＲ，／Ｒ２を
精度よく形成することができる。
第１５図は第１４図に示した実施例を変形した第六の実
施例で酸化膜８５の下に拡散層４５を形成し、しかもこ
の拡散層４５の電位は抵抗層９０の電位に比較して１層
数個のツェナ電位となるようにし、酸化膜８５にかかる
電圧を少なくしたものである。第１３図に示したように
、拡散層４２．４３．４４の間隔が小さい場合、この拡
散層の間、すなわち酸化膜８５の下は空乏層となってお
り、ドレイン電圧が直接酸化膜にかかることはないが、
この間隔が広くなると大電圧がかかり、酸化膜が破壊す
るおそれがある。従って、第１５図のように電圧を緩和
する拡散層４５を形成することは有効である。
施例で酸化膜８５の下に拡散層４５を形成し、しかもこ
の拡散層４５の電位は抵抗層９０の電位に比較して１層
数個のツェナ電位となるようにし、酸化膜８５にかかる
電圧を少なくしたものである。第１３図に示したように
、拡散層４２．４３．４４の間隔が小さい場合、この拡
散層の間、すなわち酸化膜８５の下は空乏層となってお
り、ドレイン電圧が直接酸化膜にかかることはないが、
この間隔が広くなると大電圧がかかり、酸化膜が破壊す
るおそれがある。従って、第１５図のように電圧を緩和
する拡散層４５を形成することは有効である。
なお、第四、第五、第六の実施例においては、ゲート電
極９がダイオードと接続され、しかもソース・ドレイン
電圧がブレークダウン電位で固定されるしくみになって
いるので、ゲート破壊に至ることがなく、ゲート保護の
役割も果たしている。
極９がダイオードと接続され、しかもソース・ドレイン
電圧がブレークダウン電位で固定されるしくみになって
いるので、ゲート破壊に至ることがなく、ゲート保護の
役割も果たしている。
第１６図は第七の実施例を示す。この場合は、第１６図
（ｂ）の等価回路に示すように、３直列ダイオードの一
端側を接続電極７７でゲート電極９と接続したものであ
る。ゲート電極９とゲート端子Ｇとの間の抵抗Ｒは１〜
１０Ωと考えられる。この半導体装置のオフの場合、Ｇ
端子の電位はＯｖまたは場合によっては−５〜−１０ｖ
となっている。ドレインＤの電位があがりツェナ電流が
流れると、Ｒ２Ｏのとき５Ａ流れたとする。ゲート電極
９の電位は１０ｖ〜５ｖとなって半導体装置はオンし、
Ｓ。
（ｂ）の等価回路に示すように、３直列ダイオードの一
端側を接続電極７７でゲート電極９と接続したものであ
る。ゲート電極９とゲート端子Ｇとの間の抵抗Ｒは１〜
１０Ωと考えられる。この半導体装置のオフの場合、Ｇ
端子の電位はＯｖまたは場合によっては−５〜−１０ｖ
となっている。ドレインＤの電位があがりツェナ電流が
流れると、Ｒ２Ｏのとき５Ａ流れたとする。ゲート電極
９の電位は１０ｖ〜５ｖとなって半導体装置はオンし、
Ｓ。
Ｄ間にかかったパワーを吸収する。こうしてドレインの
電圧の上昇を抑え、寄生トランジスタがオンすることが
なくなり、破壊することがなくなった。直列数を増加さ
せる必要があれば、第三の実施例と同様に基板上の多結
晶Ｓ１ダイオードを用いる。
電圧の上昇を抑え、寄生トランジスタがオンすることが
なくなり、破壊することがなくなった。直列数を増加さ
せる必要があれば、第三の実施例と同様に基板上の多結
晶Ｓ１ダイオードを用いる。
前記第一ないし第七の実施例において、ガードリング層
４１が記載されているが、これは周辺電極１２がドレイ
ン電極と同電位であるので、特に設けなくともよく、省
略してもよい。
４１が記載されているが、これは周辺電極１２がドレイ
ン電極と同電位であるので、特に設けなくともよく、省
略してもよい。
前記の第二の実施例で用いられる定電圧ダイオード（ツ
ェナダイオード）は、Ｐ゛層４２とＮ′″層６２．２１
層４３とＮ゛層６３、Ｐ゛層４４とＮ゛層６４からなる
ＰＮ接合から形成されており、 Ｐ゛層４２．４３．４
４の不純物濃度、拡散深さによりブレークダウン電圧が
決まるが、制御しうる電圧は１００■〜２００ｖである
。しかし高いノイズ電圧から保護するため、５００Ｖ以
上、例えば１０００ Ｖのブレークダウン電圧を必要と
する場合が生じてきている。第二の実施例の方式、基板
表面上のツェナダイオードを併用する第三の実施例の方
式によってこの要求を満たすには、多くの面積を必要と
し、従ってコスト高となる。以下に述べる実施例は、小
さい面積で高電圧のブレークダウン電圧を得る方式であ
る。第１７図は第への実施例を示す。第七の実施例と共
通の部分には同一の符号が付されているが、異なる点は
Ｎ°層６３とＮ゛層６４を接続電極７３により接続した
ことである。接続電極９３が省略できることはもちろん
である。ゲート電極９４を形成し、チャネルを越えてＮ
−層１上に延長することにより、特性の安定化ができる
。Ｎ゛層６４． Ｐ”層４４および８層１がベースオ
ープントランジスタを形成し、Ｎ°層６２およびＰ゛層
４２、Ｎ“層６３およびＰ゛層４３からそれぞれ形成さ
れる２個のツェナダイオードと共にソース電極１０と
Ｎ−基板１の下面側に設けられるドレイン電極との間に
直列接続されることになる。そしてこの直列接続により
、８００〜１２００ Ｖのブレークダウン電圧を得た。
ェナダイオード）は、Ｐ゛層４２とＮ′″層６２．２１
層４３とＮ゛層６３、Ｐ゛層４４とＮ゛層６４からなる
ＰＮ接合から形成されており、 Ｐ゛層４２．４３．４
４の不純物濃度、拡散深さによりブレークダウン電圧が
決まるが、制御しうる電圧は１００■〜２００ｖである
。しかし高いノイズ電圧から保護するため、５００Ｖ以
上、例えば１０００ Ｖのブレークダウン電圧を必要と
する場合が生じてきている。第二の実施例の方式、基板
表面上のツェナダイオードを併用する第三の実施例の方
式によってこの要求を満たすには、多くの面積を必要と
し、従ってコスト高となる。以下に述べる実施例は、小
さい面積で高電圧のブレークダウン電圧を得る方式であ
る。第１７図は第への実施例を示す。第七の実施例と共
通の部分には同一の符号が付されているが、異なる点は
Ｎ°層６３とＮ゛層６４を接続電極７３により接続した
ことである。接続電極９３が省略できることはもちろん
である。ゲート電極９４を形成し、チャネルを越えてＮ
−層１上に延長することにより、特性の安定化ができる
。Ｎ゛層６４． Ｐ”層４４および８層１がベースオ
ープントランジスタを形成し、Ｎ°層６２およびＰ゛層
４２、Ｎ“層６３およびＰ゛層４３からそれぞれ形成さ
れる２個のツェナダイオードと共にソース電極１０と
Ｎ−基板１の下面側に設けられるドレイン電極との間に
直列接続されることになる。そしてこの直列接続により
、８００〜１２００ Ｖのブレークダウン電圧を得た。
なお縁部には、第２図におけると同様に耐圧構造として
ガードリング層４１．周辺電極１２．ゲート電極９１が
形成されている。
ガードリング層４１．周辺電極１２．ゲート電極９１が
形成されている。
第１８図は第九の実施例を示し、第１７図の構造からＰ
゛ガードリング層４１が除かれている。しかし、得られ
たブレークダウン電圧は第への実施例と同じであった。
゛ガードリング層４１が除かれている。しかし、得られ
たブレークダウン電圧は第への実施例と同じであった。
第１９図は第九の実施例の変形である第十の実施例を示
し、この場合はゲヘト電極９１も除き、周辺電極１２の
下の絶縁膜８４を厚くしたものであるが、特性上はほと
んど変わらなかった。これによりバターニングの省略が
でき、外観良品率が数％向上した。
し、この場合はゲヘト電極９１も除き、周辺電極１２の
下の絶縁膜８４を厚くしたものであるが、特性上はほと
んど変わらなかった。これによりバターニングの省略が
でき、外観良品率が数％向上した。
第２０図は、第１９図の構造のＭＯＳＦＥＴを用いた制
御回路の変形例を示し、Ｄ、、 Ｄ、、Ｄ、、 Ｄ
５は他の図と同様にツェナダイオードを示すが、Ｄ７ハ
ベースオープントランジスタである。 ブレークダウン
が発生し、 Ｄ３． Ｄ、、 Ｄ、に電流が流れる
と、この電圧がゲート電圧にフィードバックされ、Ｆ
Ｅ Ｔ７１がオンして電流が流れ、ソース１０゜ドレイ
ン１２の間のパワーを吸収できる。
御回路の変形例を示し、Ｄ、、 Ｄ、、Ｄ、、 Ｄ
５は他の図と同様にツェナダイオードを示すが、Ｄ７ハ
ベースオープントランジスタである。 ブレークダウン
が発生し、 Ｄ３． Ｄ、、 Ｄ、に電流が流れる
と、この電圧がゲート電圧にフィードバックされ、Ｆ
Ｅ Ｔ７１がオンして電流が流れ、ソース１０゜ドレイ
ン１２の間のパワーを吸収できる。
なお、本発明は上記の実施例のＮチャネル型に限らず、
Ｐチャネル型ても実施できることはいうまでもない。
Ｐチャネル型ても実施できることはいうまでもない。
〔発明の効果〕・
本発明によれば、ＭＯＳ型半導体装置の周辺部に設けら
れ反対面のドレイン電極と同電位の周辺電極とソース電
極の間の基板表面近傍に複数の容量を形成し、ソース電
極と周辺電極との間に電極によって直列接続することに
より、表面電位が安定化し、周辺部の上を通る信号線の
影響により表面電位が不安定になることがなくなった。
れ反対面のドレイン電極と同電位の周辺電極とソース電
極の間の基板表面近傍に複数の容量を形成し、ソース電
極と周辺電極との間に電極によって直列接続することに
より、表面電位が安定化し、周辺部の上を通る信号線の
影響により表面電位が不安定になることがなくなった。
また本発明によれば、直列接続した定電圧ダイオードを
周辺電極とソース電極の間に接続することにより、ドレ
イン電圧の上昇を抑え、寄生トランジスタのターンオン
およびそれに起因する破壊を防止することができた。ま
た、直列接続の定電圧ダイオードの一端あるいは中間接
続点をゲートに接続することによって、オフ時に定電圧
ダイオードがブレークダウンしたときの電位でゲートを
駆動することによりＭＯＳ型半導体装置をオンにしてパ
ワーの吸収を行わせることができ、ダイオードを小さく
しても破壊を防止することができた。
周辺電極とソース電極の間に接続することにより、ドレ
イン電圧の上昇を抑え、寄生トランジスタのターンオン
およびそれに起因する破壊を防止することができた。ま
た、直列接続の定電圧ダイオードの一端あるいは中間接
続点をゲートに接続することによって、オフ時に定電圧
ダイオードがブレークダウンしたときの電位でゲートを
駆動することによりＭＯＳ型半導体装置をオンにしてパ
ワーの吸収を行わせることができ、ダイオードを小さく
しても破壊を防止することができた。
さらには、定電圧ダイオードの一端に基板をコレクタと
するベースオープントランジスタを接続して、ドレイン
電極、ソース電極間の電圧の上昇の際ブレークダウンさ
せることにより、高い電圧からの保護も可能にすること
ができた。
するベースオープントランジスタを接続して、ドレイン
電極、ソース電極間の電圧の上昇の際ブレークダウンさ
せることにより、高い電圧からの保護も可能にすること
ができた。
第１図は本発明の第一の実施例のＭＯＳ型半導体装置を
示し、そのうち（ａ）が縁部表面構造断面図（ｂ）が等
価回路図、第２図は従来のたて型ＭＯＳＦＥＴの縁部の
断面図、第３図はたて型ＭＯＳＦＥＴと制御用ＩＣとを
集積した半導体基板の平面図、第４図は従来のＩＧＢＴ
の縁部の断面図、第５図は従来のＭＯＳ型半導体装置の
表面部の断面図、第６図は別の従来例の表面部の断面図
、第７図はＭＯＳＦＥＴにより誘導性負荷を駆動する場
合の回路図、第８図はＭＯＳ Ｆ ＥＴにより誘導性負
荷を駆動する場合におこる破壊についての説明図、第９
図は第１図に示した表面構造の作成工程をその（ａ）〜
（ｅ）の順に順次示す断面図、第１０図は本発明の第二
の実施例のＭＯＳ型半導体装置を示し、そのうち（ａ）
が縁部表面構造断面図、ら）が等価回路図、第１１図は
第１Ｏ図に示した表面構造の作成工程をその（ａ）〜（
ｅ）の順に順次示す断面図、第１２図は本発明の第三の
実施例のＭＯＳ型半導体装置の縁部表面構造断面図、第
１３図および第１４図はそれぞれ本発明の第四および第
五の実施例のＭＯＳ型半導体装置を示し、そのうち（ａ
）が縁部表面構造断面図、（ｂ）が等価回路図、第１５
図は本発明の第六の実施例のＭＯＳ型半導体装置の縁部
表面構造断面図、第１６図は本発明の第七の実施例のＭ
ＯＳＯ５型体導体装置し、そのうち（ａ）が縁部表面構
造断面図、（ｂ）が等価回路図、第１７図、第１８図、
第１９図はそれぞれ本発明の第八、第九、第十の実施例
のＭＯＳ型半導体装置の縁部表面構造断面図、第２０図
は第１９図の変形例のＭＯＳ型半導体装置を示し、その
うち（ａ）が縁部表面構造断面図、（ｂ）が等価回路図
である。 ＩＮ−層、 ３ Ｐ型ベース層、 ４．４２．４３４４
、４５−Ｆ”層、４１ ガードリング層、６Ｎ゛ソ一
ス層、６２．６３．６４．、、−Ｎ“層（ツェナダイオ
ードカソード層）、？２． ７３． ７４．７５．７６
、７７、９２． ９３゜９４ 接続電極、８１ ゲ
ート絶縁膜、８２．８４．８５８６ 絶縁膜、９．９
１ ゲート電極、１０ ソース電［１２周辺電極、
１３ 信号線。 第１図 Ｐ“ 第４肥 〜Ｚ 〃 〒５図 第６劃 第７図 ツエアークイイーＦ７７ンーＦ：漕 り 第１２図 第１１肥 第１６厘 第１４Ｎ 第 図
示し、そのうち（ａ）が縁部表面構造断面図（ｂ）が等
価回路図、第２図は従来のたて型ＭＯＳＦＥＴの縁部の
断面図、第３図はたて型ＭＯＳＦＥＴと制御用ＩＣとを
集積した半導体基板の平面図、第４図は従来のＩＧＢＴ
の縁部の断面図、第５図は従来のＭＯＳ型半導体装置の
表面部の断面図、第６図は別の従来例の表面部の断面図
、第７図はＭＯＳＦＥＴにより誘導性負荷を駆動する場
合の回路図、第８図はＭＯＳ Ｆ ＥＴにより誘導性負
荷を駆動する場合におこる破壊についての説明図、第９
図は第１図に示した表面構造の作成工程をその（ａ）〜
（ｅ）の順に順次示す断面図、第１０図は本発明の第二
の実施例のＭＯＳ型半導体装置を示し、そのうち（ａ）
が縁部表面構造断面図、ら）が等価回路図、第１１図は
第１Ｏ図に示した表面構造の作成工程をその（ａ）〜（
ｅ）の順に順次示す断面図、第１２図は本発明の第三の
実施例のＭＯＳ型半導体装置の縁部表面構造断面図、第
１３図および第１４図はそれぞれ本発明の第四および第
五の実施例のＭＯＳ型半導体装置を示し、そのうち（ａ
）が縁部表面構造断面図、（ｂ）が等価回路図、第１５
図は本発明の第六の実施例のＭＯＳ型半導体装置の縁部
表面構造断面図、第１６図は本発明の第七の実施例のＭ
ＯＳＯ５型体導体装置し、そのうち（ａ）が縁部表面構
造断面図、（ｂ）が等価回路図、第１７図、第１８図、
第１９図はそれぞれ本発明の第八、第九、第十の実施例
のＭＯＳ型半導体装置の縁部表面構造断面図、第２０図
は第１９図の変形例のＭＯＳ型半導体装置を示し、その
うち（ａ）が縁部表面構造断面図、（ｂ）が等価回路図
である。 ＩＮ−層、 ３ Ｐ型ベース層、 ４．４２．４３４４
、４５−Ｆ”層、４１ ガードリング層、６Ｎ゛ソ一
ス層、６２．６３．６４．、、−Ｎ“層（ツェナダイオ
ードカソード層）、？２． ７３． ７４．７５．７６
、７７、９２． ９３゜９４ 接続電極、８１ ゲ
ート絶縁膜、８２．８４．８５８６ 絶縁膜、９．９
１ ゲート電極、１０ ソース電［１２周辺電極、
１３ 信号線。 第１図 Ｐ“ 第４肥 〜Ｚ 〃 〒５図 第６劃 第７図 ツエアークイイーＦ７７ンーＦ：漕 り 第１２図 第１１肥 第１６厘 第１４Ｎ 第 図
Claims (1)
- 【特許請求の範囲】 １）半導体基板の一面側の第一導電形の半導体層の表面
部に選択的に形成された複数の第二導電形のベース層の
それぞれの表面部に選択的に第一導電形のソース層を有
し、半導体基板の前記一面上にソース層と前記第一導電
形の半導体層との間のベース領域にチャネルを形成する
ためのゲート電極がゲート絶縁膜を介して設けられ、前
記第一導電形の層の前記一面側にベース層を囲んで第二
導電形のガードリング層が形成され、半導体基板の前記
一面上にはベース層およびソース層に接触するソース電
極、ガードリング層に接触する周辺電極、半導体基板の
他面上にはドレイン電極がそれぞれ設けられ、周辺電極
とドレイン電極とが同電位であるものにおいて、ソース
層とガードリング層の間の半導体基板表面部に設けられ
た第二導電形の層が絶縁膜を介して接続電極と対向して
なる複数の容量が形成され、各容量は接続電極により直
列接続され、両端がそれぞれソース電極および周辺電極
に接続されたことを特徴とするＭＯＳ型半導体装置。 ２）半導体基板の一面側の第一導電形の半導体層の表面
部に選択的に形成された複数の第二導電形のベース層の
それぞれの表面部に選択的に第一導電形のソース層を有
し、半導体基板の前記一面上にソース層と前記第一導電
形の半導体層との間のベース領域にチャネルを形成する
ためのゲート電極がゲート絶縁膜を介して設けられ、前
記第一導電形の層の前記一面側にベース層を囲んで第二
導電形のガードリング層が形成され、半導体基板の前記
一面上にはベース層およびソース層に接触するソース電
極、ガードリング層に接触する周辺電極、半導体基板の
他面上にはドレイン電極がそれぞれ設けられ、周辺電極
とドレイン電極とが同電位であるものにおいて、ソース
層とガードリング層の間の半導体基板表面部に設けられ
た第二導電形の層およびその中の第一導電形の層よりな
る複数の定電圧ダイオードが形成され、各定電圧ダイオ
ードは半導体基板と絶縁膜を介する接続電極により直列
接続され、両端がそれぞれソース電極および周辺電極に
接続されたことを特徴とするＭＯＳ型半導体装置。 ３）直列接続された定電圧ダイオードのいずれかの接続
点がゲート電極に接続され、かつゲート電極とソース電
極との間およびゲート電極とドレイン電極との間のそれ
ぞれ少なくとも１つの定電圧ダイオードが逆極性である
ことを特徴とする請求項２記載のＭＯＳ型半導体装置。 ４）半導体基板の一面側の第一導電形の半導体層の表面
部に選択的に形成された複数の第二導電形のベース層の
それぞれの表面部に選択的に第一導電形のソース層を有
し、半導体基板の前記一面上にソース層と前記第一導電
形の半導体層との間のベース領域にチャネルを形成する
ためのゲート電極がゲート絶縁膜を介して設けられ、前
記第一導電形の層の前記一面側にベース層を囲んで第二
導電形のガードリング層が形成され、半導体基板の前記
一面上にはベース層およびソース層に接触するソース電
極、ガードリング層に接触する周辺電極、半導体基板の
他面上にはドレイン電極がそれぞれ設けられ、周辺電極
とドレイン電極とが同電位であるものにおいて、ソース
層とガードリング層の間の半導体基板表面部に設けられ
た第二導電形の層およびその中の第一導電形の層よりな
る複数の定電圧ダイオードが形成され、各定電圧ダイオ
ードは半導体基板と絶縁膜を介する接続電極により直列
接続され、両端がそれぞれゲート電極および周辺電極に
接続されたことを特徴とするＭＯＳ型半導体装置。 ５）直列接続された定電圧ダイオードの少なくとも１つ
が逆極性であることを特徴とする請求項４記載のＭＯＳ
型半導体装置。 ６）半導体基板の一面側の第一導電形の半導体層の表面
部に選択的に形成された複数の第二導電形のベース層の
それぞれの表面部に選択的に第一導電形のソース層を有
し、半導体基板の前記一面上にソース層と前記第一導電
形の半導体層との間のベース領域にチャネルを形成する
ためのゲート電極がゲート絶縁膜を介して設けられ、半
導体基板の前記一面上にはベース層およびソース層に接
触するソース電極、半導体基板の他面上にはドレイン電
極がそれぞれ設けられるものにおいて、半導体基板の前
記一面の表面部に設けられた第二導電形の層およびその
中の第一導電形の層からなる複数の定電圧ダイオードが
形成され、各定電圧ダイオードは半導体基板と絶縁膜を
介する接続電極により直列接続され、両端がそれぞれソ
ース電極および半導体基板の前記一面の表面部に設けら
れた第二導電形の層の中の第一導電形の層に接続された
ことを特徴とするＭＯＳ型半導体装置。 ７）直列接続された定電圧ダイオードのいずれかの接続
点がゲート電極に接続され、かつゲート電極とソース電
極との間およびゲート電極とドレイン電極との間のそれ
ぞれ少なくとも１つの定電圧ダイオードが逆極性である
ことを特徴とする請求項６記載のＭＯＳ型半導体装置。 ８）半導体基板の一面側の第一導電形の半導体層の表面
部に選択的に形成された複数の第二導電形のベース層の
それぞれの表面部に選択的に第一導電形のソース層を有
し、半導体基板の前記一面上にソース層と前記第一導電
形の半導体層との間のベース領域にチャネルを形成する
ためのゲート電極がゲート絶縁膜を介して設けられ、半
導体基板の前記一面上にはベース層およびソース層に接
触するソース電極、ドレイン電極と同電位の周辺電極、
半導体基板の他面上にはドレイン電極がそれぞれ設けら
れるものにおいて、ソース層と周辺電極の間の半導体基
板表面部に設けられた第二導電形の層が絶縁膜を介して
接続電極と対向してなる複数の容量が形成され、各容量
は接続電極により直列接続され、両端がそれぞれソース
電極および周辺電極に接続されたことを特徴とするＭＯ
Ｓ型半導体装置。 ９）半導体基板の一面側の第一導電形の半導体層の表面
部に選択的に形成された複数の第二導電形のベース層の
それぞれの表面部に選択的に第一導電形のソース層を有
し、半導体基板の前記一面上にソース層と前記第一導電
形の半導体層との間のベース領域にチャネルを形成する
ためのゲート電極がゲート絶縁膜を介して設けられ、半
導体基板の前記一面上にはベース層およびソース層に接
触するソース電極、ドレイン電極と同電位の周辺電極、
半導体基板の他面上にはドレイン電極がそれぞれ設けら
れるものにおいて、ソース層と周辺電極の間の半導体基
板表面部に設けられた第二導電形の層およびその中の第
一導電形の層よりなる複数の定電圧ダイオードが形成さ
れ、各定電圧ダイオードは半導体基板と絶縁膜を介する
接続電極により直列接続され、両端がそれぞれソース電
極および周辺電極に接続されたことを特徴とするＭＯＳ
型半導体装置。 １０）直列接続された定電圧ダイオードのいずれかの接
続点がゲート電極に接続され、かつゲート電極とソース
電極との間およびゲート電極とドレイン電極との間のそ
れぞれ少なくとも１つの定電圧ダイオードが逆極性であ
ることを特徴とする請求項９記載のＭＯＳ型半導体装置
。 １１）半導体基板の一面側の第一導電形の半導体層の表
面部に選択的に形成された複数の第二導電形のベース層
のそれぞれの表面部に選択的に第一導電形のソース層を
有し、半導体基板の前記一面上にソース層と前記第一導
電形の半導体層との間のベース領域にチャネルを形成す
るためのゲート電極がゲート絶縁膜を介して設けられ、
半導体基板の前記一面上にはベース層およびソース層に
接触するソース電極、ドレイン電極と同電位の周辺電極
、半導体基板の他面上にはドレイン電極がそれぞれ設け
られるものにおいて、ソース層と周辺電極の間の半導体
基板表面部に設けられた第二導電形の層およびその中の
第一導電形の層よりなる複数の定電圧ダイオードが形成
され、各定電圧ダイオードは半導体基板と絶縁膜を介す
る接続電極により直列接続され、両端がそれぞれゲート
電極および周辺電極に接続されたことを特徴とするＭＯ
Ｓ型半導体装置。 １２）直列接続された定電圧ダイオードの少なくとも一
つが逆極性であることを特徴とする請求項１１記載のＭ
ＯＳ型半導体装置。
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