JP2001044431A - 半導体装置 - Google Patents
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Abstract
(57)【要約】
【課題】低コストで耐圧低下を防止できる半導体装置を
提供すること。 【解決手段】ｐ型の高抵抗半導体基板であるｐ基板１上
に、ソース領域５およびドレイン領域６となるｎ+ 層
と、ソース領域５を内包しドレイン領域６側にチャネル
部を形成するｐベース領域２と、ドレイン領域６を内包
しソース領域５側へ拡張形成されたｎ型のｎオフセット
領域３と、ｎオフセット領域３の表面側に形成されたｐ
型のｐオフセット領域４（ソース電位に固定）と、ｐオ
フセット領域４上に形成されたフィールド酸化膜８と、
チャネル部上に形成されたゲート酸化膜７と、ゲート酸
化膜７上のゲート電極９と、ソース領域５上のソース電
極１１と、ドレイン領域６上のドレイン電極１２と、層
間膜１３および保護膜１４より構成され、フィールド酸
化膜８上には、ポリシリコンで形成された１本の渦巻き
状の薄膜層１０が配置され、一端がドレイン電極１２
に、もう一端がソース電極１１に接続され、この薄膜層
をｐｎダイオード１６で構成する。
提供すること。 【解決手段】ｐ型の高抵抗半導体基板であるｐ基板１上
に、ソース領域５およびドレイン領域６となるｎ+ 層
と、ソース領域５を内包しドレイン領域６側にチャネル
部を形成するｐベース領域２と、ドレイン領域６を内包
しソース領域５側へ拡張形成されたｎ型のｎオフセット
領域３と、ｎオフセット領域３の表面側に形成されたｐ
型のｐオフセット領域４（ソース電位に固定）と、ｐオ
フセット領域４上に形成されたフィールド酸化膜８と、
チャネル部上に形成されたゲート酸化膜７と、ゲート酸
化膜７上のゲート電極９と、ソース領域５上のソース電
極１１と、ドレイン領域６上のドレイン電極１２と、層
間膜１３および保護膜１４より構成され、フィールド酸
化膜８上には、ポリシリコンで形成された１本の渦巻き
状の薄膜層１０が配置され、一端がドレイン電極１２
に、もう一端がソース電極１１に接続され、この薄膜層
をｐｎダイオード１６で構成する。
Description
【０００１】
【発明の属する技術分野】この発明は、横方向に主電流
経路のある横型パワーＭＯＳＦＥＴなどのＭＩＳ型（絶
縁ゲート型）の半導体装置に関し、特に、この半導体装
置の耐圧安定化および低オン抵抗化に関する。
経路のある横型パワーＭＯＳＦＥＴなどのＭＩＳ型（絶
縁ゲート型）の半導体装置に関し、特に、この半導体装
置の耐圧安定化および低オン抵抗化に関する。
【０００２】
【従来の技術】半導体基板表面側からのプレーナ型拡散
技術を用いて製造し、横方向に主電流経路をもついわゆ
る横型パワーＭＯＳＦＥＴがある。この横型パワーＭＯ
ＳＦＥＴは、リサーフ技術等を用い、ソースとドレイン
に逆バイアス印加時には、空乏層を横方向に延ばし耐圧
を確保するのが特徴である。この横型パワーＭＯＳＦＥ
Ｔは、標準的なＩＣプロセスで構成できることから、制
御回路と横型パワーＭＯＳＦＥＴをモノリシック化した
パワーＩＣとしても製品化されている。
技術を用いて製造し、横方向に主電流経路をもついわゆ
る横型パワーＭＯＳＦＥＴがある。この横型パワーＭＯ
ＳＦＥＴは、リサーフ技術等を用い、ソースとドレイン
に逆バイアス印加時には、空乏層を横方向に延ばし耐圧
を確保するのが特徴である。この横型パワーＭＯＳＦＥ
Ｔは、標準的なＩＣプロセスで構成できることから、制
御回路と横型パワーＭＯＳＦＥＴをモノリシック化した
パワーＩＣとしても製品化されている。
【０００３】図１９に、ｎ型チャネル横型パワーＭＯＳ
ＦＥＴの従来例（従来例１）を示す。この従来例はUSP4
811075号に開示されている。図１９において、ｐ型の１
２５Ω・ｃｍ程度の高抵抗半導体基板であるｐ基板１０
１上に、互いに８０μｍ程度の間隔をおいて形成された
ソース領域１０５およびドレイン領域１０６となるｎ+
層と、ソース領域１０５を内包しドレイン領域１０６側
にチャネル部を形成するｐ型のベース領域１０２と、ド
レイン領域１０６を内包しソース領域１０５側へ拡張形
成されたｎオフセット領域１０３と、ｎオフセット領域
１０３の表面側に形成されたｐオフセット領域１０４
（ソース電位に固定）と、ｐオフセット領域１０４上に
形成されたフィールド酸化膜１０８と、チャネル部上に
形成されたゲート酸化膜１０７と、ゲート酸化膜１０７
上のゲート電極１０９と、ソース領域１０５上のソース
電極１１１と、ドレイン領域１０６上のドレイン電極１
１２と、層間膜１１３および保護膜１１４より構成され
ている。本素子のソースとドレイン間に逆バイアスが印
加されると、ｐ基板とｎオフセットとの間と、ｎオフセ
ットとｐオフセットとの間との２つのｐｎ接合にバラン
スよく空乏層が伸び、２つの空乏層がつながることで電
界を緩和し高耐圧化を達成している。図１９の場合は、
７５０Ｖ印加した状態を示し、１５０Ｖ間隔で等電位線
を示してある。
ＦＥＴの従来例（従来例１）を示す。この従来例はUSP4
811075号に開示されている。図１９において、ｐ型の１
２５Ω・ｃｍ程度の高抵抗半導体基板であるｐ基板１０
１上に、互いに８０μｍ程度の間隔をおいて形成された
ソース領域１０５およびドレイン領域１０６となるｎ+
層と、ソース領域１０５を内包しドレイン領域１０６側
にチャネル部を形成するｐ型のベース領域１０２と、ド
レイン領域１０６を内包しソース領域１０５側へ拡張形
成されたｎオフセット領域１０３と、ｎオフセット領域
１０３の表面側に形成されたｐオフセット領域１０４
（ソース電位に固定）と、ｐオフセット領域１０４上に
形成されたフィールド酸化膜１０８と、チャネル部上に
形成されたゲート酸化膜１０７と、ゲート酸化膜１０７
上のゲート電極１０９と、ソース領域１０５上のソース
電極１１１と、ドレイン領域１０６上のドレイン電極１
１２と、層間膜１１３および保護膜１１４より構成され
ている。本素子のソースとドレイン間に逆バイアスが印
加されると、ｐ基板とｎオフセットとの間と、ｎオフセ
ットとｐオフセットとの間との２つのｐｎ接合にバラン
スよく空乏層が伸び、２つの空乏層がつながることで電
界を緩和し高耐圧化を達成している。図１９の場合は、
７５０Ｖ印加した状態を示し、１５０Ｖ間隔で等電位線
を示してある。
【０００４】ところで実際の製品はプラスチックモール
ドでパッケージされているものが普通であるが、このプ
ラスチックモールド中にはイオン性のもの（イオン１１
５または電荷）が内在しており、これが原因で以下に示
すような不都合な現象が起こる。つまり、プラスチック
モールドでパッケージされた状態で横型パワーＭＯＳＦ
ＥＴのソースとドレイン間に（特に高温下で）高電圧が
印加されると、プラスチックモールド中の＋イオン１１
５ａや正電荷はソース電極１１１側に引き寄せられ、−
イオン１１５ｂや負電荷はドレイン電極１１２側に引き
寄せられる。この結果、図２０に示すように、＋イオン
１１５ａや正電荷が集まった部分では保護膜１１４と層
間膜１１３とフィールド酸化膜１０８をコンデンサとし
て基板側に−電荷１１５ｃが誘起され、ｐオフセット層
１０４を部分的にｎ転させる方向に作用する。また、−
イオン１１５ｂや負電荷が集まった部分では＋電荷１１
５ｄが誘起され、ｐオフセット層１０４を部分的にｐ転
させる方向に作用する。従って、当初のｐオフセット層
１０４は変形してｐオフセット層１０４ａのようにな
る。そうすると、空乏層の延びのバランスが崩れ、局部
的に電界が強くなり、ソースとドレイン間の耐圧の低下
を招く。
ドでパッケージされているものが普通であるが、このプ
ラスチックモールド中にはイオン性のもの（イオン１１
５または電荷）が内在しており、これが原因で以下に示
すような不都合な現象が起こる。つまり、プラスチック
モールドでパッケージされた状態で横型パワーＭＯＳＦ
ＥＴのソースとドレイン間に（特に高温下で）高電圧が
印加されると、プラスチックモールド中の＋イオン１１
５ａや正電荷はソース電極１１１側に引き寄せられ、−
イオン１１５ｂや負電荷はドレイン電極１１２側に引き
寄せられる。この結果、図２０に示すように、＋イオン
１１５ａや正電荷が集まった部分では保護膜１１４と層
間膜１１３とフィールド酸化膜１０８をコンデンサとし
て基板側に−電荷１１５ｃが誘起され、ｐオフセット層
１０４を部分的にｎ転させる方向に作用する。また、−
イオン１１５ｂや負電荷が集まった部分では＋電荷１１
５ｄが誘起され、ｐオフセット層１０４を部分的にｐ転
させる方向に作用する。従って、当初のｐオフセット層
１０４は変形してｐオフセット層１０４ａのようにな
る。そうすると、空乏層の延びのバランスが崩れ、局部
的に電界が強くなり、ソースとドレイン間の耐圧の低下
を招く。
【０００５】一方、図１９の従来例１において、オン状
態でのソースとドレイン間での主電流経路はｎオフセッ
ト領域１０３であるが、ｎオフセット領域１０３の表面
層には逆バイアス時の空乏化を促す目的でｐオフセット
層１０４が形成されているため、ドレイン電圧上昇につ
れて容易にピンチオフ（ＪＦＥＴ効果）し、オン抵抗増
大の原因となっている。
態でのソースとドレイン間での主電流経路はｎオフセッ
ト領域１０３であるが、ｎオフセット領域１０３の表面
層には逆バイアス時の空乏化を促す目的でｐオフセット
層１０４が形成されているため、ドレイン電圧上昇につ
れて容易にピンチオフ（ＪＦＥＴ効果）し、オン抵抗増
大の原因となっている。
【０００６】これに対して、従来例１の素子構造からｐ
オフセット層１０４を削除したものを従来例２として図
２１に示す。この場合はｐオフセット層がないためにピ
ンチオフしにくく、オン抵抗を小さく抑えられるが、ｐ
ｎ接合がｐ基板とｎオフセットの接合のみとなるため、
ソースとドレイン間に逆バイアス印加時にｎオフセット
の空乏化が進まず、従来例１より耐圧が低下してしまう
（約４５０Ｖ）。
オフセット層１０４を削除したものを従来例２として図
２１に示す。この場合はｐオフセット層がないためにピ
ンチオフしにくく、オン抵抗を小さく抑えられるが、ｐ
ｎ接合がｐ基板とｎオフセットの接合のみとなるため、
ソースとドレイン間に逆バイアス印加時にｎオフセット
の空乏化が進まず、従来例１より耐圧が低下してしまう
（約４５０Ｖ）。
【０００７】
【発明が解決しようとする課題】以上の説明から、課題
を２つに整理する。第１の課題は、プラスチックモール
ドされた従来例１の素子において、高温下でソースとド
レインの間に高電圧を印加したときに、プラスチックモ
ールド中のイオンや電荷がソース電極側およびドレイン
電極側に引き寄せられて偏析し、保護膜等をコンデンサ
として基板側に逆の極性の電荷を誘起し、ｐオフセット
層を部分的にｐ転させ空乏化のバランスを崩し、ソース
とドレイン間の耐圧低下をもたらすことである。
を２つに整理する。第１の課題は、プラスチックモール
ドされた従来例１の素子において、高温下でソースとド
レインの間に高電圧を印加したときに、プラスチックモ
ールド中のイオンや電荷がソース電極側およびドレイン
電極側に引き寄せられて偏析し、保護膜等をコンデンサ
として基板側に逆の極性の電荷を誘起し、ｐオフセット
層を部分的にｐ転させ空乏化のバランスを崩し、ソース
とドレイン間の耐圧低下をもたらすことである。
【０００８】第２の課題は、従来例１の素子構造ではオ
ン状態での主電流経路であるｎオフセットがｐ基板とｐ
オフセットに挟まれているために、ドレイン電圧の上昇
とともに容易にピンチオフするためオン抵抗が高いとい
う課題であり、一方、オン抵抗を下げるためにｐオフセ
ットを取り除いた構造においては、ｎオフセットが空乏
化しにくくなり耐圧の低下を招くという課題がある。こ
の発明の目的は、前記の課題を解決し、低コストで耐圧
低下を防止できる半導体装置を提供することにある。
ン状態での主電流経路であるｎオフセットがｐ基板とｐ
オフセットに挟まれているために、ドレイン電圧の上昇
とともに容易にピンチオフするためオン抵抗が高いとい
う課題であり、一方、オン抵抗を下げるためにｐオフセ
ットを取り除いた構造においては、ｎオフセットが空乏
化しにくくなり耐圧の低下を招くという課題がある。こ
の発明の目的は、前記の課題を解決し、低コストで耐圧
低下を防止できる半導体装置を提供することにある。
【０００９】
【課題を解決するための手段】前記の目的を達成するた
めに、第１導電型の半導体基板の表面層に選択的にそれ
ぞれ形成された第１導電型のベース領域および第２導電
型で低濃度のオフセット領域と、前記ベース領域の表面
層に選択的に形成された第２導電型の高濃度のソース領
域と、前記オフセット領域の表面層に選択的に形成され
た第２導電型の高濃度のドレイン領域と、前記ソース領
域と前記オフセット領域に挟まれた前記ベース領域上に
少なくとも形成されたゲート絶縁膜と、該ゲート絶縁膜
上に形成されたゲート電極と、前記ソース領域上に形成
されたソース電極と、前記ドレイン領域上に形成された
ドレイン電極と、前記オフセット領域上に選択的に形成
されたフィールド絶縁膜とからなるＭＩＳ（Ｍｅｔａｌ
Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）
型半導体装置や、第１導電型の半導体基板の表面層に選
択的に形成された第２導電型で低濃度のオフセット領域
と、該オフセット領域の表面層に互いに離して選択的に
形成された第１導電型のべース領域と第２導電型の高濃
度のドレイン領域と、前記ベース領域の表面層に選択的
に形成された第２導電型のソース領域と、該ソース領域
と前記オフセット領域に挟まれた前記ベース領域上に形
成されたゲート絶縁膜と、該ゲート絶縁膜上に形成され
たゲート電極と、前記ソース領域上に形成されたソース
電極と、前記ドレイン領域上に形成されたドレイン電極
と、前記オフセット領域上に選択的に形成されたフィー
ルド絶縁膜とからなるＭＩＳ型半導体装置や、第１導電
型の半導体基板の表面層に選択的にそれぞれ形成された
第１導電型のベース領域および第２導電型で低濃度のオ
フセット領域と、前記ベース領域の表面層に選択的に形
成された第２導電型の高濃度のソース領域と、前記オフ
セット領域の表面層に選択的に形成された第２導電型の
高濃度のドレイン領域と、該オフセット領域の表面層に
第２導電型を保つ濃度で第１導電型不純物を拡散して形
成されたカウンタドープ領域と、前記ソース領域と前記
オフセット領域に挟まれた前記ベース領域上に少なくと
も形成されたゲート絶縁膜と、該ゲート絶縁膜上に形成
されたゲート電極と、前記ソース領域上に形成されたソ
ース電極と、前記ドレイン領域上に形成されたドレイン
電極と、前記カウンタドープ領域上に選択的に形成され
たフィールド絶縁膜とからなるＭＩＳ型半導体装置や、
第１導電型の半導体基板の表面層に選択的に形成された
第２導電型で低濃度のオフセット領域と、該オフセット
領域の表面層に互いに離して選択的に形成された第１導
電型のべース領域と第２導電型の高濃度のドレイン領域
と、前記ベース領域の表面層に選択的に形成された第２
導電型のソース領域と、該ソース領域と前記ドレイン領
域に挟まれたオフセット領域の表面層に第２導電型を保
つ濃度で第１導電型不純物を選択的に形成されたカウン
タドープ領域と、前記ソース領域と前記オフセット領域
に挟まれた前記ベース領域上に形成されたゲート絶縁膜
と、該ゲート絶縁膜上に形成されたゲート電極と、前記
ソース領域上に形成されたソース電極と、前記ドレイン
領域上に形成されたドレイン電極と、前記カウンタドー
プ領域上に選択的に形成されたフィールド絶縁膜とから
なるＭＩＳ型半導体装置や、第１導電型の半導体基板の
表面層に選択的にそれぞれ形成された第１導電型のベー
ス領域および第２導電型で低濃度の第１オフセット領域
と、前記ベース領域の表面層に選択的に形成された第２
導電型の高濃度のソース領域と、前記第１オフセット領
域の表面層に選択的に形成された第２導電型の高濃度の
ドレイン領域と、前記第１オフセット領域の表面層に選
択的に形成された第１導電型の第２オフセット領域と、
前記ソース領域と前記第１オフセット領域に挟まれた前
記ベース領域上に少なくとも形成されたゲート絶縁膜
と、該ゲート絶縁膜上に形成されたゲート電極と、前記
ソース領域上に形成されたソース電極と、前記ドレイン
領域上に形成されたドレイン電極と、前記第２オフセッ
ト領域上に選択的に形成されたフィールド絶縁膜とから
なるＭＩＳ型半導体装置や、第１導電型の半導体基板の
表面層に選択的に形成された第２導電型で低濃度の第１
オフセット領域と、該第１オフセット領域の表面層に互
いに離して選択的に形成された第１導電型のべース領域
と第２導電型の高濃度のドレイン領域と、前記ベース領
域の表面層に選択的に形成された第２導電型のソース領
域と、該ソース領域と前記ドレイン領域に挟まれた第１
オフセット領域の表面層に選択的に形成された第１導電
型の第２オフセット領域と、前記ソース領域と前記第１
オフセット領域に挟まれた前記ベース領域上に形成され
たゲート絶縁膜と、該ゲート絶縁膜上に形成されたゲー
ト電極と、前記ソース領域上に形成されたソース電極
と、前記ドレイン領域上に形成されたドレイン電極と、
前記第２オフセット領域上に選択的に形成されたフィー
ルド絶縁膜とからなるＭＩＳ型半導体装置であって、一
方の端が前記ドレイン電極に接続され、他方の端が前記
ソース電極に接続された複数段のｐｎダイオードからな
る薄膜層が、前記フィールド絶縁膜上に形成され、且
つ、前記ドレイン電極を取り囲むように渦巻き状に形成
された構成とする。
めに、第１導電型の半導体基板の表面層に選択的にそれ
ぞれ形成された第１導電型のベース領域および第２導電
型で低濃度のオフセット領域と、前記ベース領域の表面
層に選択的に形成された第２導電型の高濃度のソース領
域と、前記オフセット領域の表面層に選択的に形成され
た第２導電型の高濃度のドレイン領域と、前記ソース領
域と前記オフセット領域に挟まれた前記ベース領域上に
少なくとも形成されたゲート絶縁膜と、該ゲート絶縁膜
上に形成されたゲート電極と、前記ソース領域上に形成
されたソース電極と、前記ドレイン領域上に形成された
ドレイン電極と、前記オフセット領域上に選択的に形成
されたフィールド絶縁膜とからなるＭＩＳ（Ｍｅｔａｌ
Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）
型半導体装置や、第１導電型の半導体基板の表面層に選
択的に形成された第２導電型で低濃度のオフセット領域
と、該オフセット領域の表面層に互いに離して選択的に
形成された第１導電型のべース領域と第２導電型の高濃
度のドレイン領域と、前記ベース領域の表面層に選択的
に形成された第２導電型のソース領域と、該ソース領域
と前記オフセット領域に挟まれた前記ベース領域上に形
成されたゲート絶縁膜と、該ゲート絶縁膜上に形成され
たゲート電極と、前記ソース領域上に形成されたソース
電極と、前記ドレイン領域上に形成されたドレイン電極
と、前記オフセット領域上に選択的に形成されたフィー
ルド絶縁膜とからなるＭＩＳ型半導体装置や、第１導電
型の半導体基板の表面層に選択的にそれぞれ形成された
第１導電型のベース領域および第２導電型で低濃度のオ
フセット領域と、前記ベース領域の表面層に選択的に形
成された第２導電型の高濃度のソース領域と、前記オフ
セット領域の表面層に選択的に形成された第２導電型の
高濃度のドレイン領域と、該オフセット領域の表面層に
第２導電型を保つ濃度で第１導電型不純物を拡散して形
成されたカウンタドープ領域と、前記ソース領域と前記
オフセット領域に挟まれた前記ベース領域上に少なくと
も形成されたゲート絶縁膜と、該ゲート絶縁膜上に形成
されたゲート電極と、前記ソース領域上に形成されたソ
ース電極と、前記ドレイン領域上に形成されたドレイン
電極と、前記カウンタドープ領域上に選択的に形成され
たフィールド絶縁膜とからなるＭＩＳ型半導体装置や、
第１導電型の半導体基板の表面層に選択的に形成された
第２導電型で低濃度のオフセット領域と、該オフセット
領域の表面層に互いに離して選択的に形成された第１導
電型のべース領域と第２導電型の高濃度のドレイン領域
と、前記ベース領域の表面層に選択的に形成された第２
導電型のソース領域と、該ソース領域と前記ドレイン領
域に挟まれたオフセット領域の表面層に第２導電型を保
つ濃度で第１導電型不純物を選択的に形成されたカウン
タドープ領域と、前記ソース領域と前記オフセット領域
に挟まれた前記ベース領域上に形成されたゲート絶縁膜
と、該ゲート絶縁膜上に形成されたゲート電極と、前記
ソース領域上に形成されたソース電極と、前記ドレイン
領域上に形成されたドレイン電極と、前記カウンタドー
プ領域上に選択的に形成されたフィールド絶縁膜とから
なるＭＩＳ型半導体装置や、第１導電型の半導体基板の
表面層に選択的にそれぞれ形成された第１導電型のベー
ス領域および第２導電型で低濃度の第１オフセット領域
と、前記ベース領域の表面層に選択的に形成された第２
導電型の高濃度のソース領域と、前記第１オフセット領
域の表面層に選択的に形成された第２導電型の高濃度の
ドレイン領域と、前記第１オフセット領域の表面層に選
択的に形成された第１導電型の第２オフセット領域と、
前記ソース領域と前記第１オフセット領域に挟まれた前
記ベース領域上に少なくとも形成されたゲート絶縁膜
と、該ゲート絶縁膜上に形成されたゲート電極と、前記
ソース領域上に形成されたソース電極と、前記ドレイン
領域上に形成されたドレイン電極と、前記第２オフセッ
ト領域上に選択的に形成されたフィールド絶縁膜とから
なるＭＩＳ型半導体装置や、第１導電型の半導体基板の
表面層に選択的に形成された第２導電型で低濃度の第１
オフセット領域と、該第１オフセット領域の表面層に互
いに離して選択的に形成された第１導電型のべース領域
と第２導電型の高濃度のドレイン領域と、前記ベース領
域の表面層に選択的に形成された第２導電型のソース領
域と、該ソース領域と前記ドレイン領域に挟まれた第１
オフセット領域の表面層に選択的に形成された第１導電
型の第２オフセット領域と、前記ソース領域と前記第１
オフセット領域に挟まれた前記ベース領域上に形成され
たゲート絶縁膜と、該ゲート絶縁膜上に形成されたゲー
ト電極と、前記ソース領域上に形成されたソース電極
と、前記ドレイン領域上に形成されたドレイン電極と、
前記第２オフセット領域上に選択的に形成されたフィー
ルド絶縁膜とからなるＭＩＳ型半導体装置であって、一
方の端が前記ドレイン電極に接続され、他方の端が前記
ソース電極に接続された複数段のｐｎダイオードからな
る薄膜層が、前記フィールド絶縁膜上に形成され、且
つ、前記ドレイン電極を取り囲むように渦巻き状に形成
された構成とする。
【００１０】前記渦巻き状で複数段のｐｎダイオードか
らなる薄膜層の代わりに、抵抗体からなる薄膜層を用い
た構成としてもよい。前記ドレイン電極と前記ソース電
極の間に前記薄膜層が少なくとも１周以上にわたって形
成された構成とするとよい。前記薄膜層がポリシリコン
で形成されると効果的である。
らなる薄膜層の代わりに、抵抗体からなる薄膜層を用い
た構成としてもよい。前記ドレイン電極と前記ソース電
極の間に前記薄膜層が少なくとも１周以上にわたって形
成された構成とするとよい。前記薄膜層がポリシリコン
で形成されると効果的である。
【００１１】１段の前記ｐｎダイオードの逆阻止電圧値
と、前記ｐｎダイオードの段数の積が、前記ＭＩＳ型半
導体装置のソース・ドレインの間のブレイクダウン電圧
より大きな値で形成されることが好ましい。前記薄膜層
が複数本から構成されてもよい。１本の前記薄膜層に、
前記薄膜層の複数段のｐｎダイオードの中間段に、前記
ドレイン電極と前記ソース電極に沿って形成された薄膜
抵抗体層が接続された構成としてもよい。
と、前記ｐｎダイオードの段数の積が、前記ＭＩＳ型半
導体装置のソース・ドレインの間のブレイクダウン電圧
より大きな値で形成されることが好ましい。前記薄膜層
が複数本から構成されてもよい。１本の前記薄膜層に、
前記薄膜層の複数段のｐｎダイオードの中間段に、前記
ドレイン電極と前記ソース電極に沿って形成された薄膜
抵抗体層が接続された構成としてもよい。
【００１２】前記薄膜抵抗体層がｐｎダイオードのｐ型
層もしくはｎ型層のどちらかであるとよい。このよう
に、ソース電極とドレイン電極の間のフィールド酸化膜
上に渦巻き状のポリシリコン薄膜層を形成し、このポリ
シリコン薄膜層を複数のｐｎダイオードで構成しても、
数ＭΩ以上の高抵抗薄膜層で構成しても、あるいはｐｎ
ダイオードと高抵抗薄膜層と混合された薄膜層で構成し
てもよく、また、渦巻き状の薄膜が、１本を渦巻き状に
形成しても、複数本から構成してもよい。
層もしくはｎ型層のどちらかであるとよい。このよう
に、ソース電極とドレイン電極の間のフィールド酸化膜
上に渦巻き状のポリシリコン薄膜層を形成し、このポリ
シリコン薄膜層を複数のｐｎダイオードで構成しても、
数ＭΩ以上の高抵抗薄膜層で構成しても、あるいはｐｎ
ダイオードと高抵抗薄膜層と混合された薄膜層で構成し
てもよく、また、渦巻き状の薄膜が、１本を渦巻き状に
形成しても、複数本から構成してもよい。
【００１３】こうすることで、ソースとドレインに逆バ
イアスを印加した際に、この薄膜層を通してダイオード
の逆バイアス飽和電流あるいは抵抗電流が流れること
で、薄膜層自体がほぼ均等な電位勾配を持つ。実際の素
子においては、ある幅と間隔をもった薄膜層が周期的に
フィールド酸化膜上に配置されることとなり、１周毎に
電位が変動するフィールドプレートとして作用する。こ
のフィールドプレート効果により、渦巻き状の薄膜層の
下の基板電位は強制的に薄膜層の電位に近づくため、素
子内部の空乏層内の電位勾配は概ね均等となる。さら
に、この薄膜層自体が、プラスチックモールド中のイオ
ンや電荷等の外乱に対するシールド効果をもつため、高
温下での高電圧印加時でも耐圧の変動は極めて起こりに
くくなる。
イアスを印加した際に、この薄膜層を通してダイオード
の逆バイアス飽和電流あるいは抵抗電流が流れること
で、薄膜層自体がほぼ均等な電位勾配を持つ。実際の素
子においては、ある幅と間隔をもった薄膜層が周期的に
フィールド酸化膜上に配置されることとなり、１周毎に
電位が変動するフィールドプレートとして作用する。こ
のフィールドプレート効果により、渦巻き状の薄膜層の
下の基板電位は強制的に薄膜層の電位に近づくため、素
子内部の空乏層内の電位勾配は概ね均等となる。さら
に、この薄膜層自体が、プラスチックモールド中のイオ
ンや電荷等の外乱に対するシールド効果をもつため、高
温下での高電圧印加時でも耐圧の変動は極めて起こりに
くくなる。
【００１４】一方、渦巻き状のポリシリコン薄膜層を形
成することによりフィールドプレート効果が得られるた
め、オン抵抗増大の原因であるｐオフセットの濃度は、
ポリシリコン薄膜層なしでの最適濃度条件（耐圧を確保
できる条件）よりも低濃度化できる。図２２と図２３に
耐圧とオン抵抗のｐオフセット濃度依存性を示す。ここ
で、Ｂｖｄｓｓは耐圧で、Ｒｏｎはオン抵抗であり、図
２２はｎオフセット濃度が３×１０16ｃｍ-3の場合で、
図２３はｎオフセット濃度が７×１０15ｃｍ-3の場合で
ある。また、Ｂｖｄｓｓ（ｗ／ｏＦＰ）は渦巻き状の薄
膜層がない場合（従来素子の場合）でＢｖｄｓｓ（ｗＦ
Ｐ）は渦巻き状の薄膜がある場合（本発明素子の場合）
である。
成することによりフィールドプレート効果が得られるた
め、オン抵抗増大の原因であるｐオフセットの濃度は、
ポリシリコン薄膜層なしでの最適濃度条件（耐圧を確保
できる条件）よりも低濃度化できる。図２２と図２３に
耐圧とオン抵抗のｐオフセット濃度依存性を示す。ここ
で、Ｂｖｄｓｓは耐圧で、Ｒｏｎはオン抵抗であり、図
２２はｎオフセット濃度が３×１０16ｃｍ-3の場合で、
図２３はｎオフセット濃度が７×１０15ｃｍ-3の場合で
ある。また、Ｂｖｄｓｓ（ｗ／ｏＦＰ）は渦巻き状の薄
膜層がない場合（従来素子の場合）でＢｖｄｓｓ（ｗＦ
Ｐ）は渦巻き状の薄膜がある場合（本発明素子の場合）
である。
【００１５】図２３から、ｐオフセット濃度を下げてい
き、ｎオフセット領域の表面濃度を多少落とす程度（つ
まりｐ転させない程度に拡散形成）でも、なお所望の耐
圧を確保できる条件がある。さらにｎオフセットがより
低濃度で浅い拡散層の場合には（図２３）、ｐオフセッ
トなしでも所望の耐圧を確保できる場合もある。つま
り、渦巻き状のポリシリコン薄膜層を形成することによ
り、オン抵抗増大の要因であったｐオフセット層の濃度
をさげることが可能となり、実質ｎオフセット抵抗を低
減し、素子の低オン抵抗化を実現する。
き、ｎオフセット領域の表面濃度を多少落とす程度（つ
まりｐ転させない程度に拡散形成）でも、なお所望の耐
圧を確保できる条件がある。さらにｎオフセットがより
低濃度で浅い拡散層の場合には（図２３）、ｐオフセッ
トなしでも所望の耐圧を確保できる場合もある。つま
り、渦巻き状のポリシリコン薄膜層を形成することによ
り、オン抵抗増大の要因であったｐオフセット層の濃度
をさげることが可能となり、実質ｎオフセット抵抗を低
減し、素子の低オン抵抗化を実現する。
【００１６】前記のように、ソース電極とドレイン電極
の間のフィールド酸化膜上に渦巻き状の薄膜層を形成す
ることで、ソースドレイン間逆バイアス印加時には、ｐ
ｎダイオードの飽和電流や抵抗体を流れる電流により、
薄膜層内にほぼ均等な電位勾配が得られ、基板側の電位
が渦巻き状の薄膜層の電位とほぼ等しくなり、安定した
耐圧を得ることができる。
の間のフィールド酸化膜上に渦巻き状の薄膜層を形成す
ることで、ソースドレイン間逆バイアス印加時には、ｐ
ｎダイオードの飽和電流や抵抗体を流れる電流により、
薄膜層内にほぼ均等な電位勾配が得られ、基板側の電位
が渦巻き状の薄膜層の電位とほぼ等しくなり、安定した
耐圧を得ることができる。
【００１７】さらに、渦巻き状の薄膜層がプラスチック
モールド中のイオンや電荷等の外乱に対するシールド効
果をもつため、高温下での高電圧印加時でも耐圧の変動
は極めて起こりにくくなり、高信頼性のデバイスを提供
可能とする。一方、渦巻き状の薄膜層を形成することに
よりフィールドプレート効果が得られるため、オン抵抗
増大の原因であるｐオフセットの濃度は、ポリシリコン
薄膜層なしでの最適濃度条件（耐圧を確保できる条件）
よりも低濃度化できる。
モールド中のイオンや電荷等の外乱に対するシールド効
果をもつため、高温下での高電圧印加時でも耐圧の変動
は極めて起こりにくくなり、高信頼性のデバイスを提供
可能とする。一方、渦巻き状の薄膜層を形成することに
よりフィールドプレート効果が得られるため、オン抵抗
増大の原因であるｐオフセットの濃度は、ポリシリコン
薄膜層なしでの最適濃度条件（耐圧を確保できる条件）
よりも低濃度化できる。
【００１８】つまり、オン時の主電流経路となるｎオフ
セット抵抗を実質低減できるため、素子の低オン抵抗化
を実現できる。具体的には図２２、図２３から４０％程
度低減可能となる。これにより、同一オン抵抗の場合に
は、パワーＭＯＳ面積を４０％程度縮小できるため、大
幅なコストダウンを達成可能とする。また、第１導電型
の半導体基板の表面層に選択的にそれぞれ形成された第
１導電型のベース領域および第２導電型で低濃度のオフ
セット領域と、前記ベース領域の表面層に選択的に形成
された第２導電型の高濃度のソース領域と、前記オフセ
ット領域の表面層に選択的に形成された第２導電型の高
濃度のドレイン領域と、前記ソース領域と前記オフセッ
ト領域に挟まれた前記ベース領域上に少なくとも形成さ
れたゲート絶縁膜と、該ゲート絶縁膜上に形成されたゲ
ート電極と、前記ソース領域上に形成されたソース電極
と、前記ドレイン領域上に形成されたドレイン電極と、
前記オフセット領域上に選択的に形成されたフィールド
絶縁膜とからなるＭＩＳ型半導体装置であって、前記ソ
ース電極と前記ドレイン電極がどちらかを囲むように形
成され、前記ソース電極と一端が接続する第１の薄膜層
の複数段のｐｎダイオードと、該第１の薄膜層の複数段
のｐｎダイオードの他端と一端が接続する第１の薄膜抵
抗層と、該第１の薄膜抵抗層の他端と、一端が接続し、
他端が前記ドレイン電極と接続する第２の薄膜層の複数
段のｐｎダイオードとを有する構成とする。
セット抵抗を実質低減できるため、素子の低オン抵抗化
を実現できる。具体的には図２２、図２３から４０％程
度低減可能となる。これにより、同一オン抵抗の場合に
は、パワーＭＯＳ面積を４０％程度縮小できるため、大
幅なコストダウンを達成可能とする。また、第１導電型
の半導体基板の表面層に選択的にそれぞれ形成された第
１導電型のベース領域および第２導電型で低濃度のオフ
セット領域と、前記ベース領域の表面層に選択的に形成
された第２導電型の高濃度のソース領域と、前記オフセ
ット領域の表面層に選択的に形成された第２導電型の高
濃度のドレイン領域と、前記ソース領域と前記オフセッ
ト領域に挟まれた前記ベース領域上に少なくとも形成さ
れたゲート絶縁膜と、該ゲート絶縁膜上に形成されたゲ
ート電極と、前記ソース領域上に形成されたソース電極
と、前記ドレイン領域上に形成されたドレイン電極と、
前記オフセット領域上に選択的に形成されたフィールド
絶縁膜とからなるＭＩＳ型半導体装置であって、前記ソ
ース電極と前記ドレイン電極がどちらかを囲むように形
成され、前記ソース電極と一端が接続する第１の薄膜層
の複数段のｐｎダイオードと、該第１の薄膜層の複数段
のｐｎダイオードの他端と一端が接続する第１の薄膜抵
抗層と、該第１の薄膜抵抗層の他端と、一端が接続し、
他端が前記ドレイン電極と接続する第２の薄膜層の複数
段のｐｎダイオードとを有する構成とする。
【００１９】前記第１および第２の薄膜層の複数段のｐ
ｎダイオード上に第１の層間絶縁膜を形成し、該第１の
層間絶縁膜上に前記第１の薄膜抵抗層を形成し、前記第
１および第２の薄膜層の複数段のｐｎダイオードの中間
段上の前記第１の層間絶縁膜に接続孔をそれぞれ形成
し、該接続孔を介して、前記第１および第２の薄膜層の
複数段のｐｎダイオードの中間段と前記第１の薄膜抵抗
層を電気的に接続し、前記第１の薄膜抵抗層が、前記ソ
ース電極もしくは前記ドレイン電極に沿って形成される
とよい。
ｎダイオード上に第１の層間絶縁膜を形成し、該第１の
層間絶縁膜上に前記第１の薄膜抵抗層を形成し、前記第
１および第２の薄膜層の複数段のｐｎダイオードの中間
段上の前記第１の層間絶縁膜に接続孔をそれぞれ形成
し、該接続孔を介して、前記第１および第２の薄膜層の
複数段のｐｎダイオードの中間段と前記第１の薄膜抵抗
層を電気的に接続し、前記第１の薄膜抵抗層が、前記ソ
ース電極もしくは前記ドレイン電極に沿って形成される
とよい。
【００２０】前記ソース電極および前記ドレイン電極
が、前記ソース領域および前記ドレイン領域を延出し、
前記第１の薄膜抵抗層と投影的に重なり合い、前記第１
の薄膜層の複数段のｐｎダイオードの一端が、前記ソー
ス領域近傍の前記ソース電極と接続し、前記第１の薄膜
層の複数段のｐｎダイオードの他端が、前記ドレイン領
域近傍の前記ドレイン電極と接続するとよい。
が、前記ソース領域および前記ドレイン領域を延出し、
前記第１の薄膜抵抗層と投影的に重なり合い、前記第１
の薄膜層の複数段のｐｎダイオードの一端が、前記ソー
ス領域近傍の前記ソース電極と接続し、前記第１の薄膜
層の複数段のｐｎダイオードの他端が、前記ドレイン領
域近傍の前記ドレイン電極と接続するとよい。
【００２１】前記第１の薄膜抵抗層が低抵抗のポリシリ
コンで形成されるとよい。前記第１の薄膜抵抗層がアル
ミ抵抗膜で形成されると効果的てある。前記第１および
第２の薄膜層の複数段のｐｎダイオード上と、前記薄膜
抵抗層上に第２の層間絶縁膜を形成し、該第２の層間絶
縁膜上に前記ソース電極と前記ドレイン電極がどちらか
を囲むように形成され、前記ソース電極と前記ドレイン
電極に挟まれた箇所の前記第２の層間絶縁膜内に第２の
薄膜抵抗層を形成するとよい。
コンで形成されるとよい。前記第１の薄膜抵抗層がアル
ミ抵抗膜で形成されると効果的てある。前記第１および
第２の薄膜層の複数段のｐｎダイオード上と、前記薄膜
抵抗層上に第２の層間絶縁膜を形成し、該第２の層間絶
縁膜上に前記ソース電極と前記ドレイン電極がどちらか
を囲むように形成され、前記ソース電極と前記ドレイン
電極に挟まれた箇所の前記第２の層間絶縁膜内に第２の
薄膜抵抗層を形成するとよい。
【００２２】前記ソース電極および前記ドレイン電極
が、前記ソース領域および前記ドレイン領域を延出し、
前記第２の薄膜抵抗層と投影的に重なり合い、前記第１
の薄膜層の複数段のｐｎダイオードの一端が、前記ソー
ス領域近傍の前記ソース電極と接続し、前記第１の薄膜
層の複数段のｐｎダイオードの他端が、前記ドレイン領
域近傍の前記ドレイン電極と接続するとよい。
が、前記ソース領域および前記ドレイン領域を延出し、
前記第２の薄膜抵抗層と投影的に重なり合い、前記第１
の薄膜層の複数段のｐｎダイオードの一端が、前記ソー
ス領域近傍の前記ソース電極と接続し、前記第１の薄膜
層の複数段のｐｎダイオードの他端が、前記ドレイン領
域近傍の前記ドレイン電極と接続するとよい。
【００２３】前記第２の薄膜抵抗層が、前記第１、第２
の薄膜層の複数段のｐｎダイオードもしくは前記第１の
薄膜抵抗層に、接続孔を介して接続するとよい。前記ソ
ース電極および前記ドレイン電極の側面が直線部分と半
円部分からなり、該直線部分同士が対向し、前記半円部
分が対向する平面パターンで、前記半円部分のソース電
極とドレイン電極に挟まれた箇所に前記第１の薄膜抵抗
層が配置され、該第１の薄膜抵抗層の幅が、前記半円部
分の両端部の箇所より、前記半円部分の中央部の箇所が
広くすると効果的である。
の薄膜層の複数段のｐｎダイオードもしくは前記第１の
薄膜抵抗層に、接続孔を介して接続するとよい。前記ソ
ース電極および前記ドレイン電極の側面が直線部分と半
円部分からなり、該直線部分同士が対向し、前記半円部
分が対向する平面パターンで、前記半円部分のソース電
極とドレイン電極に挟まれた箇所に前記第１の薄膜抵抗
層が配置され、該第１の薄膜抵抗層の幅が、前記半円部
分の両端部の箇所より、前記半円部分の中央部の箇所が
広くすると効果的である。
【００２４】第１導電型の半導体基板の表面層に選択的
にそれぞれ形成された第１導電型のベース領域および第
２導電型で低濃度のオフセット領域と、前記ベース領域
の表面層に選択的に形成された第２導電型の高濃度のソ
ース領域と、前記オフセット領域の表面層に選択的に形
成された第２導電型の高濃度のドレイン領域と、前記ソ
ース領域と前記オフセット領域に挟まれた前記ベース領
域上に少なくとも形成されたゲート絶縁膜と、該ゲート
絶縁膜上に形成されたゲート電極と、前記ソース領域上
に形成されたソース電極と、前記ドレイン領域上に形成
されたドレイン電極と、前記オフセット領域上に選択的
に形成されたフィールド絶縁膜とからなるＭＩＳ型半導
体装置であって、前記ソース電極と前記ドレイン電極が
どちらかを囲むように形成され、前記ソース電極と前記
ドレイン電極に挟まれた箇所で、前記ソース電極と前記
ドレイン電極に沿うように一周して形成される第３の薄
膜抵抗層と、前記ソース電極と一端が接続する第１の薄
膜層の複数段のｐｎダイオードと、該第１の薄膜層の複
数段のｐｎダイオードの他端と第１箇所で接続する第３
の薄膜抵抗層と、該第３の薄膜抵抗層の他箇所と、一端
が接続し、他端が前記ドレイン電極と接続する第２の薄
膜層の複数段のｐｎダイオードとを有する構成とする。
にそれぞれ形成された第１導電型のベース領域および第
２導電型で低濃度のオフセット領域と、前記ベース領域
の表面層に選択的に形成された第２導電型の高濃度のソ
ース領域と、前記オフセット領域の表面層に選択的に形
成された第２導電型の高濃度のドレイン領域と、前記ソ
ース領域と前記オフセット領域に挟まれた前記ベース領
域上に少なくとも形成されたゲート絶縁膜と、該ゲート
絶縁膜上に形成されたゲート電極と、前記ソース領域上
に形成されたソース電極と、前記ドレイン領域上に形成
されたドレイン電極と、前記オフセット領域上に選択的
に形成されたフィールド絶縁膜とからなるＭＩＳ型半導
体装置であって、前記ソース電極と前記ドレイン電極が
どちらかを囲むように形成され、前記ソース電極と前記
ドレイン電極に挟まれた箇所で、前記ソース電極と前記
ドレイン電極に沿うように一周して形成される第３の薄
膜抵抗層と、前記ソース電極と一端が接続する第１の薄
膜層の複数段のｐｎダイオードと、該第１の薄膜層の複
数段のｐｎダイオードの他端と第１箇所で接続する第３
の薄膜抵抗層と、該第３の薄膜抵抗層の他箇所と、一端
が接続し、他端が前記ドレイン電極と接続する第２の薄
膜層の複数段のｐｎダイオードとを有する構成とする。
【００２５】前記ソース電極および前記ドレイン電極の
側面が直線部分と半円部分からなり、該直線部分同士が
対向し、前記半円部分が対向する平面パターンで、前記
半円部分のソース電極とドレイン電極に挟まれた箇所の
第３の薄膜抵抗層の幅が、前記半円部分の両端部の箇所
より、前記半円部分の中央部の箇所が広くするとよい。
側面が直線部分と半円部分からなり、該直線部分同士が
対向し、前記半円部分が対向する平面パターンで、前記
半円部分のソース電極とドレイン電極に挟まれた箇所の
第３の薄膜抵抗層の幅が、前記半円部分の両端部の箇所
より、前記半円部分の中央部の箇所が広くするとよい。
【００２６】前記第３の薄膜抵抗層が低抵抗のポリシリ
コンで形成されるとよい。前記第３の薄膜抵抗層がアル
ミ抵抗膜で形成されると効果的てある。前記の第１の薄
膜抵抗層を前記の薄膜層の複数段のｐｎダイオードの中
間段から接続孔を介して上層に形成することで、寄生容
量を低減できる。また、モールド中のイオンの影響を抑
制するために、前記のように第１または第３の薄膜抵抗
層を端部より中央部の方を広くする。また、ソース電
極，ドレイン電極を第１、第２および第３の薄膜抵抗層
に張り出すことでイオンの影響を大幅に低減できる。
コンで形成されるとよい。前記第３の薄膜抵抗層がアル
ミ抵抗膜で形成されると効果的てある。前記の第１の薄
膜抵抗層を前記の薄膜層の複数段のｐｎダイオードの中
間段から接続孔を介して上層に形成することで、寄生容
量を低減できる。また、モールド中のイオンの影響を抑
制するために、前記のように第１または第３の薄膜抵抗
層を端部より中央部の方を広くする。また、ソース電
極，ドレイン電極を第１、第２および第３の薄膜抵抗層
に張り出すことでイオンの影響を大幅に低減できる。
【００２７】
【発明の実施の形態】図１は、本発明の第１実施例の半
導体装置の要部平面図、図２は図１のＡ−Ａ’線で切断
した要部断面図である。この実施例では、ｐ型の１２５
Ω・ｃｍ程度の高抵抗半導体基板であるｐ基板１上に、
互いに８０μｍ程度の間隔をおいて形成されたソース領
域５およびドレイン領域６となるｎ+ 層と、ソース領域
５を内包しドレイン領域６側にチャネル部を形成するｐ
ベース領域２と、ドレイン領域６を内包しソース領域５
側へ拡張形成されたｎ型のｎオフセット領域３と、ｎオ
フセット領域３の表面側に形成されたｐ型のｐオフセッ
ト領域４（ソース電位に固定）と、ｐオフセット領域４
上に形成されたフィールド酸化膜８と、チャネル部上に
形成されたゲート酸化膜７と、ゲート酸化膜７上のゲー
ト電極９と、ソース領域５上のソース電極１１と、ドレ
イン領域６上のドレイン電極１２と、層間膜１３および
保護膜１４より構成されている。尚、図２に示されるイ
オン１５（または電荷）はプラスチックモールド内に存
在するものを示す。
導体装置の要部平面図、図２は図１のＡ−Ａ’線で切断
した要部断面図である。この実施例では、ｐ型の１２５
Ω・ｃｍ程度の高抵抗半導体基板であるｐ基板１上に、
互いに８０μｍ程度の間隔をおいて形成されたソース領
域５およびドレイン領域６となるｎ+ 層と、ソース領域
５を内包しドレイン領域６側にチャネル部を形成するｐ
ベース領域２と、ドレイン領域６を内包しソース領域５
側へ拡張形成されたｎ型のｎオフセット領域３と、ｎオ
フセット領域３の表面側に形成されたｐ型のｐオフセッ
ト領域４（ソース電位に固定）と、ｐオフセット領域４
上に形成されたフィールド酸化膜８と、チャネル部上に
形成されたゲート酸化膜７と、ゲート酸化膜７上のゲー
ト電極９と、ソース領域５上のソース電極１１と、ドレ
イン領域６上のドレイン電極１２と、層間膜１３および
保護膜１４より構成されている。尚、図２に示されるイ
オン１５（または電荷）はプラスチックモールド内に存
在するものを示す。
【００２８】フィールド酸化膜８上には、ポリシリコン
で形成された１本の渦巻き状の薄膜層１０が配置され、
一端がドレイン電極１２に、もう一端がソース電極１１
に接続されている。この薄膜層は、図１の拡大部分に示
すようにｐｎダイオード１６から構成されており、薄膜
層全体ではｐｎダイオード１６が２００段程度の直列構
造となっている。ｐｎダイオード１段あたりのブレイク
ダウン電圧は５Ｖ程度であり、薄膜層１０全体では５Ｖ
×２００＝１０００Ｖ程度の耐圧を有する。
で形成された１本の渦巻き状の薄膜層１０が配置され、
一端がドレイン電極１２に、もう一端がソース電極１１
に接続されている。この薄膜層は、図１の拡大部分に示
すようにｐｎダイオード１６から構成されており、薄膜
層全体ではｐｎダイオード１６が２００段程度の直列構
造となっている。ｐｎダイオード１段あたりのブレイク
ダウン電圧は５Ｖ程度であり、薄膜層１０全体では５Ｖ
×２００＝１０００Ｖ程度の耐圧を有する。
【００２９】この渦巻き状の薄膜層１０は図２に示され
るように、ある断面で見た場合には６つの薄膜層が周期
的にフィールド酸化膜８上に配置されることとなる。ソ
ースとドレインの間に逆バイアス印加時（この例の場合
７５０Ｖ）には、ソース側が０Ｖ、ドレイン側が７５０
Ｖとなり、中間に配置された薄膜層はｐｎダイオードの
飽和電流による電圧降下によって、１周あたり約１５０
Ｖの差を持つことになる。
るように、ある断面で見た場合には６つの薄膜層が周期
的にフィールド酸化膜８上に配置されることとなる。ソ
ースとドレインの間に逆バイアス印加時（この例の場合
７５０Ｖ）には、ソース側が０Ｖ、ドレイン側が７５０
Ｖとなり、中間に配置された薄膜層はｐｎダイオードの
飽和電流による電圧降下によって、１周あたり約１５０
Ｖの差を持つことになる。
【００３０】ソースとドレインの間に７５０Ｖ印加した
ときの様子を図１３に示す。図中の曲線は等電位線を示
し、０Ｖと７５０Ｖの線は空乏層端も兼ねている（太線
表示）。前記第１実施例においては、渦巻き状の薄膜層
１０により、基板側の電位が渦巻き状の薄膜層１０の電
位とほぼ等しくなり、安定した耐圧を得ることができ
る。さらに、渦巻き状の薄膜層１０がプラスチックモー
ルド中のイオン１５（または電荷）等の外乱に対するシ
ールド効果をもつため、高温下での高電圧印加時でも耐
圧の変動は極めて起こりにくくなり、高信頼性のデバイ
スを提供可能とする。
ときの様子を図１３に示す。図中の曲線は等電位線を示
し、０Ｖと７５０Ｖの線は空乏層端も兼ねている（太線
表示）。前記第１実施例においては、渦巻き状の薄膜層
１０により、基板側の電位が渦巻き状の薄膜層１０の電
位とほぼ等しくなり、安定した耐圧を得ることができ
る。さらに、渦巻き状の薄膜層１０がプラスチックモー
ルド中のイオン１５（または電荷）等の外乱に対するシ
ールド効果をもつため、高温下での高電圧印加時でも耐
圧の変動は極めて起こりにくくなり、高信頼性のデバイ
スを提供可能とする。
【００３１】図３は、本発明の第２実施例の半導体装置
の要部平面図、図４は図３のＡ−Ａ’線で切断した要部
断面図である。この実施例では、ｐ型の１２５Ω・ｃｍ
程度の高抵抗半導体基板であるｐ基板１上に、互いに８
０μｍ程度の間隔をおいて形成されたソース領域２５お
よびドレイン領域６となるｎ+ 層と、ソース領域２５を
内包しドレイン領域６側にチャネル部を形成するｐ型の
ベース領域２２と、ドレイン領域６を内包しソース領域
２５側へベース領域２２を内包するまで拡張形成された
ｎ型のｎオフセット領域３と、ｎオフセット領域３の表
面側に形成されたｐオフセット領域２４（ソース電位に
固定）と、ｐオフセット領域２４上に形成されたフィー
ルド酸化膜８と、チャネル部上に形成されたゲート酸化
膜２７と、ゲート酸化膜２７上のゲート電極２９と、ソ
ース領域２５上のソース電極３１と、ドレイン領域６上
のドレイン電極１３と、層間膜１３および保護膜１４よ
り構成されている。尚、図４に示されるイオン１５（ま
たは電荷）はプラスチックモールド内に存在するものを
示す。
の要部平面図、図４は図３のＡ−Ａ’線で切断した要部
断面図である。この実施例では、ｐ型の１２５Ω・ｃｍ
程度の高抵抗半導体基板であるｐ基板１上に、互いに８
０μｍ程度の間隔をおいて形成されたソース領域２５お
よびドレイン領域６となるｎ+ 層と、ソース領域２５を
内包しドレイン領域６側にチャネル部を形成するｐ型の
ベース領域２２と、ドレイン領域６を内包しソース領域
２５側へベース領域２２を内包するまで拡張形成された
ｎ型のｎオフセット領域３と、ｎオフセット領域３の表
面側に形成されたｐオフセット領域２４（ソース電位に
固定）と、ｐオフセット領域２４上に形成されたフィー
ルド酸化膜８と、チャネル部上に形成されたゲート酸化
膜２７と、ゲート酸化膜２７上のゲート電極２９と、ソ
ース領域２５上のソース電極３１と、ドレイン領域６上
のドレイン電極１３と、層間膜１３および保護膜１４よ
り構成されている。尚、図４に示されるイオン１５（ま
たは電荷）はプラスチックモールド内に存在するものを
示す。
【００３２】フィールド酸化膜８上には、ポリシリコン
で形成された１本の渦巻き状の薄膜層１０が配置され、
一端がドレイン電極１３に、もう一端がソース電極３１
に接続されている。この薄膜層１０は、図３の拡大部分
に示すようにｐｎダイオード１６から構成されており、
薄膜層全体ではｐｎダイオード１６が２００段程度の直
列構造となっている。ｐｎダイオード１段あたりのブレ
イクダウン電圧は５Ｖ程度であり、薄膜層全体では５Ｖ
×２００＝１０００Ｖ程度の耐圧を有する。
で形成された１本の渦巻き状の薄膜層１０が配置され、
一端がドレイン電極１３に、もう一端がソース電極３１
に接続されている。この薄膜層１０は、図３の拡大部分
に示すようにｐｎダイオード１６から構成されており、
薄膜層全体ではｐｎダイオード１６が２００段程度の直
列構造となっている。ｐｎダイオード１段あたりのブレ
イクダウン電圧は５Ｖ程度であり、薄膜層全体では５Ｖ
×２００＝１０００Ｖ程度の耐圧を有する。
【００３３】この渦巻き状の薄膜層１０は図４に示され
るように、ある断面で見た場合には６つの薄膜層が周期
的にフィールド酸化膜上に配置されることとなる。ソー
スとドレインの間に逆バイアス印加時（この例の場合７
５０Ｖ）には、ソース側が０Ｖ、ドレイン側が７５０Ｖ
となり、中間に配置された薄膜層はｐｎダイオードの飽
和電流による電圧降下によって、１周あたり約１５０Ｖ
の差を持つことになる。
るように、ある断面で見た場合には６つの薄膜層が周期
的にフィールド酸化膜上に配置されることとなる。ソー
スとドレインの間に逆バイアス印加時（この例の場合７
５０Ｖ）には、ソース側が０Ｖ、ドレイン側が７５０Ｖ
となり、中間に配置された薄膜層はｐｎダイオードの飽
和電流による電圧降下によって、１周あたり約１５０Ｖ
の差を持つことになる。
【００３４】ソースとドレインの間に７５０Ｖ印加した
ときの様子を図１４に示す。図中の曲線は等電位線を示
し、０Ｖと７５０Ｖの線は空乏層端も兼ねている（太線
表示）。前記の第２実施例においても 第１実施例と同
様に、渦巻き状の薄膜層１０により、基板側の電位が渦
巻き状の薄膜層１０の電位とほぼ等しくなり、安定した
耐圧を得ることができる。さらに、渦巻き状の薄膜層１
０がプラスチックモールド中のイオン１５（または電
荷）等の外乱に対するシールド効果をもつため、高温下
での高電圧印加時でも耐圧の変動は極めて起こりにくく
なり、高信頼性のデバイスを提供可能とする。
ときの様子を図１４に示す。図中の曲線は等電位線を示
し、０Ｖと７５０Ｖの線は空乏層端も兼ねている（太線
表示）。前記の第２実施例においても 第１実施例と同
様に、渦巻き状の薄膜層１０により、基板側の電位が渦
巻き状の薄膜層１０の電位とほぼ等しくなり、安定した
耐圧を得ることができる。さらに、渦巻き状の薄膜層１
０がプラスチックモールド中のイオン１５（または電
荷）等の外乱に対するシールド効果をもつため、高温下
での高電圧印加時でも耐圧の変動は極めて起こりにくく
なり、高信頼性のデバイスを提供可能とする。
【００３５】図５は、本発明の第３実施例の半導体装置
の要部平面図、図６は図５のＡ−Ａ’線で切断した要部
断面図である。この実施例は、第１実施例においてｐオ
フセット領域４を削除した構造のものである。前記した
図２３から、ｎオフセット領域３がある程度低濃度で浅
い場合には、ｐオフセット領域４なしで耐圧を確保で
き、図１５に示すような電位分布を得ることができる。
この例の場合は、耐圧の安定化、高信頼性化に加えて、
さらに低オン抵抗化を可能とする。つまり、図２３のｐ
オフセット領域なしの条件では従来のｐオフセット領域
ありの条件（Ｒｏｎ規格化値１の条件）にくらべて４０
％オン抵抗を低減できる。
の要部平面図、図６は図５のＡ−Ａ’線で切断した要部
断面図である。この実施例は、第１実施例においてｐオ
フセット領域４を削除した構造のものである。前記した
図２３から、ｎオフセット領域３がある程度低濃度で浅
い場合には、ｐオフセット領域４なしで耐圧を確保で
き、図１５に示すような電位分布を得ることができる。
この例の場合は、耐圧の安定化、高信頼性化に加えて、
さらに低オン抵抗化を可能とする。つまり、図２３のｐ
オフセット領域なしの条件では従来のｐオフセット領域
ありの条件（Ｒｏｎ規格化値１の条件）にくらべて４０
％オン抵抗を低減できる。
【００３６】図７は、本発明の第４実施例の半導体装置
の要部平面図、図８は図７のＡ−Ａ’線で切断した要部
断面図である。この実施例は、実施例２においてｐオフ
セット領域４を削除した構造のものである。前記した図
２２から、ｎオフセット領域３がある程度低濃度で浅い
場合には、ｐオフセット領域なしで耐圧を確保でき、図
１６に示すような電位分布を得ることができる。この例
の場合も、耐圧の安定化、高信頼性化に加えて、さらに
低オン抵抗化を可能とする。つまり、図２２のｐオフセ
ット領域なしの条件では従来のｐオフセット領域ありの
条件（Ｒｏｎ規格化値１の条件）にくらべて４０％オン
抵抗を低減できる。
の要部平面図、図８は図７のＡ−Ａ’線で切断した要部
断面図である。この実施例は、実施例２においてｐオフ
セット領域４を削除した構造のものである。前記した図
２２から、ｎオフセット領域３がある程度低濃度で浅い
場合には、ｐオフセット領域なしで耐圧を確保でき、図
１６に示すような電位分布を得ることができる。この例
の場合も、耐圧の安定化、高信頼性化に加えて、さらに
低オン抵抗化を可能とする。つまり、図２２のｐオフセ
ット領域なしの条件では従来のｐオフセット領域ありの
条件（Ｒｏｎ規格化値１の条件）にくらべて４０％オン
抵抗を低減できる。
【００３７】図９は、本発明の第５実施例の半導体装置
の要部平面図、図１０は図９のＡ−Ａ’線で切断した要
部断面図である。この実施例は、第１実施例においてｐ
オフセット領域４を低濃度化し、ｐ転させない程度にカ
ウンタードープしたカウンタドープ領域４４を設けた構
造のものである。前記した図２２から、ｎオフセット領
域３がある程度高濃度で深い場合でも、ｐオフセット領
域を低濃度化した状態のカウンタードープ領域４４を設
けることで耐圧を確保でき、図１７に示すような電位分
布を得ることができる。この例の場合も、耐圧の安定
化、高信頼性化に加えて、さらに低オン抵抗化を可能と
する。つまり、図２２のｐオフセット濃度（カウンタド
ープ領域４４のｐ型不純物濃度）を３×１０16ｃｍ-3の
条件にすることで、従来のｐオフセット領域４のｐ型不
純物濃度が４×１０16ｃｍ-3の条件（Ｒｏｎ規格化値１
の条件）の場合にくらべて３５％オン抵抗を低減でき
る。
の要部平面図、図１０は図９のＡ−Ａ’線で切断した要
部断面図である。この実施例は、第１実施例においてｐ
オフセット領域４を低濃度化し、ｐ転させない程度にカ
ウンタードープしたカウンタドープ領域４４を設けた構
造のものである。前記した図２２から、ｎオフセット領
域３がある程度高濃度で深い場合でも、ｐオフセット領
域を低濃度化した状態のカウンタードープ領域４４を設
けることで耐圧を確保でき、図１７に示すような電位分
布を得ることができる。この例の場合も、耐圧の安定
化、高信頼性化に加えて、さらに低オン抵抗化を可能と
する。つまり、図２２のｐオフセット濃度（カウンタド
ープ領域４４のｐ型不純物濃度）を３×１０16ｃｍ-3の
条件にすることで、従来のｐオフセット領域４のｐ型不
純物濃度が４×１０16ｃｍ-3の条件（Ｒｏｎ規格化値１
の条件）の場合にくらべて３５％オン抵抗を低減でき
る。
【００３８】図１１は、本発明の第６実施例の要部平面
図、図１２は図１１のＡ−Ａ’線で切断した要部断面図
である。この実施例は、第２実施例においてｐオフセッ
ト領域２４を低濃度化し、ｐ転させない程度にカウンタ
ードープしたカウンタードープ領域６４を設けた構造の
ものである。前記した図２２から、ｎオフセット領域３
がある程度高濃度で深い場合でも、ｐオフセット領域を
低濃度化した状態のカウンタードープ領域６４を設ける
ことで耐圧を確保でき、図１８に示すような電位分布を
得ることができる。この例の場合も、耐圧の安定化、高
信頼性化に加えて、さらに低オン抵抗化を可能とする。
つまり、図２２ののｐオフセット濃度（カウンタドープ
領域４４のｐ型不純物濃度）を３×１０16ｃｍ-3の条件
にすることで、従来のｐオフセット領域４のｐ型不純物
濃度が４×１０16ｃｍ-3の条件（Ｒｏｎ規格化値１の条
件）の場合にくらべて３５％オン抵抗を低減できる。
図、図１２は図１１のＡ−Ａ’線で切断した要部断面図
である。この実施例は、第２実施例においてｐオフセッ
ト領域２４を低濃度化し、ｐ転させない程度にカウンタ
ードープしたカウンタードープ領域６４を設けた構造の
ものである。前記した図２２から、ｎオフセット領域３
がある程度高濃度で深い場合でも、ｐオフセット領域を
低濃度化した状態のカウンタードープ領域６４を設ける
ことで耐圧を確保でき、図１８に示すような電位分布を
得ることができる。この例の場合も、耐圧の安定化、高
信頼性化に加えて、さらに低オン抵抗化を可能とする。
つまり、図２２ののｐオフセット濃度（カウンタドープ
領域４４のｐ型不純物濃度）を３×１０16ｃｍ-3の条件
にすることで、従来のｐオフセット領域４のｐ型不純物
濃度が４×１０16ｃｍ-3の条件（Ｒｏｎ規格化値１の条
件）の場合にくらべて３５％オン抵抗を低減できる。
【００３９】図２４は、本発明の第７実施例の半導体装
置の渦巻き状の薄膜層の平面構造図である。この薄膜層
７０は、一端をソース電極１１、もう一端をドレイン電
極１２に接続した一本のｐｎダイオード群７３（ドレイ
ン電極１２を取り囲むように渦巻き状に形成してもよ
い）と、ｐｎダイオード群７３の中間から枝分かれし、
ソース電極１１とドレイン電極１２に平行に抵抗体７４
を形成した例である。抵抗体７４はｐｎダイオード群７
３を形成しているｎ型層で形成されている。この場合で
も、第１実施例から第６実施例で説明した効果が得られ
る。
置の渦巻き状の薄膜層の平面構造図である。この薄膜層
７０は、一端をソース電極１１、もう一端をドレイン電
極１２に接続した一本のｐｎダイオード群７３（ドレイ
ン電極１２を取り囲むように渦巻き状に形成してもよ
い）と、ｐｎダイオード群７３の中間から枝分かれし、
ソース電極１１とドレイン電極１２に平行に抵抗体７４
を形成した例である。抵抗体７４はｐｎダイオード群７
３を形成しているｎ型層で形成されている。この場合で
も、第１実施例から第６実施例で説明した効果が得られ
る。
【００４０】図２５は、本発明の第８実施例の半導体装
置の渦巻き状の薄膜層の平面構造図である。この薄膜層
８０は、渦巻き状のｐｎダイオード薄膜層を１本ではな
く複数本（図２６では、８１と８２の各１本の薄膜層が
２本形成された状態を示す）にしたもので、この場合も
第１実施例から第６実施例で説明した効果が得られる。
置の渦巻き状の薄膜層の平面構造図である。この薄膜層
８０は、渦巻き状のｐｎダイオード薄膜層を１本ではな
く複数本（図２６では、８１と８２の各１本の薄膜層が
２本形成された状態を示す）にしたもので、この場合も
第１実施例から第６実施例で説明した効果が得られる。
【００４１】図２６は 本発明のダイオードの第９実施
例の半導体装置の渦巻き状の薄膜層の平面構造図であ
る。この薄膜層９１は、渦巻き状のｐｎダイオード薄膜
層の代わりに、高抵抗体薄膜層を用いたものである。こ
の場合も第１実施例１から第６実施例で説明した効果が
得られる。前記のソース・ドレイン間に渦巻き状のｐｎ
ダイオード、薄膜抵抗を形成した構造において、寄生容
量と寄生抵抗によりスイッチング特性の劣化が懸念され
る。
例の半導体装置の渦巻き状の薄膜層の平面構造図であ
る。この薄膜層９１は、渦巻き状のｐｎダイオード薄膜
層の代わりに、高抵抗体薄膜層を用いたものである。こ
の場合も第１実施例１から第６実施例で説明した効果が
得られる。前記のソース・ドレイン間に渦巻き状のｐｎ
ダイオード、薄膜抵抗を形成した構造において、寄生容
量と寄生抵抗によりスイッチング特性の劣化が懸念され
る。
【００４２】また、ｐｎダイオードのｐ層、またはｎ
層、そして薄膜抵抗層自体はほぼ同電位となるため、そ
の幅が大きすぎると初期耐圧を低下させる因子となりう
る。上記寄生容量、寄生抵抗を低減し、スイッチング特
性を改善する。また、端部耐圧向上のため、端部のソー
ス電極・ドレイン電極間距離の大きい高耐圧ＭＯＳＦＥ
Ｔにおいて、端部耐圧を劣化させずに薄膜抵抗幅を広
げ、モールド中のイオンの影響を抑制する。
層、そして薄膜抵抗層自体はほぼ同電位となるため、そ
の幅が大きすぎると初期耐圧を低下させる因子となりう
る。上記寄生容量、寄生抵抗を低減し、スイッチング特
性を改善する。また、端部耐圧向上のため、端部のソー
ス電極・ドレイン電極間距離の大きい高耐圧ＭＯＳＦＥ
Ｔにおいて、端部耐圧を劣化させずに薄膜抵抗幅を広
げ、モールド中のイオンの影響を抑制する。
【００４３】図２７は、この発明の第１０実施例の半導
体装置であり、同図（ａ）は要部平面図、同図（ｂ）は
同図（ａ）のＡ部拡大図、同図（ｃ）は同図（ａ）のＸ
−Ｘ線で切断した要部断面図である。ここで、７００Ｖ
耐圧クラスの横型高耐圧ＭＯＳＦＥＴのソース電極２０
２とドレイン電極２１０の間に、半円状のアルミ抵抗層
２０７とこれに接続する斜めに配置される薄膜層の複数
個のｐｎダイオード２０５が形成される。このｐｎダイ
オード２０５はポリシリコンツェナーダイオードであ
り、アルミ抵抗層２０７（シリコンなどが微量に混入さ
れたアルミニウム層で、アルミシリコン層といわれるも
の。若干、アルミニウム金属より抵抗が高い）とこのｐ
ｎダイオード２０５の接続は、ｐｎダイオード２０５の
両端に形成されるｎ型ポリシリコン抵抗層２０６ａ、２
０６ｂ（ｐ型でも構わない）とアルミ抵抗層２０７とで
行われる。具体的には、ソース電極２０２とｎ型ポリシ
リコン抵抗層２０６ｂがＢ部で接続し、ｎ型ポリシリコ
ン抵抗層２０６ａとアルミ抵抗層２０７が接続孔２０８
を介して接続し、さらに、ドレイン電極２０４とｎ型ポ
リシリコン抵抗層２０６ｂがＣ部で接続する。接続孔２
０８を介して、ｎ型ポリシリコン抵抗層の直線部分ｂと
アルミ抵抗層の直線部分ｃが接続する。
体装置であり、同図（ａ）は要部平面図、同図（ｂ）は
同図（ａ）のＡ部拡大図、同図（ｃ）は同図（ａ）のＸ
−Ｘ線で切断した要部断面図である。ここで、７００Ｖ
耐圧クラスの横型高耐圧ＭＯＳＦＥＴのソース電極２０
２とドレイン電極２１０の間に、半円状のアルミ抵抗層
２０７とこれに接続する斜めに配置される薄膜層の複数
個のｐｎダイオード２０５が形成される。このｐｎダイ
オード２０５はポリシリコンツェナーダイオードであ
り、アルミ抵抗層２０７（シリコンなどが微量に混入さ
れたアルミニウム層で、アルミシリコン層といわれるも
の。若干、アルミニウム金属より抵抗が高い）とこのｐ
ｎダイオード２０５の接続は、ｐｎダイオード２０５の
両端に形成されるｎ型ポリシリコン抵抗層２０６ａ、２
０６ｂ（ｐ型でも構わない）とアルミ抵抗層２０７とで
行われる。具体的には、ソース電極２０２とｎ型ポリシ
リコン抵抗層２０６ｂがＢ部で接続し、ｎ型ポリシリコ
ン抵抗層２０６ａとアルミ抵抗層２０７が接続孔２０８
を介して接続し、さらに、ドレイン電極２０４とｎ型ポ
リシリコン抵抗層２０６ｂがＣ部で接続する。接続孔２
０８を介して、ｎ型ポリシリコン抵抗層の直線部分ｂと
アルミ抵抗層の直線部分ｃが接続する。
【００４４】ソース電極２０２とドレイン電極２０４
が、ｐｎダイオード２０５とｎ型ポリシリコン抵抗層２
０６ａ、２０６ｂとアルミ抵抗層２０７を介して、丁度
半周して接続される。ｐｎダイオード２０５とｎ型ポリ
シリコン抵抗層２０６ａ、２０６ｂは、同一のポリシリ
コンからなり、このポリシリコンにｐ型およびｎ型不純
物を配置的に交互に導入することでポリシリコンツェナ
ーダイオードが形成され、端部の直線部分ｂ（ソース電
極２０２またはドレイン電極２０４と平行する部分）
に、一方の型、例えばｎ型の不純物を導入することでｎ
型ポリシリコン抵抗層２０６ａ、２０６ｂが形成され
る。
が、ｐｎダイオード２０５とｎ型ポリシリコン抵抗層２
０６ａ、２０６ｂとアルミ抵抗層２０７を介して、丁度
半周して接続される。ｐｎダイオード２０５とｎ型ポリ
シリコン抵抗層２０６ａ、２０６ｂは、同一のポリシリ
コンからなり、このポリシリコンにｐ型およびｎ型不純
物を配置的に交互に導入することでポリシリコンツェナ
ーダイオードが形成され、端部の直線部分ｂ（ソース電
極２０２またはドレイン電極２０４と平行する部分）
に、一方の型、例えばｎ型の不純物を導入することでｎ
型ポリシリコン抵抗層２０６ａ、２０６ｂが形成され
る。
【００４５】また、ソース電極内周端２０９とドレイン
電極外周端２１０はソース領域２０１とドレイン領域２
０３に近接して形成される。はみ出し部は第２の層間絶
縁膜２１２およびフィールド絶縁膜である第１の層間絶
縁膜２１１で、半導体基板２００とは絶縁される。前記
のｐｎダイオード２０５とｎ型ポリシリコン抵抗層２０
６ａ、２０６ｂとアルミ抵抗層２０７で薄膜フィールド
プレートを構成する。この薄膜フィールドプレートはソ
ース電極２０２とドレイン電極２０４に接続されてお
り、ソース電極２０２とドレイン電極２０４の間に電圧
が印加されると、ｐｎダイオード２０５を構成するそれ
ぞれのダイオード片（ｐｎ接合一個分）に逆バイアスが
かかり、個々のｐｎ接合部（接合容量部）が電位を担う
働きをする。このとき１つ１つのダイオード片の耐圧は
５Ｖ程度であるが、複数個、例えば、７００Ｖ耐圧では
２８０個形成することで、ダイオード片１個当たりにか
かる電圧は２．５Ｖとなる。この薄膜フィールドプレー
トを用いることで、安定した耐圧を確保することができ
る。
電極外周端２１０はソース領域２０１とドレイン領域２
０３に近接して形成される。はみ出し部は第２の層間絶
縁膜２１２およびフィールド絶縁膜である第１の層間絶
縁膜２１１で、半導体基板２００とは絶縁される。前記
のｐｎダイオード２０５とｎ型ポリシリコン抵抗層２０
６ａ、２０６ｂとアルミ抵抗層２０７で薄膜フィールド
プレートを構成する。この薄膜フィールドプレートはソ
ース電極２０２とドレイン電極２０４に接続されてお
り、ソース電極２０２とドレイン電極２０４の間に電圧
が印加されると、ｐｎダイオード２０５を構成するそれ
ぞれのダイオード片（ｐｎ接合一個分）に逆バイアスが
かかり、個々のｐｎ接合部（接合容量部）が電位を担う
働きをする。このとき１つ１つのダイオード片の耐圧は
５Ｖ程度であるが、複数個、例えば、７００Ｖ耐圧では
２８０個形成することで、ダイオード片１個当たりにか
かる電圧は２．５Ｖとなる。この薄膜フィールドプレー
トを用いることで、安定した耐圧を確保することができ
る。
【００４６】また、同図（ｃ）において、ｐｎダイオー
ド２０５（ｎ型ポリシリコン抵抗層２０６ａ）と半導体
基板２００の間隔を６００ｎｍ、アルミ抵抗層２０７と
半導体基板２００の間隔を１２００ｎｍとなるように、
ｐｎダイオード２０５（ｎ型ポリシリコン抵抗層２０６
ａ）とアルミ抵抗層２０７で構成される薄膜フィールド
プレートを形成する。尚、アルミ抵抗層２０７の抵抗値
を３５ｍΩ／□である。
ド２０５（ｎ型ポリシリコン抵抗層２０６ａ）と半導体
基板２００の間隔を６００ｎｍ、アルミ抵抗層２０７と
半導体基板２００の間隔を１２００ｎｍとなるように、
ｐｎダイオード２０５（ｎ型ポリシリコン抵抗層２０６
ａ）とアルミ抵抗層２０７で構成される薄膜フィールド
プレートを形成する。尚、アルミ抵抗層２０７の抵抗値
を３５ｍΩ／□である。
【００４７】この薄膜フィールドプレートは、アルミ抵
抗層２０７ではなく、約２５０Ω／□の抵抗値のｎ型ポ
リシリコン抵抗層にして、半導体基板２００との間隔が
６００ｎｍにした薄膜フィールドプレートと比べると、
寄生抵抗を約１／７０００に低減できる。つまり、本発
明の薄膜フィールドプレートを用いることで、抵抗成分
による応答特性が向上し、薄膜フィードプレート内の過
渡的な電位分布の不均一性が防止できて、高周波動作時
の耐圧の低下を抑制することができる。前記のアルミ抵
抗層２０７は抵抗値が小さい程効果があがる。しかし、
金属アルミニウムでは層間絶縁層との密着性などの問題
があり、採用が困難である。
抗層２０７ではなく、約２５０Ω／□の抵抗値のｎ型ポ
リシリコン抵抗層にして、半導体基板２００との間隔が
６００ｎｍにした薄膜フィールドプレートと比べると、
寄生抵抗を約１／７０００に低減できる。つまり、本発
明の薄膜フィールドプレートを用いることで、抵抗成分
による応答特性が向上し、薄膜フィードプレート内の過
渡的な電位分布の不均一性が防止できて、高周波動作時
の耐圧の低下を抑制することができる。前記のアルミ抵
抗層２０７は抵抗値が小さい程効果があがる。しかし、
金属アルミニウムでは層間絶縁層との密着性などの問題
があり、採用が困難である。
【００４８】また、アルミ抵抗層２０７を約２５０Ω／
□の抵抗値のｎ型ポリシリコン抵抗層にして、前記の半
導体基板２００との間隔を６００ｎｍから１２００ｎｍ
にした薄膜フィールドプレートに比べると、本発明の薄
膜フィールドプレートの寄生抵抗は約１／２に低減でき
る。尚、前記の寄生抵抗Ｒとは、薄膜フィールドプレー
トが有する抵抗成分である。またこの薄膜フィールドプ
レートと半導体基板２００との間に生じる浮遊容量とｐ
ｎ接合容量を合わせた寄生容量Ｃが存在する。そのため
に、薄膜フィールドプレートの電位分布が半導体基板２
００に反映されるに時定数τ＝ＲＣの時間がかかる。
□の抵抗値のｎ型ポリシリコン抵抗層にして、前記の半
導体基板２００との間隔を６００ｎｍから１２００ｎｍ
にした薄膜フィールドプレートに比べると、本発明の薄
膜フィールドプレートの寄生抵抗は約１／２に低減でき
る。尚、前記の寄生抵抗Ｒとは、薄膜フィールドプレー
トが有する抵抗成分である。またこの薄膜フィールドプ
レートと半導体基板２００との間に生じる浮遊容量とｐ
ｎ接合容量を合わせた寄生容量Ｃが存在する。そのため
に、薄膜フィールドプレートの電位分布が半導体基板２
００に反映されるに時定数τ＝ＲＣの時間がかかる。
【００４９】そのため、本発明の薄膜フィールドプレー
トを用いると、素子が１００ｋＨｚ以上の高周波スイッ
チング動作した場合でも薄膜フィールドプレートの均一
な電位分布を半導体基板２００に反映させることができ
て、半導体基板２００の電位分布の歪みを防止できて、
耐圧低下を抑制できる。図２８はこの発明の第１１実施
例の半導体装置の要部断面図である。図２７との違い
は、半円状の部分がアルミ抵抗層２０７の代わりに、ｐ
ｎダイオード２０５と直接接続するｎ型ポリシリコン抵
抗層２０６ｃで形成され、このｎ型ポリシリコン抵抗層
２０６ｃの両方の端部の幅Ｗa より中央部の幅Ｗb が１
μｍから５μｍ程度広くなっている点である。こうする
ことで、半円状の箇所のソース電極２０２（図１７参
照）とドレイン電極２０４（図２７参照）の間隔が、直
線箇所の間隔より広くすることができて、半円状の箇所
での耐圧低下を抑制できる。また、半円状の箇所で、半
導体基板２００上のｎ型ポリシリコン抵抗層２０６ｃの
幅を広げることで、半導体基板２００の剥き出し領域
（ｎ型ポリシリコン抵抗層２０６ｃが投影的に覆ってい
ない箇所）を極力少なくし、半導体チップを封止するモ
ールド樹脂に起因するイオンの影響を抑制する効果があ
る。
トを用いると、素子が１００ｋＨｚ以上の高周波スイッ
チング動作した場合でも薄膜フィールドプレートの均一
な電位分布を半導体基板２００に反映させることができ
て、半導体基板２００の電位分布の歪みを防止できて、
耐圧低下を抑制できる。図２８はこの発明の第１１実施
例の半導体装置の要部断面図である。図２７との違い
は、半円状の部分がアルミ抵抗層２０７の代わりに、ｐ
ｎダイオード２０５と直接接続するｎ型ポリシリコン抵
抗層２０６ｃで形成され、このｎ型ポリシリコン抵抗層
２０６ｃの両方の端部の幅Ｗa より中央部の幅Ｗb が１
μｍから５μｍ程度広くなっている点である。こうする
ことで、半円状の箇所のソース電極２０２（図１７参
照）とドレイン電極２０４（図２７参照）の間隔が、直
線箇所の間隔より広くすることができて、半円状の箇所
での耐圧低下を抑制できる。また、半円状の箇所で、半
導体基板２００上のｎ型ポリシリコン抵抗層２０６ｃの
幅を広げることで、半導体基板２００の剥き出し領域
（ｎ型ポリシリコン抵抗層２０６ｃが投影的に覆ってい
ない箇所）を極力少なくし、半導体チップを封止するモ
ールド樹脂に起因するイオンの影響を抑制する効果があ
る。
【００５０】しかし、ｎ型ポリシリコン抵抗層２０６ｃ
の場合に幅Ｗb を２０μｍ程度に広げると、ｎ型ポリシ
リコン抵抗層２０６ｃ直下の電位を強制的に歪めてしま
い、ｎ型ポリシリコン抵抗層２０６ｃのエッジ部で電界
強度が高くなり、耐圧が低下する。尚、このｎ型ポリシ
リコン抵抗層２０６ｃは、ｐｎダイオード２０５を形成
するポリシリコンと同一で、ｎ型ポリシリコン抵抗層２
０６ｂの形成時に作られる。従って、半導体基板２００
との間隔はｐｎダイオード２０５、ｎ型ポリシリコン抵
抗層２０６ｂと同じである。また、図２７のソース電極
２０２とドレイン電極２０４は省かれている。
の場合に幅Ｗb を２０μｍ程度に広げると、ｎ型ポリシ
リコン抵抗層２０６ｃ直下の電位を強制的に歪めてしま
い、ｎ型ポリシリコン抵抗層２０６ｃのエッジ部で電界
強度が高くなり、耐圧が低下する。尚、このｎ型ポリシ
リコン抵抗層２０６ｃは、ｐｎダイオード２０５を形成
するポリシリコンと同一で、ｎ型ポリシリコン抵抗層２
０６ｂの形成時に作られる。従って、半導体基板２００
との間隔はｐｎダイオード２０５、ｎ型ポリシリコン抵
抗層２０６ｂと同じである。また、図２７のソース電極
２０２とドレイン電極２０４は省かれている。
【００５１】図２９はこの発明の第１２実施例の半導体
装置の要部断面図である。図２７との違いは、アルミ抵
抗層２０７の代わりに、両方の端部の幅Ｗa より中央部
の幅Ｗb が、広くなっているアルミ抵抗層２１３が形成
されている点である。これは、図２８のｎ型ポリシリコ
ン抵抗層２０６ｃと平面形状が同じである。図２８との
比較において、ｎ型ポリシリコン抵抗層２０６ｃの代わ
りにアルミ抵抗層２１３を用い、さらに、半導体基板２
００との間隔を広げることで、図２８より薄膜フィール
ドプレートの寄生抵抗を低減できる。また、アルミ抵抗
層２１３を用いることで、図２８で示したような電位の
歪みが緩和されるために、薄膜フィールドプレートの幅
（アルミ抵抗層の幅Ｗb)を広げるても、耐圧の低下を抑
制できる。
装置の要部断面図である。図２７との違いは、アルミ抵
抗層２０７の代わりに、両方の端部の幅Ｗa より中央部
の幅Ｗb が、広くなっているアルミ抵抗層２１３が形成
されている点である。これは、図２８のｎ型ポリシリコ
ン抵抗層２０６ｃと平面形状が同じである。図２８との
比較において、ｎ型ポリシリコン抵抗層２０６ｃの代わ
りにアルミ抵抗層２１３を用い、さらに、半導体基板２
００との間隔を広げることで、図２８より薄膜フィール
ドプレートの寄生抵抗を低減できる。また、アルミ抵抗
層２１３を用いることで、図２８で示したような電位の
歪みが緩和されるために、薄膜フィールドプレートの幅
（アルミ抵抗層の幅Ｗb)を広げるても、耐圧の低下を抑
制できる。
【００５２】また、図２７との比較において、半円状の
箇所で、半導体基板２００上のアルミ抵抗層２１３の幅
が広がることで、半導体基板２００の剥き出し領域（ア
ルミ抵抗層２１３が投影的に覆っていない箇所）を極力
少なくし、半導体チップを封止するモールド樹脂に起因
するイオンの影響を、より一層抑制することができる。
箇所で、半導体基板２００上のアルミ抵抗層２１３の幅
が広がることで、半導体基板２００の剥き出し領域（ア
ルミ抵抗層２１３が投影的に覆っていない箇所）を極力
少なくし、半導体チップを封止するモールド樹脂に起因
するイオンの影響を、より一層抑制することができる。
【００５３】図３０はこの発明の第１３実施例の半導体
装置であり、同図（ａ）は要部平面図、同図（ｂ）は要
部断面図である。図２８との違いは、ソース電極２０２
とドレイン電極４が、ソース領域２０１とドレイン領域
２０３から大幅に張り出し、ｎ型ポリシリコン抵抗層２
０６ｃおよびｐｎダイオード２０５に投影的に重なって
いる点である。尚、図中、２１４はソース電極内周端、
２１５はドレイン電極外周端である。
装置であり、同図（ａ）は要部平面図、同図（ｂ）は要
部断面図である。図２８との違いは、ソース電極２０２
とドレイン電極４が、ソース領域２０１とドレイン領域
２０３から大幅に張り出し、ｎ型ポリシリコン抵抗層２
０６ｃおよびｐｎダイオード２０５に投影的に重なって
いる点である。尚、図中、２１４はソース電極内周端、
２１５はドレイン電極外周端である。
【００５４】薄膜フィールドプレートにより、半導体基
板２００内（バルク内）の電位分布は矯正されるため、
ソース電極２０２、ドレイン電極２０４の影響を受けな
い。そのため、７００Ｖクラスのデバイスでは、ソース
電極２０２とドレイン電極２０４の間の距離の初期的に
は２μｍ程度まで縮めることができる。信頼性的には電
極間に埋め込まれるパッシベーション膜の電界強度に対
する寿命を考慮すると７μｍ程度と推定される。これに
よりモールドからのイオンの影響を極力減少させること
が可能となる。
板２００内（バルク内）の電位分布は矯正されるため、
ソース電極２０２、ドレイン電極２０４の影響を受けな
い。そのため、７００Ｖクラスのデバイスでは、ソース
電極２０２とドレイン電極２０４の間の距離の初期的に
は２μｍ程度まで縮めることができる。信頼性的には電
極間に埋め込まれるパッシベーション膜の電界強度に対
する寿命を考慮すると７μｍ程度と推定される。これに
よりモールドからのイオンの影響を極力減少させること
が可能となる。
【００５５】図３１はこの発明の第１４実施例の半導体
装置であり、同図（ａ）は要部平面図、同図（ｂ）は要
部断面図である。図２９との違いは、ソース電極２０２
とドレイン電極２０４が、ソース領域２０１とドレイン
領域２０３から大幅に張り出し、アルミ抵抗層２１３お
よびｐｎダイオード２０５に投影的に重なっている点で
ある。効果は第１３実施例と同じである。
装置であり、同図（ａ）は要部平面図、同図（ｂ）は要
部断面図である。図２９との違いは、ソース電極２０２
とドレイン電極２０４が、ソース領域２０１とドレイン
領域２０３から大幅に張り出し、アルミ抵抗層２１３お
よびｐｎダイオード２０５に投影的に重なっている点で
ある。効果は第１３実施例と同じである。
【００５６】図３２はこの発明の第１５実施例の半導体
装置であり、同図（ａ）は要部平面図、同図（ｂ）は要
部断面図である。図３０との違いは、モールドからのイ
オンの影響を完全に遮断するために、電極間は７μｍの
下方（または上方）にｎ型ポリシリコン抵抗層２１７を
第２の層間絶縁膜２１２内に形成した点である。このｎ
型ポリシリコン抵抗層２１７はｐ型でもよく、またアル
ミ抵抗層でもよい。また、このｎ型ポリシリコン抵抗層
２１７は図のように、フローティングでもよく、接続孔
を介して薄膜フィードプレートの中間電位に固定しても
よい。
装置であり、同図（ａ）は要部平面図、同図（ｂ）は要
部断面図である。図３０との違いは、モールドからのイ
オンの影響を完全に遮断するために、電極間は７μｍの
下方（または上方）にｎ型ポリシリコン抵抗層２１７を
第２の層間絶縁膜２１２内に形成した点である。このｎ
型ポリシリコン抵抗層２１７はｐ型でもよく、またアル
ミ抵抗層でもよい。また、このｎ型ポリシリコン抵抗層
２１７は図のように、フローティングでもよく、接続孔
を介して薄膜フィードプレートの中間電位に固定しても
よい。
【００５７】このｎ型ポリシリコン抵抗層２１７が、ソ
ース電極２０２とドレイン電極２０４に挟まれた領域を
ドーナッツ状で投影的に覆うことで、ソース・ドレイン
間に逆バイアスを印加した時には、ｐｎダイオード２０
５の飽和電流やｎ型ポリシリコン抵抗層２０６ｃを流れ
る電流により、薄膜フィールドプレート内にほぼ均等な
電位勾配が得られ、半導体基板２００側の電位がｎ型ポ
リシリコン抵抗層２１７の電位とほぼ等しくなり、安定
した耐圧を得ることができる。
ース電極２０２とドレイン電極２０４に挟まれた領域を
ドーナッツ状で投影的に覆うことで、ソース・ドレイン
間に逆バイアスを印加した時には、ｐｎダイオード２０
５の飽和電流やｎ型ポリシリコン抵抗層２０６ｃを流れ
る電流により、薄膜フィールドプレート内にほぼ均等な
電位勾配が得られ、半導体基板２００側の電位がｎ型ポ
リシリコン抵抗層２１７の電位とほぼ等しくなり、安定
した耐圧を得ることができる。
【００５８】さらに、このｎ型ポリシリコン抵抗層２１
７がプラスチックモールド中のイオンや電荷等の外乱に
対するシールド効果をもつため、高温下での高電圧印加
時でも耐圧の変動は極めて起こりにくくなり、素子の高
信頼性を向上できる。図３３はこの発明の第１６実施例
の半導体装置であり、同図（ａ）は要部平面図、同図
（ｂ）は要部断面図である。図３１との違いは、モール
ドからのイオンの影響を完全に遮断するために、電極間
は７μｍの下方（または上方）にｎ型ポリシリコン抵抗
層２１８を第３の層間絶縁膜２１７内に形成した点であ
る。このｎ型ポリシリコン抵抗層２１８はｐ型でもよ
く、またアルミ抵抗層でもよい。また、このｎ型ポリシ
リコン抵抗層２１８は図のように、フローティングでも
よく、接続孔を介して薄膜フィードプレートの中間電位
に固定してもよい。効果は第１５実施例と同じである。
７がプラスチックモールド中のイオンや電荷等の外乱に
対するシールド効果をもつため、高温下での高電圧印加
時でも耐圧の変動は極めて起こりにくくなり、素子の高
信頼性を向上できる。図３３はこの発明の第１６実施例
の半導体装置であり、同図（ａ）は要部平面図、同図
（ｂ）は要部断面図である。図３１との違いは、モール
ドからのイオンの影響を完全に遮断するために、電極間
は７μｍの下方（または上方）にｎ型ポリシリコン抵抗
層２１８を第３の層間絶縁膜２１７内に形成した点であ
る。このｎ型ポリシリコン抵抗層２１８はｐ型でもよ
く、またアルミ抵抗層でもよい。また、このｎ型ポリシ
リコン抵抗層２１８は図のように、フローティングでも
よく、接続孔を介して薄膜フィードプレートの中間電位
に固定してもよい。効果は第１５実施例と同じである。
【００５９】図３４はこの発明の第１７実施例の半導体
装置であり、同図（ａ）は要部平面図、同図（ｂ）は要
部断面図である。図２７との違いは、アルミ抵抗層２０
７がアルミ抵抗層２２０と接続し、ドーナッツ状にアル
ミ抵抗層が形成される点である。このアルミ抵抗層２２
０によりモールドからのイオンの影響を図２７よりさら
に減少させることが可能となる。尚、この発明は、図２
９、図３１、図３３にも適用できる。
装置であり、同図（ａ）は要部平面図、同図（ｂ）は要
部断面図である。図２７との違いは、アルミ抵抗層２０
７がアルミ抵抗層２２０と接続し、ドーナッツ状にアル
ミ抵抗層が形成される点である。このアルミ抵抗層２２
０によりモールドからのイオンの影響を図２７よりさら
に減少させることが可能となる。尚、この発明は、図２
９、図３１、図３３にも適用できる。
【００６０】
【発明の効果】本発明のように、ソース電極とドレイン
電極の間のフィールド酸化膜上に渦巻き状の薄膜層を形
成することで、ソースドレイン間逆バイアス印加時に
は、ｐｎダイオードの飽和電流や抵抗体を流れる電流に
より薄膜層内にほぼ均等な電位勾配が得られ、基板側の
電位が渦巻き状の薄膜層の電位とほぼ等しくなり、安定
した耐圧を得ることができる。
電極の間のフィールド酸化膜上に渦巻き状の薄膜層を形
成することで、ソースドレイン間逆バイアス印加時に
は、ｐｎダイオードの飽和電流や抵抗体を流れる電流に
より薄膜層内にほぼ均等な電位勾配が得られ、基板側の
電位が渦巻き状の薄膜層の電位とほぼ等しくなり、安定
した耐圧を得ることができる。
【００６１】さらに、渦巻き状の薄膜層がプラスチック
モールド中のイオンや電荷等の外乱に対するシールド効
果をもつため、高温下での高電圧印加時でも耐圧の変動
は極めて起こりにくくなり、高信頼性のデバイスを提供
可能とする。一方、渦巻き状の薄膜層を形成することに
よりフィールドプレート効果が得られるため、オン抵抗
増大の原因であるｐオフセットの濃度は、ポリシリコン
薄膜層なしでの最適濃度条件（耐圧を確保できる条件）
よりも低濃度化できる。つまり、オン時の主電流経路と
なるｎオフセット抵抗を実質低減できるため、素子の低
オン抵抗化を実現できる。具体的には図２２、図２３か
ら４０％程度低減可能となる。これにより、同一オン抵
抗の場合には、パワーＭＯＳ面積を４０％程度縮小でき
るため、大幅なコストダウンを達成可能とする。
モールド中のイオンや電荷等の外乱に対するシールド効
果をもつため、高温下での高電圧印加時でも耐圧の変動
は極めて起こりにくくなり、高信頼性のデバイスを提供
可能とする。一方、渦巻き状の薄膜層を形成することに
よりフィールドプレート効果が得られるため、オン抵抗
増大の原因であるｐオフセットの濃度は、ポリシリコン
薄膜層なしでの最適濃度条件（耐圧を確保できる条件）
よりも低濃度化できる。つまり、オン時の主電流経路と
なるｎオフセット抵抗を実質低減できるため、素子の低
オン抵抗化を実現できる。具体的には図２２、図２３か
ら４０％程度低減可能となる。これにより、同一オン抵
抗の場合には、パワーＭＯＳ面積を４０％程度縮小でき
るため、大幅なコストダウンを達成可能とする。
【００６２】尚、本発明の実施例において、ドレイン電
極の形状は楕円形をしているが、必ずしも楕円形である
必要はなく、実際の素子適用においては指先を含む手の
ひら状の形状であっても同様の効果が得られるものであ
る。また、本発明のパワーＭＯＳと制御回路部をモノリ
シック化したパワーＩＣへの適用についても、何ら制限
されるものではない。
極の形状は楕円形をしているが、必ずしも楕円形である
必要はなく、実際の素子適用においては指先を含む手の
ひら状の形状であっても同様の効果が得られるものであ
る。また、本発明のパワーＭＯＳと制御回路部をモノリ
シック化したパワーＩＣへの適用についても、何ら制限
されるものではない。
【００６３】また、薄膜層の複数個のｐｎダイオード／
ｎ型ポリシリコン抵抗層／アルミ抵抗層で薄膜フィール
ドプレートを形成し、円弧部のアルミ抵抗層の幅を広
げ、また半導体基板からの距離を離すことで、素子の高
速なスイッチング動作を可能とし、且つ、円弧部の初期
耐圧の低下を抑制する。また、アルミ電極の張り出し、
また、アルミ抵抗層やポリシリコン抵抗層で、ソース・
ドレイン電極間隙にシールド層を追加することにより、
モールド中のイオンの影響をシャットアウトすることが
できて、素子耐圧の信頼性が向上する。
ｎ型ポリシリコン抵抗層／アルミ抵抗層で薄膜フィール
ドプレートを形成し、円弧部のアルミ抵抗層の幅を広
げ、また半導体基板からの距離を離すことで、素子の高
速なスイッチング動作を可能とし、且つ、円弧部の初期
耐圧の低下を抑制する。また、アルミ電極の張り出し、
また、アルミ抵抗層やポリシリコン抵抗層で、ソース・
ドレイン電極間隙にシールド層を追加することにより、
モールド中のイオンの影響をシャットアウトすることが
できて、素子耐圧の信頼性が向上する。
【００６４】また、前記の寄生容量、寄生抵抗を低減す
ることで、スイッチング特性を改善することができる。
また、円弧部のソース電極・ドレイン電極間距離を大き
くすることで、円弧部の耐圧低下を防止できる。また、
ソース電極・ドレイン電極を薄膜フィールドプレート側
に張り出させたり、ソース電極・ドレイン電極間にシー
ルド用の薄膜抵抗層を配置することで、モールド中のイ
オンの影響を抑制することができる。
ることで、スイッチング特性を改善することができる。
また、円弧部のソース電極・ドレイン電極間距離を大き
くすることで、円弧部の耐圧低下を防止できる。また、
ソース電極・ドレイン電極を薄膜フィールドプレート側
に張り出させたり、ソース電極・ドレイン電極間にシー
ルド用の薄膜抵抗層を配置することで、モールド中のイ
オンの影響を抑制することができる。
【図１】本発明の第１実施例の半導体装置の要部平面図
【図２】図１のＡ−Ａ’線で切断した要部断面図
【図３】本発明の第２実施例の半導体装置の要部平面図
【図４】図３のＡ−Ａ’線で切断した要部断面図
【図５】本発明の第３実施例の半導体装置の要部平面図
【図６】図５のＡ−Ａ’線で切断した要部断面図
【図７】本発明の第４実施例の半導体装置の要部平面図
【図８】図７のＡ−Ａ’線で切断した要部断面図
【図９】本発明の第５実施例の半導体装置の要部平面図
【図１０】図９のＡ−Ａ’線で切断した要部断面図
【図１１】本発明の第６実施例の半導体装置の要部平面
図
図
【図１２】図１１のＡ−Ａ’線で切断した要部断面図
【図１３】第１実施例の半導体装置の等電位線図
【図１４】第２実施例の半導体装置の等電位線図
【図１５】第３実施例の半導体装置の等電位線図
【図１６】第４実施例の半導体装置の等電位線図
【図１７】第５実施例の半導体装置の等電位線図
【図１８】第６実施例の半導体装置の等電位線図
【図１９】従来例２の要部断面図（初期状態）と等電位
線図
線図
【図２０】従来例１の要部断面図（耐圧変動時）
【図２１】従来例２の要部断面図とと等電位線図
【図２２】耐圧とオン抵抗のｐオフセット濃度依存性を
示す図
示す図
【図２３】耐圧とオン抵抗のｐオフセット濃度依存性を
示す図
示す図
【図２４】本発明の第７実施例の半導体装置の薄膜層の
平面構造図
平面構造図
【図２５】本発明の第８実施例の半導体装置の薄膜層の
平面構造図
平面構造図
【図２６】本発明の第９実施例の半導体装置の薄膜層の
平面構造図
平面構造図
【図２７】この発明の第１０実施例の半導体装置であ
り、（ａ）は要部平面図、（ｂ）は（ａ）のＡ部拡大
図、（ｃ）は（ａ）のＸ−Ｘ線で切断した要部断面図
り、（ａ）は要部平面図、（ｂ）は（ａ）のＡ部拡大
図、（ｃ）は（ａ）のＸ−Ｘ線で切断した要部断面図
【図２８】この発明の第１１実施例の半導体装置の要部
断面図
断面図
【図２９】この発明の第１２実施例の半導体装置の要部
断面図
断面図
【図３０】この発明の第１３実施例の半導体装置であ
り、（ａ）は要部平面図、（ｂ）は要部断面図
り、（ａ）は要部平面図、（ｂ）は要部断面図
【図３１】この発明の第１４実施例の半導体装置であ
り、（ａ）は要部平面図、（ｂ）は要部断面図
り、（ａ）は要部平面図、（ｂ）は要部断面図
【図３２】この発明の第１５実施例の半導体装置であ
り、（ａ）は要部平面図、（ｂ）は要部断面図
り、（ａ）は要部平面図、（ｂ）は要部断面図
【図３３】この発明の第１６実施例の半導体装置であ
り、（ａ）は要部平面図、（ｂ）は要部断面図
り、（ａ）は要部平面図、（ｂ）は要部断面図
【図３４】この発明の第１７実施例の半導体装置であ
り、（ａ）は要部平面図、（ｂ）は要部断面図
り、（ａ）は要部平面図、（ｂ）は要部断面図
１ ｐ基板 ２ ベース領域 ３ ｎオフセット領域 ４ ｐオフセット領域 ５ ソース領域 ６ ドレイン領域 ７ ゲート酸化膜 ８ フィールド酸化膜 ９ ゲート電極 １０ 薄膜層 １１ ソース電極 １２ ドレイン電極 １３ 層間膜 １４ 保護膜 １５ イオン １５ａ ＋イオン １５ｂ −イオン １５ｃ −電荷 １５ｄ ＋電荷 ２２ ベース領域 ２４ ｐオフセット領域 ２５ ソース領域 ２７ ゲート絶縁膜 ２９ ゲート電極 ３１ ソース電極 ４４ カウンタードープ領域 ６４ カウンタードープ領域 ７３ ｐｎダイオード群 ７４ 抵抗体 ８０ 薄膜層 ８１、８２ １本の薄膜層 ９１ 薄膜層 ２００ 半導体基板 ２０１ ソース領域 ２０２ ソース電極 ２０３ ドレイン領域 ２０４ ドレイン電極 ２０５ 薄膜層の複数個のｐｎダイオード ２０６ａ、２０６ｃ、２１７、２１８ ｎ型ポリシリコ
ン抵抗層 ２０６ｂ ｐ型ポリシリコン抵抗層 ２０７、２１３、２２０ アルミ抵抗層 ２０８ 接続孔 ２０９、２１４ ソース電極内周端 ２１０、２１５ ドレイン電極外周端 ２１１ 第１の層間絶縁膜 ２１２ 第２の層間絶縁膜 ２１６ 第３の層間絶縁膜
ン抵抗層 ２０６ｂ ｐ型ポリシリコン抵抗層 ２０７、２１３、２２０ アルミ抵抗層 ２０８ 接続孔 ２０９、２１４ ソース電極内周端 ２１０、２１５ ドレイン電極外周端 ２１１ 第１の層間絶縁膜 ２１２ 第２の層間絶縁膜 ２１６ 第３の層間絶縁膜
───────────────────────────────────────────────────── フロントページの続き (72)発明者 斉藤 俊 神奈川県川崎市川崎区田辺新田１番１号 富士電機株式会社内 (72)発明者 藤島 直人 神奈川県川崎市川崎区田辺新田１番１号 富士電機株式会社内
Claims (26)
- 【請求項１】第１導電型の半導体基板の表面層に選択的
にそれぞれ形成された第１導電型のベース領域および第
２導電型で低濃度のオフセット領域と、前記ベース領域
の表面層に選択的に形成された第２導電型の高濃度のソ
ース領域と、前記オフセット領域の表面層に選択的に形
成された第２導電型の高濃度のドレイン領域と、前記ソ
ース領域と前記オフセット領域に挟まれた前記ベース領
域上に少なくとも形成されたゲート絶縁膜と、該ゲート
絶縁膜上に形成されたゲート電極と、前記ソース領域上
に形成されたソース電極と、前記ドレイン領域上に形成
されたドレイン電極と、前記オフセット領域上に選択的
に形成されたフィールド絶縁膜とからなるＭＩＳ（Ｍｅ
ｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔ
ｏｒ）型半導体装置であって、一方の端が前記ドレイン
電極に接続され、他方の端が前記ソース電極に接続され
た複数段のｐｎダイオードからなる薄膜層が、前記フィ
ールド絶縁膜上に形成され、且つ、前記ドレイン電極を
取り囲むように渦巻き状に形成されたことを特徴とする
半導体装置。 - 【請求項２】第１導電型の半導体基板の表面層に選択的
に形成された第２導電型で低濃度のオフセット領域と、
該オフセット領域の表面層に互いに離して選択的に形成
された第１導電型のべース領域と第２導電型の高濃度の
ドレイン領域と、前記ベース領域の表面層に選択的に形
成された第２導電型のソース領域と、該ソース領域と前
記オフセット領域に挟まれた前記ベース領域上に形成さ
れたゲート絶縁膜と、該ゲート絶縁膜上に形成されたゲ
ート電極と、前記ソース領域上に形成されたソース電極
と、前記ドレイン領域上に形成されたドレイン電極と、
前記オフセット領域上に選択的に形成されたフィールド
絶縁膜とからなるＭＩＳ型半導体装置であって、一方の
端が前記ドレイン電極に接続され、他方の端が前記ソー
ス電極に接続された複数段のｐｎダイオードからなる薄
膜層が、前記フィールド絶縁膜上に形成され、且つ、前
記ドレイン電極を取り囲むように渦巻き状に形成された
ことを特徴とする半導体装置。 - 【請求項３】第１導電型の半導体基板の表面層に選択的
にそれぞれ形成された第１導電型のベース領域および第
２導電型で低濃度のオフセット領域と、前記ベース領域
の表面層に選択的に形成された第２導電型の高濃度のソ
ース領域と、前記オフセット領域の表面層に選択的に形
成された第２導電型の高濃度のドレイン領域と、該オフ
セット領域の表面層に第２導電型を保つ濃度で第１導電
型不純物を拡散して形成されたカウンタドープ領域と、
前記ソース領域と前記オフセット領域に挟まれた前記ベ
ース領域上に少なくとも形成されたゲート絶縁膜と、該
ゲート絶縁膜上に形成されたゲート電極と、前記ソース
領域上に形成されたソース電極と、前記ドレイン領域上
に形成されたドレイン電極と、前記カウンタドープ領域
上に選択的に形成されたフィールド絶縁膜とからなるＭ
ＩＳ型半導体装置であって、一方の端が前記ドレイン電
極に接続され、他方の端が前記ソース電極に接続された
複数段のｐｎダイオードからなる薄膜層が、前記フィー
ルド絶縁膜上に形成され、且つ、前記ドレイン電極を取
り囲むように渦巻き状に形成されたことを特徴とする半
導体装置。 - 【請求項４】第１導電型の半導体基板の表面層に選択的
に形成された第２導電型で低濃度のオフセット領域と、
該オフセット領域の表面層に互いに離して選択的に形成
された第１導電型のべース領域と第２導電型の高濃度の
ドレイン領域と、前記ベース領域の表面層に選択的に形
成された第２導電型のソース領域と、該ソース領域と前
記ドレイン領域に挟まれたオフセット領域の表面層に第
２導電型を保つ濃度で第１導電型不純物を選択的に形成
されたカウンタドープ領域と、前記ソース領域と前記オ
フセット領域に挟まれた前記ベース領域上に形成された
ゲート絶縁膜と、該ゲート絶縁膜上に形成されたゲート
電極と、前記ソース領域上に形成されたソース電極と、
前記ドレイン領域上に形成されたドレイン電極と、前記
カウンタドープ領域上に選択的に形成されたフィールド
絶縁膜とからなるＭＩＳ型半導体装置であって、一方の
端が前記ドレイン電極に接続され、他方の端が前記ソー
ス電極に接続された複数段のｐｎダイオードからなる薄
膜層が、前記フィールド絶縁膜上に形成され、且つ、前
記ドレイン電極を取り囲むように渦巻き状に形成された
ことを特徴とする半導体装置。 - 【請求項５】第１導電型の半導体基板の表面層に選択的
にそれぞれ形成された第１導電型のベース領域および第
２導電型で低濃度の第１オフセット領域と、前記ベース
領域の表面層に選択的に形成された第２導電型の高濃度
のソース領域と、前記第１オフセット領域の表面層に選
択的に形成された第２導電型の高濃度のドレイン領域
と、前記第１オフセット領域の表面層に選択的に形成さ
れた第１導電型の第２オフセット領域と、前記ソース領
域と前記第１オフセット領域に挟まれた前記ベース領域
上に少なくとも形成されたゲート絶縁膜と、該ゲート絶
縁膜上に形成されたゲート電極と、前記ソース領域上に
形成されたソース電極と、前記ドレイン領域上に形成さ
れたドレイン電極と、前記第２オフセット領域上に選択
的に形成されたフィールド絶縁膜とからなるＭＩＳ型半
導体装置であって、一方の端が前記ドレイン電極に接続
され、他方の端が前記ソース電極に接続された複数段の
ｐｎダイオードからなる薄膜層が、前記フィールド絶縁
膜上に形成され、且つ、前記ドレイン電極を取り囲むよ
うに渦巻き状に形成されたことを特徴とする半導体装
置。 - 【請求項６】第１導電型の半導体基板の表面層に選択的
に形成された第２導電型で低濃度の第１オフセット領域
と、該第１オフセット領域の表面層に互いに離して選択
的に形成された第１導電型のべース領域と第２導電型の
高濃度のドレイン領域と、前記ベース領域の表面層に選
択的に形成された第２導電型のソース領域と、該ソース
領域と前記ドレイン領域に挟まれた第１オフセット領域
の表面層に選択的に形成された第１導電型の第２オフセ
ット領域と、前記ソース領域と前記第１オフセット領域
に挟まれた前記ベース領域上に形成されたゲート絶縁膜
と、該ゲート絶縁膜上に形成されたゲート電極と、前記
ソース領域上に形成されたソース電極と、前記ドレイン
領域上に形成されたドレイン電極と、前記第２オフセッ
ト領域上に選択的に形成されたフィールド絶縁膜とから
なるＭＩＳ型半導体装置であって、一方の端が前記ドレ
イン電極に接続され、他方の端が前記ソース電極に接続
された複数段のｐｎダイオードからなる薄膜層が、前記
フィールド絶縁膜上に形成され、且つ、前記ドレイン電
極を取り囲むように渦巻き状に形成されたことを特徴と
する半導体装置。 - 【請求項７】前記渦巻き状で複数段のｐｎダイオードか
らなる薄膜層の代わりに、抵抗体からなる薄膜層を用い
たことを特徴とする請求項１ないし６のいずれかに記載
の半導体装置。 - 【請求項８】前記ドレイン電極と前記ソース電極の間に
前記薄膜層が少なくとも１周以上にわたって形成された
ことを特徴とする請求項１ないし７のいずれかに記載の
半導体装置。 - 【請求項９】前記薄膜層がポリシリコンで形成されたこ
とを特徴とする請求項１ないし７のいずれかに記載の半
導体装置。 - 【請求項１０】１段の前記ｐｎダイオードの逆阻止電圧
値と、前記ｐｎダイオードの段数の積が、前記ＭＩＳ型
半導体装置のソース・ドレインの間のブレイクダウン電
圧より大きな値で形成されていることを特徴とする請求
項１ないし６のいずれかに記載の半導体装置。 - 【請求項１１】前記薄膜層が複数本からなることを特徴
とする請求項１ないし７のいずれかに記載の半導体装
置。 - 【請求項１２】１本の前記薄膜層に、前記薄膜層の複数
段のｐｎダイオードの中間段に、前記ドレイン電極と前
記ソース電極に沿って形成された薄膜抵抗体層が接続さ
れたことを特徴とする請求項１ないし６のいずれかに記
載の半導体装置。 - 【請求項１３】前記薄膜抵抗体層がｐｎダイオードのｐ
型層もしくはｎ型層のどちらかであることを特徴とする
請求項１２に記載の半導体装置。 - 【請求項１４】第１導電型の半導体基板の表面層に選択
的にそれぞれ形成された第１導電型のベース領域および
第２導電型で低濃度のオフセット領域と、前記ベース領
域の表面層に選択的に形成された第２導電型の高濃度の
ソース領域と、前記オフセット領域の表面層に選択的に
形成された第２導電型の高濃度のドレイン領域と、前記
ソース領域と前記オフセット領域に挟まれた前記ベース
領域上に少なくとも形成されたゲート絶縁膜と、該ゲー
ト絶縁膜上に形成されたゲート電極と、前記ソース領域
上に形成されたソース電極と、前記ドレイン領域上に形
成されたドレイン電極と、前記オフセット領域上に選択
的に形成されたフィールド絶縁膜とからなるＭＩＳ型半
導体装置であって、前記ソース電極と前記ドレイン電極
がどちらかを囲むように形成され、前記ソース電極と一
端が接続する第１の薄膜層の複数段のｐｎダイオード
と、該第１の薄膜層の複数段のｐｎダイオードの他端と
一端が接続する第１の薄膜抵抗層と、該第１の薄膜抵抗
層の他端と、一端が接続し、他端が前記ドレイン電極と
接続する第２の薄膜層の複数段のｐｎダイオードとを有
することを特徴とする半導体装置。 - 【請求項１５】前記第１および第２の薄膜層の複数段の
ｐｎダイオード上に第１の層間絶縁膜を形成し、該第１
の層間絶縁膜上に前記第１の薄膜抵抗層を形成し、前記
第１および第２の薄膜層の複数段のｐｎダイオードの中
間段上の前記第１の層間絶縁膜に接続孔をそれぞれ形成
し、該接続孔を介して、前記第１および第２の薄膜層の
複数段のｐｎダイオードの中間段と前記第１の薄膜抵抗
層を電気的に接続し、前記第１の薄膜抵抗層が、前記ソ
ース電極もしくは前記ドレイン電極に沿って形成される
ことを特徴とする請求項１４に記載の半導体装置。 - 【請求項１６】前記ソース電極および前記ドレイン電極
が、前記ソース領域および前記ドレイン領域を延出し、
前記第１の薄膜抵抗層と投影的に重なり合い、前記第１
の薄膜層の複数段のｐｎダイオードの一端が、前記ソー
ス領域近傍の前記ソース電極と接続し、前記第１の薄膜
層の複数段のｐｎダイオードの他端が、前記ドレイン領
域近傍の前記ドレイン電極と接続することを特徴とする
請求項１４または１５に記載の半導体装置。 - 【請求項１７】前記第１の薄膜抵抗層が低抵抗のポリシ
リコンで形成されることを特徴とする請求項１５または
１６に記載の半導体装置。 - 【請求項１８】前記第１の薄膜抵抗層がアルミ抵抗膜で
形成されることを特徴とする請求項１４ないし１７のい
ずれかに記載の半導体装置。 - 【請求項１９】前記第１および第２の薄膜層の複数段の
ｐｎダイオード上と、前記薄膜抵抗層上に第２の層間絶
縁膜を形成し、該第２の層間絶縁膜上に前記ソース電極
と前記ドレイン電極がどちらかを囲むように形成され、
前記ソース電極と前記ドレイン電極に挟まれた箇所の前
記第２の層間絶縁膜内に第２の薄膜抵抗層を形成するこ
とを特徴とする請求項１４ないし１８のいずれかに記載
の半導体装置。 - 【請求項２０】前記ソース電極および前記ドレイン電極
が、前記ソース領域および前記ドレイン領域を延出し、
前記第２の薄膜抵抗層と投影的に重なり合い、前記第１
の薄膜層の複数段のｐｎダイオードの一端が、前記ソー
ス領域近傍の前記ソース電極と接続し、前記第１の薄膜
層の複数段のｐｎダイオードの他端が、前記ドレイン領
域近傍の前記ドレイン電極と接続することを特徴とする
請求項１９に記載の半導体装置。 - 【請求項２１】前記第２の薄膜抵抗層が、前記第１、第
２の薄膜層の複数段のｐｎダイオードもしくは前記第１
の薄膜抵抗層に、接続孔を介して接続することを特徴と
する請求項１９または２０に記載の半導体装置。 - 【請求項２２】前記ソース電極および前記ドレイン電極
の側面が直線部分と半円部分からなり、該直線部分同士
が対向し、前記半円部分が対向する平面パターンで、前
記半円部分のソース電極とドレイン電極に挟まれた箇所
に前記第１の薄膜抵抗層が配置され、該第１の薄膜抵抗
層の幅が、前記半円部分の両端部の箇所より、前記半円
部分の中央部の箇所が広いことを特徴とする請求項１４
ないし２１のいずれかに記載の半導体装置。 - 【請求項２３】第１導電型の半導体基板の表面層に選択
的にそれぞれ形成された第１導電型のベース領域および
第２導電型で低濃度のオフセット領域と、前記ベース領
域の表面層に選択的に形成された第２導電型の高濃度の
ソース領域と、前記オフセット領域の表面層に選択的に
形成された第２導電型の高濃度のドレイン領域と、前記
ソース領域と前記オフセット領域に挟まれた前記ベース
領域上に少なくとも形成されたゲート絶縁膜と、該ゲー
ト絶縁膜上に形成されたゲート電極と、前記ソース領域
上に形成されたソース電極と、前記ドレイン領域上に形
成されたドレイン電極と、前記オフセット領域上に選択
的に形成されたフィールド絶縁膜とからなるＭＩＳ型半
導体装置であって、前記ソース電極と前記ドレイン電極
がどちらかを囲むように形成され、前記ソース電極と前
記ドレイン電極に挟まれた箇所で、前記ソース電極と前
記ドレイン電極に沿うように一周して形成される第３の
薄膜抵抗層と、前記ソース電極と一端が接続する第１の
薄膜層の複数段のｐｎダイオードと、該第１の薄膜層の
複数段のｐｎダイオードの他端と第１箇所で接続する第
３の薄膜抵抗層と、該第３の薄膜抵抗層の他箇所と、一
端が接続し、他端が前記ドレイン電極と接続する第２の
薄膜層の複数段のｐｎダイオードとを有することを特徴
とする半導体装置。 - 【請求項２４】前記ソース電極および前記ドレイン電極
の側面が直線部分と半円部分からなり、該直線部分同士
が対向し、前記半円部分が対向する平面パターンで、前
記半円部分のソース電極とドレイン電極に挟まれた箇所
の第３の薄膜抵抗層の幅が、前記半円部分の両端部の箇
所より、前記半円部分の中央部の箇所が広いことを特徴
とする請求項２３に記載の半導体装置。 - 【請求項２５】前記第３の薄膜抵抗層が低抵抗のポリシ
リコンで形成されることを特徴とする請求項１５または
１６に記載の半導体装置。 - 【請求項２６】前記第３の薄膜抵抗層がアルミ抵抗膜で
形成されることを特徴とする請求項２３または２４のい
ずれかに記載の半導体装置。
Priority Applications (2)
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|---|---|---|---|
| JP2000146703A JP4797225B2 (ja) | 1999-05-27 | 2000-05-18 | 半導体装置 |
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|---|---|---|---|
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| JP11-147551 | 1999-05-27 | ||
| JP14755199 | 1999-05-27 | ||
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|---|---|
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|---|---|---|---|
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Cited By (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005109483A (ja) * | 2003-09-30 | 2005-04-21 | Agere Systems Inc | 埋込み軽ドープ・ドレイン領域を含む金属酸化膜半導体デバイス |
| US6888206B2 (en) | 2002-05-27 | 2005-05-03 | Mitsubishi Denki Kabushiki Kaisha | Power semiconductor device and method of manufacturing the same |
| JP2005129947A (ja) * | 2003-10-24 | 2005-05-19 | Infineon Technologies Ag | 薄膜抵抗器を含むモノリシック集積回路およびその製造方法 |
| JP2007134588A (ja) * | 2005-11-11 | 2007-05-31 | Sanken Electric Co Ltd | 半導体装置 |
| JP2008153636A (ja) * | 2006-11-20 | 2008-07-03 | Fuji Electric Device Technology Co Ltd | 半導体装置、半導体集積回路、スイッチング電源用制御ｉｃおよびスイッチング電源装置 |
| JP2010118548A (ja) * | 2008-11-13 | 2010-05-27 | Mitsubishi Electric Corp | 半導体装置 |
| JP2012175029A (ja) * | 2011-02-24 | 2012-09-10 | Sanken Electric Co Ltd | 半導体装置 |
| JP2013041994A (ja) * | 2011-08-16 | 2013-02-28 | Sanken Electric Co Ltd | 半導体装置 |
| WO2013069408A1 (ja) * | 2011-11-11 | 2013-05-16 | 富士電機株式会社 | 半導体装置 |
| JP2015035618A (ja) * | 2014-10-16 | 2015-02-19 | 三菱電機株式会社 | 半導体装置 |
| DE10303232B4 (de) * | 2002-01-31 | 2015-04-02 | Infineon Technologies Ag | Hochvolt-MOS-Feldeffekttransistor |
| JP2015230965A (ja) * | 2014-06-05 | 2015-12-21 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| JP2016042542A (ja) * | 2014-08-19 | 2016-03-31 | 富士電機株式会社 | 半導体装置及びその製造方法 |
| JP2016081992A (ja) * | 2014-10-14 | 2016-05-16 | 富士電機株式会社 | 半導体装置 |
| US9461115B2 (en) | 2006-03-24 | 2016-10-04 | Fuji Electric Co., Ltd. | Junction field effect transistor, integrated circuit for switching power supply, and switching power supply |
| JP2017059743A (ja) * | 2015-09-18 | 2017-03-23 | 株式会社東芝 | 半導体装置 |
| JP2017112356A (ja) * | 2015-12-15 | 2017-06-22 | 富士電機株式会社 | 半導体装置 |
| CN110612598A (zh) * | 2018-04-16 | 2019-12-24 | 松下知识产权经营株式会社 | 半导体装置 |
| JP2020004851A (ja) * | 2018-06-28 | 2020-01-09 | エイブリック株式会社 | 半導体装置及び半導体チップ |
| JP2022537129A (ja) * | 2019-06-19 | 2022-08-24 | パワー・インテグレーションズ・インコーポレーテッド | 電力半導体デバイスにおける絶縁破壊電圧を高めるための結合された多結晶シリコンガードリング |
Citations (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04332173A (ja) * | 1991-05-07 | 1992-11-19 | Fuji Electric Co Ltd | プレーナ型半導体装置及びその製造方法 |
| JPH0677470A (ja) * | 1992-06-24 | 1994-03-18 | Toshiba Corp | 半導体装置 |
| JPH06120510A (ja) * | 1992-08-17 | 1994-04-28 | Fuji Electric Co Ltd | 高耐圧ｍｉｓ電界効果トランジスタおよび半導体集積回路 |
| JPH0786580A (ja) * | 1993-09-17 | 1995-03-31 | Toshiba Corp | 高耐圧半導体装置 |
| JPH07326743A (ja) * | 1994-05-31 | 1995-12-12 | Fuji Electric Co Ltd | プレーナ型半導体素子 |
| JPH0818041A (ja) * | 1994-06-29 | 1996-01-19 | Rohm Co Ltd | 高耐圧半導体装置およびその製造方法 |
| JPH0832031A (ja) * | 1994-07-05 | 1996-02-02 | Motorola Inc | 高電圧のプレーナ端部終端構造物とその製造方法 |
| JPH08213600A (ja) * | 1994-12-21 | 1996-08-20 | Nec Corp | 半導体装置及びその製造方法 |
| JPH09116151A (ja) * | 1995-09-18 | 1997-05-02 | Texas Instr Inc <Ti> | 非対称型トランジスタおよびその製造方法 |
| JPH10163482A (ja) * | 1996-11-27 | 1998-06-19 | Denso Corp | 絶縁分離型半導体装置 |
| JPH11330456A (ja) * | 1998-05-07 | 1999-11-30 | Fuji Electric Co Ltd | 半導体装置 |
-
2000
- 2000-05-18 JP JP2000146703A patent/JP4797225B2/ja not_active Expired - Fee Related
Patent Citations (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04332173A (ja) * | 1991-05-07 | 1992-11-19 | Fuji Electric Co Ltd | プレーナ型半導体装置及びその製造方法 |
| JPH0677470A (ja) * | 1992-06-24 | 1994-03-18 | Toshiba Corp | 半導体装置 |
| JPH06120510A (ja) * | 1992-08-17 | 1994-04-28 | Fuji Electric Co Ltd | 高耐圧ｍｉｓ電界効果トランジスタおよび半導体集積回路 |
| JPH0786580A (ja) * | 1993-09-17 | 1995-03-31 | Toshiba Corp | 高耐圧半導体装置 |
| JPH07326743A (ja) * | 1994-05-31 | 1995-12-12 | Fuji Electric Co Ltd | プレーナ型半導体素子 |
| JPH0818041A (ja) * | 1994-06-29 | 1996-01-19 | Rohm Co Ltd | 高耐圧半導体装置およびその製造方法 |
| JPH0832031A (ja) * | 1994-07-05 | 1996-02-02 | Motorola Inc | 高電圧のプレーナ端部終端構造物とその製造方法 |
| JPH08213600A (ja) * | 1994-12-21 | 1996-08-20 | Nec Corp | 半導体装置及びその製造方法 |
| JPH09116151A (ja) * | 1995-09-18 | 1997-05-02 | Texas Instr Inc <Ti> | 非対称型トランジスタおよびその製造方法 |
| JPH10163482A (ja) * | 1996-11-27 | 1998-06-19 | Denso Corp | 絶縁分離型半導体装置 |
| JPH11330456A (ja) * | 1998-05-07 | 1999-11-30 | Fuji Electric Co Ltd | 半導体装置 |
Cited By (29)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10303232B4 (de) * | 2002-01-31 | 2015-04-02 | Infineon Technologies Ag | Hochvolt-MOS-Feldeffekttransistor |
| US6888206B2 (en) | 2002-05-27 | 2005-05-03 | Mitsubishi Denki Kabushiki Kaisha | Power semiconductor device and method of manufacturing the same |
| JP2005109483A (ja) * | 2003-09-30 | 2005-04-21 | Agere Systems Inc | 埋込み軽ドープ・ドレイン領域を含む金属酸化膜半導体デバイス |
| JP2005129947A (ja) * | 2003-10-24 | 2005-05-19 | Infineon Technologies Ag | 薄膜抵抗器を含むモノリシック集積回路およびその製造方法 |
| JP2007134588A (ja) * | 2005-11-11 | 2007-05-31 | Sanken Electric Co Ltd | 半導体装置 |
| US9461115B2 (en) | 2006-03-24 | 2016-10-04 | Fuji Electric Co., Ltd. | Junction field effect transistor, integrated circuit for switching power supply, and switching power supply |
| JP2008153636A (ja) * | 2006-11-20 | 2008-07-03 | Fuji Electric Device Technology Co Ltd | 半導体装置、半導体集積回路、スイッチング電源用制御ｉｃおよびスイッチング電源装置 |
| US8680622B2 (en) | 2006-11-20 | 2014-03-25 | Fuji Electric Co., Ltd. | Semiconductor device, integrated circuit including the semiconductor device, control IC for switching power supply and the switching power supply |
| US8860145B2 (en) | 2006-11-20 | 2014-10-14 | Fuji Electric Co., Ltd. | Semiconductor device, integrated circuit including the semiconductor device, control IC for switching power supply and the switching power supply |
| JP2010118548A (ja) * | 2008-11-13 | 2010-05-27 | Mitsubishi Electric Corp | 半導体装置 |
| US8390069B2 (en) | 2008-11-13 | 2013-03-05 | Mitsubishi Electric Corporation | Semiconductor device |
| US9276094B2 (en) | 2008-11-13 | 2016-03-01 | Mitsubishi Electric Corporation | Semiconductor device |
| US8853737B2 (en) | 2008-11-13 | 2014-10-07 | Mitsubishi Electric Company | Semiconductor device |
| JP2012175029A (ja) * | 2011-02-24 | 2012-09-10 | Sanken Electric Co Ltd | 半導体装置 |
| JP2013041994A (ja) * | 2011-08-16 | 2013-02-28 | Sanken Electric Co Ltd | 半導体装置 |
| US9443966B2 (en) | 2011-11-11 | 2016-09-13 | Fuji Electric Co., Ltd. | High breakdown voltage semiconductor device |
| JP5321768B1 (ja) * | 2011-11-11 | 2013-10-23 | 富士電機株式会社 | 半導体装置 |
| WO2013069408A1 (ja) * | 2011-11-11 | 2013-05-16 | 富士電機株式会社 | 半導体装置 |
| JP2015230965A (ja) * | 2014-06-05 | 2015-12-21 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| JP2016042542A (ja) * | 2014-08-19 | 2016-03-31 | 富士電機株式会社 | 半導体装置及びその製造方法 |
| JP2016081992A (ja) * | 2014-10-14 | 2016-05-16 | 富士電機株式会社 | 半導体装置 |
| JP2015035618A (ja) * | 2014-10-16 | 2015-02-19 | 三菱電機株式会社 | 半導体装置 |
| JP2017059743A (ja) * | 2015-09-18 | 2017-03-23 | 株式会社東芝 | 半導体装置 |
| JP2017112356A (ja) * | 2015-12-15 | 2017-06-22 | 富士電機株式会社 | 半導体装置 |
| CN110612598A (zh) * | 2018-04-16 | 2019-12-24 | 松下知识产权经营株式会社 | 半导体装置 |
| JP2020004851A (ja) * | 2018-06-28 | 2020-01-09 | エイブリック株式会社 | 半導体装置及び半導体チップ |
| JP7045271B2 (ja) | 2018-06-28 | 2022-03-31 | エイブリック株式会社 | 半導体装置及び半導体チップ |
| JP2022537129A (ja) * | 2019-06-19 | 2022-08-24 | パワー・インテグレーションズ・インコーポレーテッド | 電力半導体デバイスにおける絶縁破壊電圧を高めるための結合された多結晶シリコンガードリング |
| JP7307201B2 (ja) | 2019-06-19 | 2023-07-11 | パワー・インテグレーションズ・インコーポレーテッド | 電力半導体デバイスにおける絶縁破壊電圧を高めるための結合された多結晶シリコンガードリング |
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| Publication number | Publication date |
|---|---|
| JP4797225B2 (ja) | 2011-10-19 |
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