JP2017059743A - 半導体装置 - Google Patents

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Abstract

【課題】オン抵抗の上昇が抑制される半導体装置を提供する。
【解決手段】半導体装置は、第１窒化物半導体層２１と、第１窒化物半導体層２１の上に設けられた第２窒化物半導体層２２と、第２窒化物半導体層２２の上に設けられた、第１電極５１Ａと、第２電極５２Ａと、第１電極５１Ａと第２電極５２Ａとの間に設けられた第３電極５３Ａと、第１電極５１Ａと第２電極５２Ａとの間に設けられた絶縁層４０と、第２電極５２Ａと第３電極５３Ａとの間において絶縁層４０内に設けられ、第２電極５２Ａと第３電極５３Ａとを電気的に接続する導電体６１であって、複数の導電領域６１ａ〜６１ｄを有する。複数の導電領域６１ａ〜６１ｄは、第１電極５１Ａから第２電極５２Ａに向かう第１方向において並び、複数の導電領域６１ａ〜６１ｄは、互いに電気的に接続されている。
【選択図】図１

Description

本発明の実施形態は、半導体装置に関する。
高耐圧で低損失のパワーデバイスとしてＨＥＭＴ（High Electron Mobility Transistor）等の半導体装置が注目されている。ＨＥＭＴにおいて、ソース電極とドレイン電極との間に高電圧を印加すると、例えば、ソース電極側のドレイン電極端における電界集中によって二次元電子（２ＤＥＧ）が半導体層とゲート絶縁膜との界面またはゲート絶縁膜中に捕獲される場合がある。この捕獲された電子が生じる電界によって、チャネル領域の２ＤＥＧが空乏化され、ソース電極とドレイン電極との間におけるオン抵抗が上昇する場合がある。
特開２００９−２５３１２６号公報
本発明が解決しようとする課題は、オン抵抗の上昇が抑制される半導体装置を提供することである。
実施形態の半導体装置は、第１窒化物半導体層と、前記第１窒化物半導体層の上に設けられ、前記第１窒化物半導体層のバンドギャップ幅以上のバンドギャップ幅を有する第２窒化物半導体層と、前記第２窒化物半導体層の上に設けられた第１電極と、前記第２窒化物半導体層の上に設けられた第２電極と、前記第２窒化物半導体層の上に設けられ、前記第１電極と前記第２電極との間に設けられた第３電極と、前記第２窒化物半導体層の上に設けられ、前記第１電極と前記第２電極との間に設けられた絶縁層と、前記第２電極と前記第３電極との間において前記絶縁層内に設けられ、前記第２電極と前記第３電極とを電気的に接続するか、または、前記第１電極と前記第２電極との間において前記絶縁層内に設けられ、前記第１電極と前記第２電極とを電気的に接続する導電体であって、複数の導電領域を有し、前記複数の導電領域は、前記第１電極から前記第２電極に向かう第１方向において並び、前記複数の導電領域は、互いに電気的に接続されている導電体と、備える。
図１（ａ）は、第１実施形態に係る半導体装置を表す模式的断面図である。図１（ｂ）は、第１実施形態に係る半導体装置を表す模式的上面図である。 図２（ａ）は、第１実施形態に係る半導体装置の作用を表すグラフ図である。図２（ｂ）は、第１参考例に係る半導体装置の作用を表す模式的断面図である。図２（ｃ）は、第１実施形態に係る半導体装置の作用を表す模式的断面図である。 図３は、第１実施形態に係る半導体装置の別の作用を表すグラフ図である。 図４（ａ）は、第２参考例に係る半導体装置を表す模式的断面図である。図４（ｂ）は、第３参考例に係る半導体装置を表す模式的断面図である。 図５は、第２実施形態に係る半導体装置を表す模式的上面図である。 図６は、第３実施形態に係る半導体装置を表す模式的上面図である。 図７（ａ）は、第４実施形態に係る半導体装置を表す模式的断面図である。図７（ｂ）は、第４実施形態に係る半導体装置を表す模式的上面図である。 図８は、第５実施形態に係る半導体装置を表す模式的上面図である。 図９（ａ）は、第６実施形態に係る半導体装置を表す模式的断面図である。図９（ｂ）は、第６実施形態に係る半導体装置を表す模式的上面図である。 図１０は、第７実施形態に係る半導体装置を表す模式的上面図である。 図１１（ａ）〜図１１（ｂ）は、実施形態に係る半導体装置の製造過程の製造過程を表す模式的断面図である。 図１２（ａ）〜図１２（ｂ）は、実施形態に係る半導体装置の製造過程の製造過程を表す模式的断面図である。 図１３（ａ）〜図１３（ｂ）は、実施形態に係る半導体装置の製造過程の製造過程を表す模式的断面図である。
以下、図面を参照しつつ、実施形態について説明する。以下の説明では、同一の部材には同一の符号を付し、一度説明した部材については適宜その説明を省略する。各図には、ＸＹＺ座標系が導入される場合がある。
（第１実施形態）
図１（ａ）は、第１実施形態に係る半導体装置を表す模式的断面図である。図１（ｂ）は、第１実施形態に係る半導体装置を表す模式的上面図である。図１（ａ）は、図１（ｂ）におけるＡ１−Ａ２線に沿った断面が表されている。
第１実施形態に係る半導体装置１は、基板１０と、第１窒化物半導体層（以下、例えば、第１半導体層２１）と、第２窒化物半導体層（以下、例えば、第２半導体層２２）と、ゲート絶縁膜３０と、第１電極５１Ａと、第２電極５２Ａと、第３電極５３Ａと、絶縁層４０と、導電体６１と、を備える。半導体装置１は、例えば、ノーマリオン型のＨＥＭＴである。
基板１０は、例えば、シリコン（Ｓｉ）を含む。基板１０は、シリコン基板に限らず、サファイア基板、ダイアモンド基板、シリコン炭化物基板、カーボン基板、窒化物半導体基板、ボロン窒化物基板、またはゲルマニウム基板等であってもよい。
第１半導体層２１は、基板１０の上に設けられている。第１半導体層２１は、ＨＥＭＴにおけるキャリア走行層である。第１半導体層２１は、ＡｌＸＧａ１−ＸＮ（０≦Ｘ≦１）を含む。
例えば、第１半導体層２１は、ノンドープの窒化アルミニウムガリウム（ＡｌＸＧａ１−ＸＮ（０≦Ｘ≦１））を含む。第１半導体層２１は、ＧａｘＩｎ１−ｘＮｙＡｓ１−ｙ（０≦ｘ≦１、０≦ｙ≦１）、ＡｌｘＩｎｙＧａ１−ｘ−ｙＮ（０≦ｘ≦１、０≦ｙ≦１）、およびＢｘＩｎ１−ｘＮ（０≦ｘ≦１）のいずれかを含んでもよい。また、基板１０と第１半導体層２１との間には、バッファ層を設けてもよい。
第２半導体層２２は、第１半導体層２１の上に設けられている。第２半導体層２２は、ＨＥＭＴにおける障壁層である。第２半導体層２２は、ＡｌＹＧａ１−ＹＮ（０≦Ｙ≦１、Ｘ＜Ｙ）を含む。第２半導体層２２は、第１半導体層２１のバンドギャップ幅以上のバンドギャップ幅を有する。
例えば、第２半導体層２２は、ノンドープもしくはｎ形の窒化アルミニウムガリウム（ＡｌＹＧａ１−ＹＮ（０≦Ｙ≦１、Ｘ＜Ｙ））を含む。第２半導体層２２は、ＧａｘＩｎ１−ｘＮｙＡｓ１−ｙ（０≦ｘ≦１、０≦ｙ≦１）、ＡｌｘＩｎｙＧａ１−ｘ−ｙＮ（０≦ｘ≦１、０≦ｙ≦１）、およびＢｘＩｎ１−ｘＮ（０≦ｘ≦１）のいずれかを含んでもよい。第１半導体層２１内において、第１半導体層２１と第２半導体層２２の界面付近には二次元電子（２ＤＥＧ）が発生している。
ゲート絶縁膜３０は、第２半導体層２２の上に設けられている。ゲート絶縁膜３０は、シリコン窒化物（Ｓｉ３Ｎ４）、シリコン酸化物（ＳｉＯ２）、アルミニウム酸化物（Ａｌ２Ｏ３）のいずれかを含む。
第１電極５１Ａは、第２半導体層２２の上に設けられている。第１電極５１Ａは、ＨＥＭＴにおけるソース電極である。第１電極５１Ａは、第２半導体層２２とオーミック接触をしている。
第２電極５２Ａは、第２半導体層２２の上に設けられている。第２電極５２Ａは、ＨＥＭＴにおけるドレイン電極である。第２電極５２Ａは、第２半導体層２２とオーミック接触をしている。
第３電極５３Ａは、ゲート絶縁膜３０を介して第２半導体層２２の上に設けられている。第３電極５３Ａは、ＨＥＭＴにおけるゲート電極５３Ａｇと、ゲートフィールドプレート電極５３Ａｆと、を有する。第３電極５３Ａは、第１電極５１Ａと第２電極５２Ａとの間に設けられている。ゲートフィールドプレート電極５３Ａｆと第２電極５２Ａとの間の距離は、ゲート電極５３Ａｇと第２電極５２Ａとの間の距離よりも短い。
第１電極５１Ａ、第２電極５２Ａ、および第３電極５３ＡのＸ−Ｙ平面おける外形は、例えば、円状である（図１（ｂ））。
第１電極５１Ａ、第２電極５２Ａ、または第３電極５３Ａは、Ｐｔ、Ｎｉ、Ｐｄ、Ａｕ、Ｗ、Ｃｒ、Ｎｂ、Ｔａ、Ｍｇ、Ｔｉ、Ａｌ、Ｃｕ、ポリシリコンの少なくともいずれかを含む。
絶縁層４０は、第２半導体層２２の上に設けられている。絶縁層４０は、ＨＥＭＴにおける保護層である。絶縁層４０は、第１電極５１Ａと第２電極５２Ａとの間に設けられている。例えば、絶縁層４０は、第１電極５１Ａと第３電極５３Ａとの間、および第３電極５３Ａと第２電極５２Ａとの間に設けられている。
絶縁層４０は、第２半導体層２２の側に設けられた絶縁層４０ａと、絶縁層４０ａの上に設けられた絶縁層４０ｂと、を有する。ゲートフィールドプレート電極５３Ａｆは、絶縁層４０ａの上に設けられている。換言すれば、絶縁層４０ａの一部は、Ｚ方向において、ゲートフィールドプレート電極５３Ａｆとゲート絶縁膜３０との間に設けられている。絶縁層４０ａと絶縁層４０ｂとが同じ材料を含むとき、絶縁層４０ａと絶縁層４０ｂとの間の境界は、ほぼなくなる。例えば、絶縁層４０は、シリコン窒化物を含む。
導電体６１は、第２電極５２Ａと第３電極５３Ａとの間に設けられている。導電体６１は、第２電極５２Ａと第３電極５３Ａとの間に位置する。導電体６１は、第２電極５２Ａと第３電極５３Ａとを電気的に接続する。導電体６１は、ポリシリコンまたはＩＴＯ（Indium Tin Oxide）などの導電性酸化膜を含む。
導電体６１は、複数の導電領域６１ａ、６１ｂ、６１ｃ、６１ｄを有する。複数の導電領域６１ａ〜６１ｄは、第１電極５１Ａから第２電極５２Ａに向かう第１方向（例えば、図中に示す矢印Ｂ）において並んでいる。つまり、矢印Ｂの方向においては、複数の導電領域６１ａ〜６１ｄのそれぞれは、互いに接触していない。但し、複数の導電領域６１ａ〜６１ｄは、互いに電気的に接続されている（図１（ｂ））。
例えば、複数の導電領域６１ａ〜６１ｄのそれぞれは、直列に接続されている。導電体６１の長さは、第２電極５２Ａと第３電極５３Ａとの間の距離よりも長い。例えば、直列に接続された複数の導電領域６１ａ〜６１ｄの長さ、つまり、複数の導電領域６１ａ〜６１ｄのそれぞれの長さの合計は、第２電極５２Ａと第３電極５３Ａとの間の距離よりも長い。
例えば、第１電極５１Ａは、第３電極５３Ａに囲まれている。第３電極５３Ａは、第２電極５２Ａに囲まれている。第３電極５３Ａは、複数の導電領域６１ａ〜６１ｄに囲まれている。導電領域６１ａは、導電領域６１ｂに囲まれている。導電領域６１ｂは、導電領域６１ｃに囲まれている。導電領域６１ｃは、導電領域６１ｄに囲まれている。つまり、直列に接続された複数の導電領域６１ａ〜６１ｄは、第２半導体層２２の上において、螺旋状に配置されている。
実施形態においては、複数の導電領域の数、複数の導電領域のそれぞれの幅、複数の導電領域の間隔は、図示した例に限らない。
本実施形態に係る半導体装置１の作用について説明する。以下に説明する作用は、半導体装置１の作用の一例である。
図２（ａ）は、第１実施形態に係る半導体装置の作用を表すグラフ図である。図２（ｂ）は、第１参考例に係る半導体装置の作用を表す模式的断面図である。図２（ｃ）は、第１実施形態に係る半導体装置の作用を表す模式的断面図である。
図２（ａ）において、横軸に示すＸ１は、第１電極５１Ａ（ソース）の第２電極５２Ａ（ドレイン）側の端の位置である。Ｘ２は、第３電極５３Ａ（ゲート）の第１電極５１Ａ（ソース）側の端の位置である。Ｘ３は、第３電極５３Ａ（ゲート）の第２電極５２Ａ（ドレイン）側の端の位置である。Ｘ４は、第２電極５２Ａ（ドレイン）の第３電極５３Ａ（ゲート）側の端の位置である。Ｙ１〜Ｙ４は、導電領域６１ａ〜６１ｄの第２電極５２Ａ（ドレイン）側の端の位置である。縦軸は、電位（Ｖ）である。
また、図２（ｃ）において、第１電極５１Ａの端から第２電極５２Ａの端まで延びるＰ−Ｑ線は、導電体６１（導電領域６１ａ〜６１ｄ）の下端に位置している。図２（ｂ）においても、Ｐ−Ｑ線が図２（ｃ）と同じ位置に描かれている。
ＨＥＭＴにおいて、ソース電極とドレイン電極との間に高電圧を印加すると、例えば、ドレイン電極端における電界集中により、２ＤＥＧが障壁層とゲート絶縁膜との界面に存在する界面準位、またはゲート絶縁膜、並びに保護膜に存在する欠陥に捕獲される。この捕獲された電子が生じる電界によって、チャネル領域の２ＤＥＧが空乏化され、ソース電極とドレイン電極との間におけるオン抵抗が上昇する場合がある。この現象を電流コラプスと呼ぶ。保護膜の静電ポテンシャルが上がると、電流コラプスがさらに起き易くなる。
例えば、図２（ｂ）に示す半導体装置１０１においては、第３電極５３Ａと第２電極５２Ａとの間に導電体６１（導電領域６１ａ〜６１ｄ）が設けられていない。半導体装置１０１においては、導電体６１の部分が絶縁層４０になっている。半導体装置１０１は、ノーマリオン型のＨＥＭＴである。
ここで、第１電極５１Ａの電位Ｖｓに対して、第２電極５２Ａに高い電圧Ｖｄを印加し、オフ状態の半導体装置１、１０１を想定する。この状態を、実施形態では、ストレス状態と呼ぶ。例えば、Ｖｓは、０Ｖで、Ｖｄは、約５００Ｖである。第３電極５３Ａには、第１電極５１Ａの電位Ｖｓよりも低い電位Ｖｇが印加されている。例えば、Ｖｇは、−１０Ｖ〜−２０Ｖである。これは、半導体装置１、１０１がノーマリオン型のＨＥＭＴで、第３電極５３Ａに負の電位を印加することで、半導体装置１、１０１がオフ状態になるからである。
半導体装置１、１０１がストレス状態になった直後からは、チャネル領域において、第１電極５１Ａの側から第２電極５２Ａの側に向かって空乏層が延びる。これにより、チャネル領域においては、第２電極５２Ａの側よりも、第１電極５１Ａの側の方が抵抗が高くなる。
図２（ｂ）、（ｃ）では、第３電極５３Ａと第２電極５２Ａとの間のチャネル領域において、任意の３箇所を選び、それぞれの抵抗を、抵抗Ｒ１、Ｒ２、Ｒ３としている。ストレス状態の直後からは、第１電極５１Ａの側から第２電極５２Ａの側に向かって空乏層が延びる。このため、第１電極５１Ａの側ほど、キャリア（電子）が少なくなっている。これにより、抵抗Ｒ１、Ｒ２、Ｒ３においては、Ｒ１＞Ｒ２＞Ｒ３の関係がある。
また、ストレス状態では、第３電極５３Ａに対して、高い電位が第２電極５２Ａに印加されている。また、抵抗Ｒ１、Ｒ２、Ｒ３は、Ｒ１＞Ｒ２＞Ｒ３の関係を持っている。これにより、チャネル領域における、第２電極５２Ａから第３電極５３Ａに向かう電圧降下は、第３電極５３Ａの側ほど急峻になる。
ここで、半導体装置１０１においては、第３電極５３Ａと第２電極５２Ａとの間に導電体６１がない。半導体装置１０１においては、第３電極５３Ａと第２電極５２Ａとの間の絶縁層４０の電位が浮遊状態にある。これにより、半導体装置１０１の絶縁層４０の電位分布は、チャネル領域の電位分布が反映され易くなる。
例えば、半導体装置１０１におけるＰ−Ｑ線に沿った位置での電位分布は、図２（ａ）において、曲線１０１として描かれている。曲線１０１においては、チャネル領域の電位分布が反映されて、第３電極５３Ａと第２電極５２Ａとの間において、上に凸になり、第３電極５３Ａの側ほど急峻になる曲線を示す。
これに対し、半導体装置１は、第３電極５３Ａ（ゲート）と第２電極５２Ａ（ドレイン）との間に、導電体６１（導電領域６１ａ〜６１ｄ）を有する。これにより、絶縁層４０の電位分布は、チャネル領域の電位分布よりも導電体６１中の導電領域６１ａ、６１ｂ、６１ｃ、６１ｄの電位が反映され易くなる。導電領域６１ａ、６１ｂ、６１ｃ、６１ｄのそれぞれの電位は、導電体６１が第３電極５３Ａと第２電極５２Ａとに接続されている。このため、導電領域６１ａ〜６１ｄのそれぞれの電位は、第３電極５３Ａの電位と第２電極５２Ａの電位との間に収まり、導電領域６１ａ、導電領域６１ｂ、導電領域６１ｃ、導電領域６１ｄの順に電位が高くなっている。
これにより、例えば、半導体装置１におけるＰ−Ｑ線に沿った位置での電位分布は、図２（ａ）において、曲線１として描かれている。曲線１は、第３電極５３Ａと第２電極５２Ａとの間において、曲線１０１よりも相対的に下がった曲線を描いている。
２ＤＥＧにとっては、半導体装置１よりも相対的に電位が高い半導体装置１０１の絶縁層４０中に入り易くなっている。つまり、半導体装置１０１においては、半導体装置１に比べて、２ＤＥＧが第２半導体層２２とゲート絶縁膜３０との界面に存在する界面準位またはゲート絶縁膜３０中に存在する欠陥に捕獲され易くなっている。このトラップされた電子が生じる電界によって、チャネル領域の２ＤＥＧが空乏化され、第１電極５１Ａと第２電極５２Ａとの間におけるオン抵抗が上昇する。また、絶縁層４０内に正極の固定電荷が存在すると、電流コラプスが起き易くなる。
これに対して、半導体装置１では、Ｐ−Ｑ線に沿った位置での電位が半導体装置１０１に比べて下がっている。これにより、半導体装置１では、半導体装置１０１に比べて電流コラプスが起き難くなっている。その結果、半導体装置１では、半導体装置１０１に比べて、第１電極５１Ａと第２電極５２Ａとの間におけるオン抵抗上昇が抑えられる。また、半導体装置１では、絶縁層４０内に正極の固定電荷が存在したとしても、絶縁層４０の電位は、導電領域６１ａ〜６１ｄの電位が反映される。半導体装置１では、半導体装置１０１に比べて電流コラプスが確実に抑えられる。
また、半導体装置１では、第３電極５３Ａから第２電極５２Ａに向かう方向に複数の導電領域６１ａ〜６１ｄを設けている。複数の導電領域６１ａ〜６１ｄのそれぞれの間隔、幅、高さを調整することによって、第３電極５３Ａから第２電極５２Ａに向かう方向における絶縁層４０の電位分布を所望の分布となるように、適宜調整することができる。
例えば、絶縁層４０内の電位分布において、第２電極５２Ａの側ほど、第２電極５２Ａの影響を反映させたいときは、第２電極５２Ａの側の導電領域の幅を広くしたり、第２電極５２Ａの側の導電領域の高さを高くしたりすればよい。また、絶縁層４０内の電位分布において、第３電極５３Ａの側ほど、第３電極５３Ａの影響を反映させたいときは、第３電極５３Ａの側の導電領域の幅を広くしたり、第３電極５３Ａの側の導電領域の高さを高くしたりすればよい。
また、導電体６１が図１（ｂ）に示す螺旋状のパターンをしているときは、第２電極５２Ａの側ほど、導電領域の長さが長くなって、その抵抗が高くなる。このような場合、第２電極５２Ａの側ほど、導電領域の幅を広くしたり、導電領域の高さを高くしたりすることにより、複数の導電領域６１ａ〜６１ｄのそれぞれの抵抗が略同じになる。
図３は、第１実施形態に係る半導体装置の別の作用を表すグラフ図である。
図３の横軸は、第１電極５１Ａと第２電極５２Ａとの間に印加した電圧（ドレイン電圧Ｖｄ）であり、縦軸は、第１電極５１Ａと第２電極５２Ａとの間に流れる電流（ドレイン電流Ｉｄ）である。
例えば、図３に示すイニシャル状態（initial）は、半導体装置にストレスが印加されていないときの電流電圧曲線である。符号１は、半導体装置１の電流電圧曲線で、実線がストレス印加直後の電流電圧曲線、破線がストレス印加してから１秒後の電流電圧曲線である。符号１０１は、半導体装置１０１の電流電圧曲線で、実線がストレス印加直後の電流電圧曲線、破線がストレス印加してから１秒後の電流電圧曲線である。
図３に表すように、ストレスが印加された半導体装置１、１０１では、イニシャルと同じ電圧を印加しても、ともにイニシャルに比べ電流値が低下する。つまり、半導体装置１、１０１では、ストレス印加により電流コラプスが起きて、オン抵抗がイニシャルに比べて上昇すると推測できる。
しかし、半導体装置１の電流値は、半導体装置１０１に比べて相対的に高い。つまり、半導体装置１のように、第３電極５３Ａと第２電極５２Ａとの間に導電体６１（導電領域６１ａ〜６１ｄ）を設け、絶縁層４０の電気的ポテンシャルの上昇を抑えることにより、電流コラプスが抑制されて、オン抵抗の上昇が抑えられることが分かる。
なお、半導体装置１、１０１でともに、破線で示す電流が実線で示す電流よりも高くなるのは、ストレス印加後、１秒後の経過で、電流コラプスが緩和されるためである。
次に、第１参考例とは別の参考例を、図４（ａ）、（ｂ）に示す。
図４（ａ）は、第２参考例に係る半導体装置を表す模式的断面図である。図４（ｂ）は、第３参考例に係る半導体装置を表す模式的断面図である。
図４（ａ）に表す半導体装置１０２では、第３電極５３Ａと第２電極５２Ａとの間において、絶縁層４０に正電荷が帯電されている。このような構造であれば、２ＤＥＧが絶縁層４０に捕獲された後、捕獲された２ＤＥＧの電荷が正電荷によって相殺できる、と考えられる。
しかし、半導体装置１０２では、絶縁層４０に正電荷が恒久的に帯電されているため、ストレス印加時に、２ＤＥＧが絶縁層４０に捕獲され易い構造になっている。これにより、オン抵抗が上昇する。
一方、図４（ｂ）に表す半導体装置１０３では、第３電極５３Ａと第２電極５２Ａとの間において、絶縁層４０に負電荷が帯電されている。このような構造であれば、２ＤＥＧの絶縁層４０への注入が抑えられる、と考えられる。
しかし、半導体装置１０２では、絶縁層４０に負電荷が恒久的に帯電されているため、ストレス印加時に、負電荷に帯電した絶縁層４０直下の２ＤＥＧがチャネル領域から遠ざかり、オン抵抗が上昇してしまう。
このように、第２参考例および第３参考例は、オン抵抗低減という観点からはいずれも好ましくない構造になっている。
（第２実施形態）
図５は、第２実施形態に係る半導体装置を表す模式的上面図である。
半導体装置２においては、第１電極５１Ｂ、第２電極５２Ｂ、および第３電極５３Ｂ（ゲート電極５３Ｂｇ、ゲートフィールドプレート電極５３Ｂｆ）のＸ−Ｙ平面における外形は、例えば、矩形状になっている。第３電極５３Ｂと第２電極５２Ｂとの間には、導電体６２が配置されている。導電体６２は、複数の導電領域６２ａ、６２ｂ、６２ｃ、６２ｄを有する。
半導体装置１では、円状の導電領域６１ａ〜６１ｄが第３電極５３Ａと第２電極５２Ａとの間に螺旋状に配置されている。これに対し、半導体装置２では、矩形状の導電領域６２ａ〜６２ｄが第３電極５３Ｂと第２電極５２Ｂとの間に螺旋状に配置されている。半導体装置２においては、Ａ１−Ａ２線に沿った断面構造が半導体装置１に略同じになる。第２実施形態においても、第１実施形態と同じ効果が得られる。
（第３実施形態）
図６は、第３実施形態に係る半導体装置を表す模式的上面図である。
半導体装置３においては、第１電極５１Ｃ、第２電極５２Ｃ、および第３電極５３Ｃ（ゲート電極５３Ｃｇ、ゲートフィールドプレート電極５３Ｃｆ）のＸ−Ｙ平面における外形は、例えば、矩形状になっている。第３電極５３Ｃと第２電極５２Ｃとの間には、導電体６３が配置されている。導電体６３は、複数の導電領域６３ａ、６３ｂ、６３ｃ、６３ｄ、６３ｅを有する。
半導体装置３においては、第１電極５１Ｃ、第２電極５２Ｃ、第３電極５３Ｃ、および複数の導電領域６３ａ〜６３ｅのそれぞれは、第１電極５１Ｃから第２電極５２Ｃに向かう第１方向に対して交差する第２方向（例えば、Ｘ方向）に延在している。複数の導電領域６３ａ〜６３ｅのそれぞれは、連結領域６３ｆによって互いに接続されている。連結領域６３ｆは、Ｙ方向に延在する。つまり、複数の導電領域６３ａ〜６３ｅの中、隣り合う導電領域は、連結領域６３ｆによって接続されている。複数の導電領域６３ａ〜６３ｅのそれぞれは、直列に接続されている。直列に接続された導電領域６３ａ〜６３ｅの長さは、第２電極５２Ｃと第３電極５３Ｃとの間の距離よりも長い。
半導体装置３においては、Ａ１−Ａ２線に沿った断面構造が半導体装置１に略同じになる。第３実施形態においても、第１実施形態と同じ効果が得られる。
（第４実施形態）
図７（ａ）は、第４実施形態に係る半導体装置を表す模式的断面図である。図７（ｂ）は、第４実施形態に係る半導体装置を表す模式的上面図である。図７（ａ）は、図７（ｂ）におけるＡ１−Ａ２線に沿った断面が表されている。
半導体装置４においては、第１電極５１Ｄ、第２電極５２Ｄ、および第３電極５３ＤのＸ−Ｙ平面における外形は、例えば、円状になっている。例えば、第１電極５１Ｄは、第３電極５３Ｄに囲まれている。第３電極５３Ｄは、第２電極５２Ｄに囲まれている。
半導体装置４においては、導電体６４が第１電極５１Ｄと第２電極５２Ｄとの間に設けられている。導電体６４は、絶縁層４０内に設けられている。導電体６４は、第１電極５１Ｄと第２電極５２Ｄとを電気的に接続する。
導電体６４は、複数の導電領域６４ａ、６４ｂ、６４ｃ、６４ｄ、６４ｅ、６４ｆを有する。複数の導電領域６４ａ〜６４ｆは、例えば、矢印Ｂの方向において並んでいる。複数の導電領域６４ａ〜６４ｆは、互いに電気的に接続されている。例えば、複数の導電領域６４ａ〜６４ｆは、直列に接続されている。直列に接続された複数の導電領域６４ａ〜６４ｆの長さは、第１電極５１Ｄと第２電極５２Ｄとの間の距離よりも長い。
複数の導電領域６４ａ〜６４ｆの中、導電領域６４ｂは、絶縁層４０を介して第３電極５３Ｄの上に設けられている。第１電極５１Ｄは、複数の導電領域６４ａ〜６４ｆに囲まれている。導電領域６４ａは、導電領域６４ｂに囲まれている。導電領域６４ｂは、導電領域６４ｃに囲まれている。導電領域６４ｃは、導電領域６４ｄに囲まれている。導電領域６４ｄは、導電領域６４ｅに囲まれている。導電領域６４ｅは、導電領域６４ｆに囲まれている。つまり、直列に接続された複数の導電領域６４ａ〜６４ｆは、第２半導体層２２の上において、螺旋状に配置されている。
半導体装置４においては、第１電極５１Ｄと第２電極５２Ｄとの間に導電体６４（導電領域６４ａ〜６４ｆ）が設けられている。導電体６４（導電領域６４ａ〜６４ｆ）は、第１電極５１Ｄと第２電極５２Ｄとに電気的に接続されている。半導体装置４においては、ストレスが印加されていないとき、第１電極５１Ｄおよび第２電極５２Ｄは、同じ電位（例えば、０Ｖ）なので、第１電極５１Ｄと第２電極５２Ｄとの間に電流は流れない。
このような構造でも、ストレス印加時には、絶縁層４０の電気的ポテンシャルに導電体６４（導電領域６４ａ〜６４ｆ）の電位が反映される。これにより、絶縁層４０の電気的ポテンシャルの上昇が抑えられる。この結果、第４実施形態においても、電流コラプスが抑制され、オン抵抗の上昇が抑えられる。
また、導電体６４のパターン形状については、図７（ｂ）に示す構造に限らない。例えば、半導体装置２のように、導電領域６４ａ〜６４ｆのそれぞれは、矩形状でもよい。
（第５実施形態）
図８は、第５実施形態に係る半導体装置を表す模式的上面図である。
半導体装置５においては、第１電極５１Ｅ、第２電極５２Ｅ、および第３電極５３ＥのＸ−Ｙ平面における外形は、例えば、矩形状になっている。第３電極５３Ｅと第２電極５２Ｅとの間には、導電体６５が配置されている。導電体６５は、複数の導電領域６５ａ、６５ｂ、６５ｃ、６５ｄ、６５ｅ、６５ｆを有する。
半導体装置５においては、第１電極５１Ｅ、第２電極５２Ｅ、第３電極５３Ｅ、および複数の導電領域６５ａ〜６５ｆのそれぞれは、第１電極５１Ｅから第２電極５２Ｅに向かう第１方向に対して交差する第２方向（例えば、Ｘ方向）に延在している。複数の導電領域６５ａ〜６５ｆのそれぞれは、連結領域６５ｇによって互いに接続されている。連結領域６５ｇは、Ｙ方向に延在する。つまり、複数の導電領域６５ａ〜６５ｆの中、隣り合う導電領域は、連結領域６５ｇによって接続されている。複数の導電領域６５ａ〜６５ｆのそれぞれは、直列に接続されている。直列に接続された導電領域６５ａ〜６５ｆの長さは、第１電極５１Ｅと第２電極５２Ｅとの間の距離よりも長い。
半導体装置５においては、Ａ１−Ａ２線に沿った断面構造が半導体装置４に略同じになる。第５実施形態においても、第４実施形態と同じ効果が得られる。
（第６実施形態）
図９（ａ）は、第６実施形態に係る半導体装置を表す模式的断面図である。図９（ｂ）は、第６実施形態に係る半導体装置を表す模式的上面図である。図９（ａ）は、図９（ｂ）におけるＡ１−Ａ２線に沿った断面が表されている。
半導体装置６においては、第１電極５１Ｆ、第２電極５２Ｆ、および第３電極５３ＦのＸ−Ｙ平面における外形は、例えば、円状になっている。例えば、第１電極５１Ｆは、第３電極５３Ｆに囲まれている。第３電極５３Ｆは、第２電極５２Ｆに囲まれている。
半導体装置６は、第４電極５４Ｆをさらに備える。第４電極５４Ｆは、ソースフィールドプレート電極である。第４電極５４Ｆ、第２半導体層２２および第３電極５３Ｆの上に設けられている。第４電極５４Ｆは、第１電極５１Ｆに接続されている。第４電極５４ＦのＸ−Ｙ平面における外形は、例えば、円状になっている。第４電極５４Ｆは、第２電極５２Ｆに囲まれている。
絶縁層４０は、第２半導体層２２の側に設けられた絶縁層４０ａと、絶縁層４０ａの上に設けられた絶縁層４０ｂと、絶縁層４０ｂの上に設けられた絶縁層４０ｃと、を有する。第４電極５４Ｆは、絶縁層４０ｂの上に設けられている。絶縁層４０ｂと絶縁層４０ｃとが同じ材料を含むとき、絶縁層４０ｂと絶縁層４０ｃとの間の境界は、ほぼなくなる。
半導体装置６においては、導電体６６が第４電極５４Ｆと第２電極５２Ｆとの間に設けられている。第１電極５１Ｆは、第４電極５４Ｆを介して導電体６６に電気的に接続されている。導電体６６は、絶縁層４０内に設けられている。導電体６６は、第４電極５４Ｆと第２電極５２Ｆとを電気的に接続する。
導電体６６は、複数の導電領域６６ａ、６６ｂ、６６ｃ、６６ｄを有する。複数の導電領域６６ａ〜６６ｄは、例えば、矢印Ｂの方向において並んでいる。複数の導電領域６６ａ〜６６ｄは、互いに電気的に接続されている。例えば、複数の導電領域６６ａ〜６６ｄは、直列に接続されている。直列に接続された複数の導電領域６６ａ〜６６ｄの長さは、第４電極５４Ｆと第２電極５２Ｆとの間の距離よりも長い。
第４電極５４Ｆは、複数の導電領域６６ａ〜６６ｄに囲まれている。導電領域６６ａは、導電領域６６ｂに囲まれている。導電領域６６ｂは、導電領域６６ｃに囲まれている。導電領域６６ｃは、導電領域６６ｄに囲まれている。つまり、直列に接続された複数の導電領域６６ａ〜６６ｄは、第２半導体層２２の上において、螺旋状に配置されている。
半導体装置６においては、第４電極５４Ｆと第２電極５２Ｆとの間に導電体６６（導電領域６６ａ〜６６ｄ）が設けられている。導電体６６（導電領域６６ａ〜６６ｄ）は、第４電極５４Ｆと第２電極５２Ｆとに電気的に接続されている。
このような構造でも、ストレス印加時には、絶縁層４０の電気的ポテンシャルに導電体６６（導電領域６６ａ〜６６ｄ）の電位が反映される。これにより、絶縁層４０の電気的ポテンシャルの上昇が抑えられる。その結果、半導体装置６においても、電流コラプスが抑制され、オン抵抗の上昇が抑えられる。また、半導体装置６においては、第４電極５４Ｆによっても絶縁層４０の電気的ポテンシャルの上昇が抑えられる。
また、導電体６６のパターン形状については、図９（ｂ）に示す構造に限らない。例えば、半導体装置２のように、導電領域６６ａ〜６６ｄのそれぞれは、矩形状でもよい。
（第７実施形態）
図１０は、第７実施形態に係る半導体装置を表す模式的上面図である。
半導体装置７においては、第１電極５１Ｇ、第２電極５２Ｇ、第３電極５３Ｇ、および第４電極５４ＧのＸ−Ｙ平面における外形は、例えば、矩形状になっている。第４電極５４Ｇと第２電極５２Ｇとの間には、導電体６７が配置されている。導電体６７は、複数の導電領域６７ａ、６７ｂ、６７ｃ、６７ｄを有する。
半導体装置７においては、第１電極５１Ｇ、第２電極５２Ｇ、第３電極５３Ｇ、第４電極５４Ｇ、および複数の導電領域６７ａ〜６７ｄのそれぞれは、第１電極５１Ｇから第２電極５２Ｇに向かう第１方向に対して交差する第２方向（例えば、Ｘ方向）に延在している。複数の導電領域６７ａ〜６７ｄのそれぞれは、連結領域６７ｅによって互いに接続されている。連結領域６７ｅは、Ｙ方向に延在する。つまり、複数の導電領域６７ａ〜６７ｄの中、隣り合う導電領域は、連結領域６７ｅによって接続されている。複数の導電領域６７ａ〜６７ｄのそれぞれは、直列に接続されている。直列に接続された導電領域６７ａ〜６７ｄの長さは、第１電極５１Ｇと第２電極５２Ｇとの間の距離よりも長い。
半導体装置７においては、Ａ１−Ａ２線に沿った断面構造が半導体装置６に略同じになる。第７実施形態においても、第６実施形態と同じ効果が得られる。
（第８実施形態）
実施形態に係る半導体装置の製造過程を、半導体装置６の製造過程を例に説明する。
図１１（ａ）〜図１３（ｂ）は、実施形態に係る半導体装置の製造過程の製造過程を表す模式的断面図である。
例えば、図１１（ａ）に表すように、基板１０の上に、第１半導体層２１が形成される。第１半導体層２１の上に第２半導体層２２が形成される。第２半導体層２２の上に、ゲート絶縁膜３０が形成される。第２半導体層２２の上には、第１電極５１Ｆと第２電極５２Ｆとが形成される。第２半導体層２２の上には、ゲート絶縁膜３０を介して第３電極５３Ｆが形成される。さらに、ゲート絶縁膜３０の上には、絶縁層４０ａが形成され、絶縁層４０ａおよび第３電極５３Ｆの上には、絶縁層４０ｂが形成される。
次に、図１１（ｂ）に表すように、第１電極５１Ｆ、第２電極５２、および絶縁層４０ｂの上に、導電層６６Ｌが形成される。導電層６６Ｌは、例えば、スパッタリング、ＣＶＤ（Chemical Vapor Deposition）、鍍金等のいずれかの方法で形成される。次に、フォトリソグラフィおよびＲＩＥ（Reactive Ion Etching）により、導電層６６Ｌがパターニングされる。この状態が図１２（ａ）に表されている。
導電体６６（導電領域６６ａ〜６６ｄ）を上面視したときにパターンは、螺旋状になっている（図９（ｂ））。導電層６６Ｌのパターニングにより、複数の導電領域６６ａ〜６６ｄのそれぞれの間隔または幅を適宜調整することができる。
次に、図１２（ｂ）に表すように、第１電極５１Ｆ、第２電極５２Ｆ、導電体６６、および絶縁層４０ｂの上に、絶縁層４０ｃが形成される。
次に、図１３（ａ）に表すように、第１電極５１Ｆの上、第２電極５２Ｆの上の絶縁層４０ｃがフォトリソグラフィおよびＲＩＥによって除去される。さらに、第１電極５１Ｆから第３電極５３Ｆにかけての絶縁層４０ｂの上の絶縁層４０ｃも、フォトリソグラフィおよびＲＩＥによって除去される。
次に、図１３（ｂ）に表すように、第１電極５１Ｆの厚さが増加するように、第１電極５１Ｆが形成される。また、第２電極５２Ｆの厚さが増加するように、第２電極５２Ｆが形成される。また、第１電極５１Ｆに接続された第４電極５４Ｆが絶縁層４０ｂの上に形成される。導電体６６は、上面視したとき、第４電極５４Ｆおよび第２電極５２Ｆに電気的に接続されている（図９（ｂ））。このような製造過程で、半導体装置６が形成される。
上述した実施形態において、第１電極５１Ａ、５１Ｂ、５１Ｃ、５１Ｄ、５１Ｅ、５１Ｆ、５１Ｇのそれぞれに含まれる材料は、同じである。第２電極５２Ａ、５２Ｂ、５２Ｃ、５２Ｄ、５２Ｅ、５２Ｆ、５２Ｇのそれぞれに含まれる材料は、同じである。第３電極５３Ａ、５３Ｂ、５３Ｃ、５３Ｄ、５３Ｅ、５３Ｆ、５３Ｇのそれぞれに含まれる材料は、同じである。第４電極５４Ｆ、５４Ｇのそれぞれに含まれる材料は、同じである。導電体６１、６２、６３、６４、６５、６６、６７、連結領域６３ｆ、６５ｇ、６７ｅ、および導電層６６Ｌのそれぞれに含まれる材料は、同じである。
上記の実施形態では、「ＡはＢの上に設けられている」と表現された場合の「の上に」とは、ＡがＢに接触して、ＡがＢの上に設けられている場合の他に、ＡがＢに接触せず、ＡがＢの上方に設けられている場合との意味で用いられる場合がある。また、「ＡはＢの上に設けられている」は、ＡとＢとを反転させてＡがＢの下に位置した場合や、ＡとＢとが横に並んだ場合にも適用される場合がある。これは、実施形態に係る半導体装置を回転しても、回転前後において半導体装置の構造は変わらないからである。
以上、具体例を参照しつつ実施形態について説明した。しかし、実施形態はこれらの具体例に限定されるものではない。すなわち、これら具体例に、当業者が適宜設計変更を加えたものも、実施形態の特徴を備えている限り、実施形態の範囲に包含される。前述した各具体例が備える各要素およびその配置、材料、条件、形状、サイズなどは、例示したものに限定されるわけではなく適宜変更することができる。
また、前述した各実施形態が備える各要素は、技術的に可能な限りにおいて複合させることができ、これらを組み合わせたものも実施形態の特徴を含む限り実施形態の範囲に包含される。その他、実施形態の思想の範疇において、当業者であれば、各種の変更例および修正例に想到し得るものであり、それら変更例および修正例についても実施形態の範囲に属するものと了解される。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１、２、３、４、５、６、７、１０１、１０２、１０３ 半導体装置、 １０ 基板、 ２１ 第１半導体層、 ２２ 第２半導体層、 ３０ ゲート絶縁膜、 ４０、４０ａ、４０ｂ、４０ｃ 絶縁層、 ５１Ａ、５１Ｂ、５１Ｃ、５１Ｄ、５１Ｅ、５１Ｆ、５１Ｇ 第１電極、 ５２Ａ、５２Ｂ、５２Ｃ、５２Ｄ、５２Ｅ、５２Ｆ、５２Ｇ 第２電極、 ５３Ａ、５３Ｂ、５３Ｃ、５３Ｄ、５３Ｅ、５３Ｆ、５３Ｇ 第３電極、 ５３Ａｆ、５３Ｂｆ、５３Ｃｆ ゲートフィールドプレート電極、 ５３Ａｇ、５３Ｂｇ、５３Ｃｇ ゲート電極、 ５４Ｆ、５４Ｇ 第４電極、 ６１、６２、６３、６４、６５、６６、６７ 導電体、 ６１ａ、６１ｂ、６１ｃ、６１ｄ、６２ａ、６２ｂ、６２ｃ、６２ｄ、６３ａ、６３ｂ、６３ｃ、６３ｄ、６３ｅ、６４ａ、６４ｂ、６４ｃ、６４ｄ、６４ｅ、６４ｆ、６５ａ、６５ｂ、６５ｃ、６５ｄ、６５ｅ、６５ｆ、６６ａ、６６ｂ、６６ｃ、６６ｄ、６７ａ、６７ｂ、６７ｃ、６７ｄ 導電領域、 ６３ｆ、６５ｇ、６７ｅ 連結領域、 ６６Ｌ 導電層

Claims (11)

  1. 第１窒化物半導体層と、
    前記第１窒化物半導体層の上に設けられ、前記第１窒化物半導体層のバンドギャップ幅以上のバンドギャップ幅を有する第２窒化物半導体層と、
    前記第２窒化物半導体層の上に設けられた第１電極と、
    前記第２窒化物半導体層の上に設けられた第２電極と、
    前記第２窒化物半導体層の上に設けられ、前記第１電極と前記第２電極との間に設けられた第３電極と、
    前記第２窒化物半導体層の上に設けられ、前記第１電極と前記第２電極との間に設けられた絶縁層と、
    前記第２電極と前記第３電極との間において前記絶縁層内に設けられ、前記第２電極と前記第３電極とを電気的に接続するか、または、前記第１電極と前記第２電極との間において前記絶縁層内に設けられ、前記第１電極と前記第２電極とを電気的に接続する導電体であって、複数の導電領域を有し、前記複数の導電領域は、前記第１電極から前記第２電極に向かう第１方向において並び、前記複数の導電領域は、互いに電気的に接続されている導電体と、
    を備えた半導体装置。
  2. 前記導電体は、前記第２電極と前記第３電極との間に設けられ、
    前記複数の導電領域のそれぞれは、直列に接続され、
    前記第１電極は、前記第３電極に囲まれ、
    前記第３電極は、前記第２電極に囲まれ、
    前記第３電極は、前記複数の導電領域に囲まれている請求項１記載の半導体装置。
  3. 前記導電体は、前記第２電極と前記第３電極との間に設けられ、
    前記複数の導電領域のそれぞれは、直列に接続され、
    前記第１電極、前記第２電極、前記第３電極、および前記複数の導電領域のそれぞれは、前記第１方向に対して交差する第２方向に延在している請求項１記載の半導体装置。
  4. 前記導電体は、前記第１電極と前記第２電極との間に設けられ、
    前記複数の導電領域のそれぞれは、直列に接続され、
    前記第１電極は、前記第３電極に囲まれ、
    前記第３電極は、前記第２電極に囲まれ、
    前記第３電極は、前記複数の導電領域に囲まれている請求項１記載の半導体装置。
  5. 前記導電体は、前記第１電極と前記第２電極との間に設けられ、
    前記複数の導電領域のそれぞれは、直列に接続され、
    前記第１電極、前記第２電極、前記第３電極、および前記複数の導電領域のそれぞれは、前記第１方向に対して交差する第２方向に延在している請求項１記載の半導体装置。
  6. 第４電極をさらに備え、
    前記第４電極は、前記第２窒化物半導体層および前記第３電極の上に設けられ、
    前記第４電極は、前記第１電極に接続され、
    前記第１電極は、前記第４電極を介して前記導電体に電気的に接続されている請求項１記載の半導体装置。
  7. 前記導電体は、前記第４電極と前記第２電極との間に設けられ、
    前記複数の導電領域のそれぞれは、直列に接続され、
    前記第１電極は、前記第３電極に囲まれ、
    前記第３電極および第４電極は、前記第２電極に囲まれ、
    前記第４電極は、前記複数の導電領域に囲まれている請求項６記載の半導体装置。
  8. 前記導電体は、前記第４電極と前記第２電極との間に設けられ、
    前記複数の導電領域のそれぞれは、直列に接続され、
    前記第１電極、前記第２電極、前記第３電極、前記第４電極、および前記複数の導電領域のそれぞれは、前記第１方向に対して交差する第２方向に延在している請求項６記載の半導体装置。
  9. 前記複数の導電領域は、前記第２窒化物半導体層の上に螺旋状に配置されている請求項２、４、７のいずれか１つに記載の半導体装置。
  10. 前記導電体は、ポリシリコンまたは酸化膜を含む請求項１〜９のいずれか１つに記載の半導体装置。
  11. 前記第１窒化物半導体層は、ＡｌＸＧａ１−ＸＮ（０≦Ｘ≦１）を含み、
    前記第２窒化物半導体層は、ＡｌＹＧａ１−ＹＮ（０≦Ｙ≦１、Ｘ＜Ｙ）を含む請求項１〜１０のいずれか１つに記載の半導体装置。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN117423724A (zh) * 2023-12-01 2024-01-19 江苏希尔半导体有限公司 一种高耐压GaN HEMT器件

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001044431A (ja) * 1999-05-27 2001-02-16 Fuji Electric Co Ltd 半導体装置
JP2006351753A (ja) * 2005-06-15 2006-12-28 Mitsubishi Electric Corp 電界効果型トランジスタ
JP2009016780A (ja) * 2007-06-07 2009-01-22 Panasonic Corp 半導体装置
JP2011119366A (ja) * 2009-12-01 2011-06-16 Nec Corp 半導体装置、電子装置、半導体装置の製造方法および使用方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI288435B (en) * 2000-11-21 2007-10-11 Matsushita Electric Ind Co Ltd Semiconductor device and equipment for communication system
JP5261946B2 (ja) 2007-02-26 2013-08-14 サンケン電気株式会社 半導体装置及び半導体装置の製造方法
JP2009253126A (ja) 2008-04-09 2009-10-29 Sanken Electric Co Ltd 半導体装置
KR20120120826A (ko) * 2011-04-25 2012-11-02 삼성전기주식회사 질화물 반도체 소자 및 그 제조방법
KR101919422B1 (ko) * 2012-09-28 2019-02-08 삼성전자주식회사 질화물 반도체 기반의 파워 변환 장치
US9130478B2 (en) * 2013-03-08 2015-09-08 Infineon Technologies Ag Rectifier with bridge circuit and parallel resonant circuit

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001044431A (ja) * 1999-05-27 2001-02-16 Fuji Electric Co Ltd 半導体装置
JP2006351753A (ja) * 2005-06-15 2006-12-28 Mitsubishi Electric Corp 電界効果型トランジスタ
JP2009016780A (ja) * 2007-06-07 2009-01-22 Panasonic Corp 半導体装置
JP2011119366A (ja) * 2009-12-01 2011-06-16 Nec Corp 半導体装置、電子装置、半導体装置の製造方法および使用方法

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