JP2006351753A - 電界効果型トランジスタ - Google Patents

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宣卓 加茂
Tetsuo Kunii
徹郎 國井
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Abstract

【課題】 ゲート電極端に集中する電界を緩和しつつ、フィールドプレート電極の端の絶縁膜中に集中する電界を緩和することができる電界効果型トランジスタを得る。
【解決手段】 表面にチャネル層が形成された半導体基板と、半導体基板上に離間して形成されたソース電極及びドレイン電極と、ソース電極とドレイン電極との間に配置され、チャネル層とショットキ接合されたゲート電極と、ゲート電極のドレイン電極側に庇状に形成されたフィールドプレート電極と、フィールドプレート電極とチャネル層との間及びゲート電極とドレイン電極との間のチャネル層上に設けられた絶縁膜と、絶縁膜上に設けられ、ゲート電極からドレイン電極に向かって電位勾配を有する複数の電極とを含む。
【選択図】 図１

Description

本発明は、ゲート電極のドレイン電極側に庇状のフィールドプレート電極が形成された電界効果型トランジスタにおいて、ゲート電極端に集中する電界を緩和しつつ、フィールドプレート電極の端の絶縁膜中に集中する電界を緩和することができる電界効果型トランジスタに関するものである。
電界効果型トランジスタでは、ゲート電極が基板のチャネル層とショットキ接合しているため、ゲート電極のドレイン側の下端に電界が集中し、破壊の原因となることがあった。これを防止するために、ゲート電極のドレイン電極側に庇状にフィールドプレート電極を形成し、この下に絶縁膜を形成した電界効果型トランジスタが提案されている（例えば、特許文献１参照）。
特開昭６３−８７７７３号公報
図９は、従来の電界効果型トランジスタにおける電解強度分布のシミュレーション結果を示す図である。フィールドプレート電極を形成したことにより、チャネル層内のポテンシャル勾配が急変するドレイン側のゲート電極の端での電界の集中は緩和される。しかし、フィールドプレート電極の端の絶縁膜中に電界が集中する。これにより、絶縁膜の破壊が発生して、長時間動作・高電圧動作におけるトランジスタの信頼性が低下するという問題があった。
本発明は、上述のような課題を解決するためになされたもので、その目的は、ゲート電極端に集中する電界を緩和しつつ、フィールドプレート電極の端の絶縁膜中に集中する電界を緩和することができる電界効果型トランジスタを得るものである。
本発明に係る電界効果型トランジスタは、表面にチャネル層が形成された半導体基板と、半導体基板上に離間して形成されたソース電極及びドレイン電極と、ソース電極とドレイン電極との間に配置され、チャネル層とショットキ接合されたゲート電極と、ゲート電極のドレイン電極側に庇状に形成されたフィールドプレート電極と、フィールドプレート電極とチャネル層との間及びゲート電極とドレイン電極との間のチャネル層上に設けられた絶縁膜と、絶縁膜上に設けられ、ゲート電極からドレイン電極に向かって電位勾配を有する複数の電極とを含む。本発明のその他の特徴は以下に明らかにする。
本発明により、ゲート電極端に集中する電界を緩和しつつ、フィールドプレート電極の端の絶縁膜中に集中する電界を緩和することができる。
実施の形態１．
図１は、実施の形態１に係る半導体装置を示す断面図である。半絶縁性のＧａＡｓからなる半導体基板１１の表面に、Ｓｉをドープしたｎ型ＧａＡｓからなるチャネル層１２が形成されている。そして、半導体基板１１上に離間して、Ａｕ等からなるソース電極１３及びドレイン電極１４が形成されている。
また、Ａｕ等からなるゲート電極１５が、ソース電極１３とドレイン電極１４との間に配置され、チャネル層１２とショットキ接合されている。このゲート電極１５のドレイン電極１４側には、庇状にフィールドプレート電極１６が形成されている。このフィールドプレート電極１６により、ゲート電極１５端に集中する電界を緩和することができる。そして、フィールドプレート電極１６とチャネル層１２との間及びゲート電極１５とドレイン電極１４との間のチャネル層１２上に、Ｔａ2Ｏ5等からなる絶縁膜１７が設けられている。
ゲート電極１５とドレイン電極１４との間の絶縁膜１７上に、複数の電極１８が設けられている。この複数の電極１８は、隣接するもの同士が抵抗１９で接続されている。そして、最もゲート電極１５に近い電極１８がゲート電極１５に接続され、最もドレイン電極１４に近い電極１８がドレイン電極１４に接続されている。従って、複数の電極１８は、ゲート電極１５からドレイン電極１４に向かって電位が低下するような電位勾配を有する。これにより、フィールドプレート電極１６の端の絶縁膜１７中に集中する電界を段階的に緩和することができる。
実施の形態２．
図２は、実施の形態２に係る半導体装置を示す断面図である。図１と同様の構成要素には同じ番号を付し、説明を省略する。本実施の形態では、最もドレイン電極１４側の電極１８が接地されている。これにより、実施の形態１と同様の効果を得ることができる。
実施の形態３．
図３は、実施の形態３に係る半導体装置を示す上面図である。図１と同様の構成要素には同じ番号を付し、説明を省略する。本実施の形態では、抵抗１９は、トランジスタの動作領域外に配置されている。これにより、実施の形態１と同様の効果を得ることができる。
実施の形態４．
図４は、実施の形態４に係る半導体装置を示す上面図である。図１と同様の構成要素には同じ番号を付し、説明を省略する。本実施の形態では、抵抗１９は、トランジスタの動作領域外に配置された薄膜抵抗である。これにより、実施の形態１と同様の効果を得ることができる。
実施の形態５．
図５は実施の形態５に係る半導体装置を示す断面図であり、図６はその上面図である。図１と同様の構成要素には同じ番号を付し、説明を省略する。本実施の形態では、絶縁膜１７上に、複数の空孔２２を有する比較的高低抗の伝導体薄膜２１が設けられている。
このように伝導体薄膜２１を設けたことで伝導体薄膜２１内の電位分布が一様になり、絶縁膜１７中の電位勾配も緩和され、フィールドプレート電極１６の端の絶縁膜１７中に集中する電界を緩和することができる。
また、フィールドプレート電極１６が絶縁膜１７上にあることでゲート−ドレイン間の寄生容量が増大し利得が低下するという問題があるが、伝導体薄膜２１に複数の空孔２２を空けたことで、このような利得の低下を抑制することができる。
実施の形態６．
図７は、実施の形態６に係る半導体装置を示す断面図である。図１と同様の構成要素には同じ番号を付し、説明を省略する。本実施の形態では、フィールドプレート電極１６が複数の電極に分割され、等間隔に配置して接続されている。
フィールドプレート電極１６が絶縁膜１７上にあることでゲート−ドレイン間の寄生容量が増大し利得が低下するという問題があるが、フィールドプレート電極１６を複数の電極に分割したことで、このような利得の低下を抑制することができる。
実施の形態７．
図８は、実施の形態７に係る半導体装置を示す断面図である。図１と同様の構成要素には同じ番号を付し、説明を省略する。本実施の形態では、フィールドプレート電極１６が複数の電極に分割されている。そして、複数の電極の間隔は、ドレイン電極１４に向かうほど広く、不均一ピッチになっている。これにより、フィールドプレート電極１６の端の絶縁膜１７中に集中する電界を緩和することができる。
実施の形態１に係る半導体装置を示す断面図である。 実施の形態２に係る半導体装置を示す断面図である。 実施の形態３に係る半導体装置を示す上面図である。 実施の形態４に係る半導体装置を示す上面図である。 実施の形態５に係る半導体装置を示す断面図である。 実施の形態５に係る半導体装置を示す上面図である。 実施の形態６に係る半導体装置を示す断面図である。 実施の形態７に係る半導体装置を示す断面図である。 従来の電界効果型トランジスタにおける電解強度分布のシミュレーション結果を示す図である。
符号の説明
１１ 半導体基板
１２ チャネル層
１３ ソース電極
１４ ドレイン電極
１５ ゲート電極
１６ フィールドプレート電極
１７ 絶縁膜
１８ 電極
１９ 抵抗
２１ 伝導体薄膜
２２ 空孔

Claims (7)

  1. 表面にチャネル層が形成された半導体基板と、
    前記半導体基板上に離間して形成されたソース電極及びドレイン電極と、
    前記ソース電極と前記ドレイン電極との間に配置され、前記チャネル層とショットキ接合されたゲート電極と、
    前記ゲート電極の前記ドレイン電極側に庇状に形成されたフィールドプレート電極と、
    前記フィールドプレート電極と前記チャネル層との間及び前記ゲート電極と前記ドレイン電極との間の前記チャネル層上に設けられた絶縁膜と、
    前記絶縁膜上に設けられ、前記ゲート電極から前記ドレイン電極に向かって電位勾配を有する複数の電極とを含むことを特徴とする電界効果型トランジスタ。
  2. 前記複数の電極は、隣接するもの同士が抵抗で接続されていることを特徴とする請求項１に記載の電界効果型トランジスタ。
  3. 前記抵抗は、トランジスタの動作領域外に配置されていることを特徴とする請求項２に記載の電界効果型トランジスタ。
  4. 前記抵抗は、トランジスタの動作領域外に配置された薄膜抵抗であることを特徴とする請求項２に記載の電界効果型トランジスタ。
  5. 表面にチャネル層が形成された半導体基板と、
    前記半導体基板上に離間して形成されたソース電極及びドレイン電極と、
    前記ソース電極と前記ドレイン電極との間に配置され、前記チャネル層とショットキ接合されたゲート電極と、
    前記ゲート電極の前記ドレイン電極側に庇状に形成されたフィールドプレート電極と、
    前記フィールドプレート電極と前記チャネル層との間及び前記ゲート電極と前記ドレイン電極との間の前記チャネル層上に設けられた絶縁膜と、
    前記絶縁膜上に設けられ、複数の空孔を有する高低抗の伝導体薄膜とを含むことを特徴とする電界効果型トランジスタ。
  6. 表面にチャネル層が形成された半導体基板と、
    前記半導体基板上に離間して形成されたソース電極及びドレイン電極と、
    前記ソース電極と前記ドレイン電極との間に配置され、前記チャネル層とショットキ接合されたゲート電極と、
    前記ゲート電極の前記ドレイン電極側に庇状に形成されたフィールドプレート電極と、
    前記フィールドプレート電極と前記チャネル層との間及び前記ゲート電極と前記ドレイン電極との間の前記チャネル層上に設けられた絶縁膜とを含み、
    前記フィールドプレート電極は、複数の電極に分割されていることを特徴とする電界効果型トランジスタ。
  7. 前記複数の電極の間隔は、前記ドレイン電極に向かうほど広いことを特徴とする請求項６に記載の電界効果型トランジスタ。
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