JP5676766B2 - 半導体装置 - Google Patents
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Description
本発明は、日本国特許出願:特願2011−180163号(2011年8月22日出願)の優先権主張に基づくものであり、同出願の全記載内容は引用をもって本書に組み込み記載されているものとする。
本発明は、電界効果トランジスタを備えた半導体装置に関する。特に、III族窒化物半導体を用いたマイクロ波等の高周波電力を増幅する電界効果トランジスタを備えた半導体装置に関する。
第1の実施形態による半導体装置の構成を図1の回路ブロック図と、図2の電界効果トランジスタの構造を示す断面図を用いて説明する。図1の回路ブロック図によれば、第1の実施形態による半導体装置10は、フィールドプレート(FP)電極を有する電界効果トランジスタ(FET)50を備えている。電界効果トランジスタ50はソース電極102、ドレイン電極103、ゲート電極105、フィールドプレート電極106を備えている。ソース電極102は基準電位となるグランド(GND)に接地され、ゲート電極105はチョークインダクタ120を介してゲートバイアス電源(Vgg)に接続され、ドレイン電極103はチョークインダクタ121を介してドレインバイアス電源(Vdd)に接続されている。また、ドレインバイアス電源(Vdd)とグランド(GND)との間には、分圧回路110が設けられている。分圧回路110は、ドレインバイアス電源(Vdd)とグランド(GND)との間に直列に接続された第1の抵抗体111と第2の抵抗体112を備え、第1の抵抗体111と第2の抵抗体112との接続点はチョークインダクタ122を介してフィールドプレート電極106に接続されている。図1において、ゲート電極105に入力される高周波信号RFinは、電界効果トランジスタ50により増幅されてドレイン電極103から高周波出力信号RFoutとして出力する。
次に第1の実施形態による半導体装置10の動作について説明する。第1の実施形態による半導体装置10は、ゲートバイアス電源(Vgg)およびドレインバイアス電源(Vdd)にそれぞれDCバイアス電圧を印加した状態でゲート端子よりRF電力を入力すると、ドレイン端子より増幅されたRF電力を取り出すことができる、いわゆるRF電力増幅器として機能する。ドレインバイアス電源(Vdd)からDCバイアスを印加すると、ドレイン電極103にDCバイアス電圧が印加されると同時に、直列に接続された抵抗体111および112に直流電流が流れる。抵抗体111および112は直列に接続されていることから、抵抗体111の両端に印加される分圧V1および抵抗体112の両端に印加される分圧V2はそれぞれ、抵抗体111の抵抗値をR1、抵抗体112の抵抗値をR2とすると、それぞれ、数式[数1]、[数2]で与えられる。
ここで、第1の実施形態の動作原理及び効果にさらに詳しく説明するため、発明の課題として説明した過渡現象について、図面を用いてさらに詳しく説明する。従来技術として説明した図10の半導体装置において、過渡応答現象は、ゲート電極13とドレイン電極15の間の領域で、半導体層2と絶縁膜16との界面に存在するトラップ(表面トラップ)への電子の捕獲・放出により生じると説明することができる。すなわち、トランジスタがオフ状態のときには、ゲート電極13とドレイン電極15との間に印加された大きな逆バイアス電圧によって、ゲート電極13から表面トラップに電子が注入されて表面ポテンシャルが引き上げられ、これによって拡大した表面空乏層がチャネルを狭窄する。その後、電界効果トランジスタをオン状態に変化させると、オンした直後にはゲート電極13とドレイン電極15との間に形成された表面空乏層がチャネルを狭窄しているため、ドレイン電流は非常に小さく、表面トラップから電子が放出されるにつれて表面空乏層が縮小し、ドレイン電流が徐々に増加するという過渡応答現象が発生する。
図3は、第2の実施形態による半導体装置の回路ブロック図である。第2の実施形態による半導体装置の構成を、図3を用いて説明する。
第2の実施形態による半導体装置10aも、第1の実施形態による半導体装置10と同様、RF電力増幅器として機能する。ドレイン電極103に電圧Vdが印加されると、直列に接続された抵抗体113および可変抵抗体114に電流が流れる。抵抗体113の両端に印加される分圧V3および可変抵抗体114の両端に印加される分圧V4はそれぞれ、抵抗体113の抵抗値をR3、抵抗体114の抵抗値をR4とすると、第1の実施形態と同様に、数式[数4]、[数5]で表すことができる。
本実施形態においても、第1の実施形態と同様の効果を得ることができる。上述のように、RF入力がある場合には第1の実施形態と動作が異なり、フィールドプレート電極106に印加される電圧が負荷線上での信号振幅に応じて変化するが、ドレイン電圧(Vd)が最小であるオン状態(A点)で比較的大きな分圧が印加され(VFP=V4A)、ドレイン電圧(Vd)が最大であるオフ状態(B点)でもあまりVFPは大きくならない(VFP=V4B)。従って、RF入力がある場合においても、オン状態でフィールドプレート電極106に必要十分な正電圧を印加できるために、第1の実施形態と同様に、電流コラプスによるドレイン電流低下を抑制する効果が得られる。また、オフ状態でフィールドプレート電極106に印加される電圧を小さくできるために、第1の実施形態と同様に、フィールドプレート電極106をゲート電極105のエッジ近傍に配置し、ドレイン電流低下を抑制する効果を最大化できる。
図6は、第3の実施形態による半導体装置の回路ブロック図である。第3の実施形態による半導体装置の構成を、図6を用いて説明する。
本実施形態による半導体装置10bも、第1、第2の実施形態による半導体装置10、10aと同様、RF電力増幅器として機能する。本実施形態においては、ダイオード115aおよびダイオード115bがいずれも、カソード電極が接地側、アノード電極が抵抗体113側に接続されているため、このダイオード115は、第2の実施形態(図3)における可変抵抗体114と同様の機能を果たす。従って、本実施形態による半導体装置10bの動作は、第2の実施形態による半導体装置10aと全く同様であり、フィールドプレート電極106に印加される電圧VFPは、ドレイン電圧Vdのうち、ダイオード115の両端に印加される分圧V5と同じになる。
本実施形態による半導体装置10bは、その動作が第2の実施形態による半導体装置10aと全く同様であることから、第2の実施形態と同様の効果を得ることができる。第2の実施形態との違いは、可変抵抗として複数のダイオードを直列接続したことによって、フィールドプレート電極106に印加される電圧VFPを大きくすることができ、ドレイン電流低下を抑制する効果をより高められることである。
第4の実施形態は、電界効果トランジスタと分圧回路を同一の半導体チップ上に形成した半導体装置の実施形態である。図8は、第4の実施形態による半導体装置の回路ブロック図であり、図9は、図8における半導体チップ50aの構造を模式的に示す平面図である。なお、図9における電界効果トランジスタのa−a断面の構造は、図2に示す第1の実施形態の電界効果トランジスタ50の断面構造と同一であるので、図2に示す第1の実施形態の断面図も併せて説明に用いる。
50:電界効果トランジスタ
100:エピ基板
101:2次元電子ガス[2DEG(2 Dimensional Electron Gas)]チャネル
102:ソース電極
103:ドレイン電極
104:保護膜(絶縁膜)
105:ゲート電極
106:フィールドプレート電極(FP電極)
110、110a、110b:分圧回路
111、113、116:(第1の)抵抗体
112:(第2の)抵抗体(固定抵抗)
114:(第2の)抵抗体(非線形抵抗素子)
115:(第2の)抵抗体(直列接続されたダイオード)
115a、115b:ダイオード
117:(第2の)抵抗体(ダイオード)
120、121、122、123:チョークインダクタ
130:接地用電極(パッド)
140:ゲートパッド
1001:基板
1002:バッファ層
1003:(GaN)チャネル層
1004:(AlGaN)電子供給層
Vgg:ゲートバイアス電源
Vdd:ドレインバイアス電源
Claims (14)
- 半導体層に接続されたソース電極及びドレイン電極と、前記ソース電極とドレイン電極との間の前記半導体層の表面に設けられたゲート電極と、前記ゲート電極近傍の前記半導体層の表面に絶縁層を介して設けられたフィールドプレート電極と、を有し、前記ゲート電極に入力される高周波信号を増幅してドレイン電極から出力する電界効果トランジスタと、
前記ドレイン電極と基準電位との電位差を分圧し、前記フィールドプレート電極の各部位が互いに等電位となるようにバイアス電圧を印加する分圧回路と、
を備え、
前記フィールドプレート電極は、前記フィールドプレート電極の各部が等電位となるのに十分抵抗の低い材料により構成される半導体装置。 - 前記フィールドプレート電極に印加するバイアス電圧により、前記ゲート電極近傍の半導体層表面にキャリアが注入されることによって生じるチャネル狭窄を抑制するように構成されていることを特徴とする、請求項1に記載の半導体装置。
- 前記ソース電極は、前記半導体層の表面に接続された前記ドレイン電極から一定の距離をおいて、前記ドレイン電極と対向して前記半導体層の表面に接続され、
前記ゲート電極は、前記ドレイン電極及び前記ソース電極からそれぞれ一定の距離をおいて、前記ドレイン電極と前記ソース電極との間の前記半導体層の表面に配置され、
前記フィールドプレート電極は、一部の領域が前記ゲート電極にオーバーラップし、前記ゲート電極より前記ドレイン電極寄りの位置に前記ゲート電極及び前記半導体層の上層に絶縁膜を介して、前記ゲート電極からの距離が等距離となる位置に配置されていることを特徴とする請求項1または2に記載の半導体装置。 - 前記電界効果トランジスタのソースが前記基準電位に接続されていることを特徴とする請求項1乃至3のいずれか1項に記載の半導体装置。
- 前記電界効果トランジスタのソースが抵抗を介して前記基準電位に接続されていることを特徴とする請求項1乃至4のいずれか1項に記載の半導体装置。
- 前記分圧回路は、前記ドレインと前記フィールドプレート電極との間に接続された第1の抵抗体と、前記フィールドプレート電極と前記基準電位との間に接続された第2の抵抗体と、を備え、
前記第2の抵抗体は非線形抵抗素子を含み、
前記フィールドプレート電極には、前記分圧回路によって前記基準電位に対してDC電圧として正の電圧が印加されることを特徴とする請求項1乃至5のいずれか1項に記載の半導体装置。 - 前記分圧回路は、前記ドレイン電極と前記フィールドプレート電極との間に接続された第1の抵抗体と、前記フィールドプレート電極と前記基準電位との間に接続された第2の抵抗体と、を備え、
前記第2の抵抗体は定電圧特性を有する半導体素子を含んでいることを特徴とする請求項1乃至6のいずれか1項に記載の半導体装置。 - 前記第2の抵抗体は、複数の順方向に直列接続されたダイオード素子を含んでいることを特徴とする請求項6又は7に記載の半導体装置。
- 前記第1の抵抗体の抵抗値が1kΩ以上であることを特徴とする請求項6乃至8のいずれか1項に記載の半導体装置。
- 前記分圧回路の抵抗値の合計が1kΩ以上であることを特徴とする請求項1乃至9のいずれか1項に記載の半導体装置。
- 前記電界効果トランジスタと、前記分圧回路が同一の半導体領域の上層に形成されていることを特徴とする請求項1乃至10のいずれか1項に記載の半導体装置。
- 前記ゲート電極が半導体層にショットキー接合され、前記ゲート電極から前記半導体層にキャリア注入されることにより生じるチャンネル狭窄を前記フィードプレート電極に印加するバイアス電圧により抑制することを特徴とする請求項1乃至11のいずれか1項に記載の半導体装置。
- 前記ゲート電極は、前記半導体層の表面に絶縁層を介して設けられていることを特徴とする請求項1乃至11のいずれか1項に記載の半導体装置。
- 前記電界効果トランジスタが、窒化物半導体を用いたヘテロ接合電界効果トランジスタであることを特徴とする請求項1乃至13のいずれか1項に記載の半導体装置。
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