JP5789967B2 - 半導体装置及びその製造方法、電源装置 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 229
- 238000004519 manufacturing process Methods 0.000 title claims description 33
- 239000010410 layer Substances 0.000 claims description 405
- 239000000758 substrate Substances 0.000 claims description 142
- 238000002955 isolation Methods 0.000 claims description 108
- 239000011529 conductive interlayer Substances 0.000 claims description 23
- 239000011347 resin Substances 0.000 claims description 7
- 229920005989 resin Polymers 0.000 claims description 7
- 238000007789 sealing Methods 0.000 claims description 6
- 239000002184 metal Substances 0.000 description 32
- 229910052751 metal Inorganic materials 0.000 description 32
- 229910002704 AlGaN Inorganic materials 0.000 description 29
- 230000005533 two-dimensional electron gas Effects 0.000 description 16
- 239000003990 capacitor Substances 0.000 description 15
- 238000000034 method Methods 0.000 description 15
- 238000012986 modification Methods 0.000 description 13
- 230000004048 modification Effects 0.000 description 13
- 125000006850 spacer group Chemical group 0.000 description 8
- 238000013461 design Methods 0.000 description 7
- 239000000463 material Substances 0.000 description 7
- 150000001875 compounds Chemical class 0.000 description 5
- 238000010586 diagram Methods 0.000 description 5
- JMASRVWKEDWRBT-UHFFFAOYSA-N Gallium nitride Chemical compound [Ga]#N JMASRVWKEDWRBT-UHFFFAOYSA-N 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 4
- 238000005468 ion implantation Methods 0.000 description 4
- 150000004767 nitrides Chemical class 0.000 description 4
- 238000000206 photolithography Methods 0.000 description 4
- ZAMOUSCENKQFHK-UHFFFAOYSA-N Chlorine atom Chemical compound [Cl] ZAMOUSCENKQFHK-UHFFFAOYSA-N 0.000 description 3
- 239000003795 chemical substances by application Substances 0.000 description 3
- 239000000460 chlorine Substances 0.000 description 3
- 229910052801 chlorine Inorganic materials 0.000 description 3
- 238000001312 dry etching Methods 0.000 description 3
- 239000007789 gas Substances 0.000 description 3
- 238000003780 insertion Methods 0.000 description 3
- 230000037431 insertion Effects 0.000 description 3
- 239000011229 interlayer Substances 0.000 description 3
- 229910052594 sapphire Inorganic materials 0.000 description 3
- 239000010980 sapphire Substances 0.000 description 3
- 229910000679 solder Inorganic materials 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000007667 floating Methods 0.000 description 2
- 229910052735 hafnium Inorganic materials 0.000 description 2
- 238000002161 passivation Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 229910052715 tantalum Inorganic materials 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 229910052726 zirconium Inorganic materials 0.000 description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 238000012937 correction Methods 0.000 description 1
- 229910003460 diamond Inorganic materials 0.000 description 1
- 239000010432 diamond Substances 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 239000012299 nitrogen atmosphere Substances 0.000 description 1
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
- 238000000927 vapour-phase epitaxy Methods 0.000 description 1
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Description
近年、GaN系の化合物半導体であるAlGaN/GaNのヘテロ接合を利用し、GaNを電子走行層とし、AlGaNを電子供給層として用い、これらを積層したHEMT構造を有するGaN−HEMTの開発が活発である。
そこで、セルフターンオンが発生しないようにし、安定した動作を実現できるようにしたい。
[第1実施形態]
まず、第1実施形態にかかる半導体装置及びその製造方法について、図1〜図7を参照しながら説明する。
以下、GaNを電子走行層とし、AlGaNを電子供給層として用い、これらを積層したHEMT構造を有し、電子機器や電源装置に備えられるスイッチング素子に用いられる電源向けのGaN−HEMTを例に挙げて説明する。
本実施形態では、基板1は、導電性基板である。ここでは、基板1は、導電性SiC基板、即ち、n型SiC基板又はp型SiC基板である。
ここでは、n−AlGaN電子供給層7上に、例えばTa/Alからなるソース電極4及びドレイン電極5が設けられている。
また、n−GaNキャップ層8上にAlO膜(絶縁膜)9が設けられており、このAlO膜9上に、例えばNi/Auからなるゲート電極3が設けられている。つまり、ゲート電極3は、n−GaNキャップ層8上にゲート絶縁膜としてのAlO膜9を介して設けられている。
本実施形態では、AlO膜9は、半導体積層構造2の表面全体、即ち、n−GaNキャップ層8の表面全体並びにソース電極4及びドレイン電極5の表面(側面及び上面)を覆うように設けられている。つまり、AlO膜9は、ゲート電極3の直下でゲート絶縁膜として機能し、これ以外の領域でパッシベーション膜として機能する。
また、本GaN−HEMTは、ゲート電極3、ソース電極4及びドレイン電極5の上方に、ゲートパッド10、ソースパッド11及びドレインパッド12を備える。
特に、本実施形態では、ゲートパッド10、ソースパッド11及びドレインパッド12の下方に、導電層として、導電性基板1を備える。つまり、ゲートパッド10、ソースパッド11及びドレインパッド12の下方であって、これらに対応する領域に、導電層としての導電性基板1を備える。
つまり、上述のように、各パッド10〜12の下方に導電層として導電性基板1を設けることで、ゲートパッド10と導電層1との間、ソースパッド11と導電層1との間、ドレインパッド12と導電層1との間のそれぞれに容量を生じさせる。ここで、ゲートパッド10と導電層1との間の容量をCgp、ソースパッド11と導電層1との間の容量をCsp、ドレインパッド12と導電層1との間の容量をCdpとする。
これにより、セルフターンオンが発生しないようにし、トランジスタを適切に動作させ、安定した動作が実現できることになる。
ここで、図2は、トランジスタの等価回路である。
まず、ソースを接地し、ゲートをフローティングの状態にし(即ち、ゲート電圧Vgを初期電圧0Vにし)、ドレイン電圧Vdを0Vとする。ここからドレイン電圧Vdを上げた場合、ゲートの電荷保存則より、ゲート電圧Vgは、下記式(1)によって表わすことができる。ここで、ゲート・ソース間の容量をCgs、ゲート・ドレイン間の容量をCgd、ドレイン・ソース間の容量をCdsとする。
Cgd(Vg−Vd)+CgsVg=0
Vg=(1/(1+Cgs/Cgd))Vd・・・(1)
トランジスタのオフ時、例えばノーマリオフデバイスではゲートに印加する電圧を0Vにした時に、ドレイン電圧Vdが上がり、これにより、ゲート電圧Vgが閾値電圧Vthよりも大きくなると、トランジスタがオンとなるセルフターンオンが発生することになる。実際にゲートをフローティングの状態にして使用することはまず無いが、トランジスタをオフにした時に、ゲート電圧Vgがゲート・ソース間の抵抗との兼ね合いでドレイン電圧の上昇に伴って閾値電圧Vth以上まで上昇してしまうと、セルフターンオンが発生することになる。
このため、セルフターンオンが発生しないようにするためには、ゲート電圧Vgが閾値電圧Vthよりも大きくならないように、上記式(1)のCgs/Cgdを大きくすれば良い。
つまり、上述のように、各パッド10〜12の下方に導電層としての導電性基板1を設けることで、ゲートパッド10と導電層1との間、ソースパッド11と導電層1との間、ドレインパッド12と導電層1との間に、それぞれ、容量Cgp、Csp、Cdpを生じさせる。
Cp=ε×εo×S/t・・・(2)
ここでは、ゲートパッド10と導電層1との間の容量Cgp、ソースパッド11と導電層1との間の容量Csp、ドレインパッド12と導電層1との間の容量Cdpは、主に、各パッド10〜12の面積に応じて決まる。このため、ゲートパッド10及びソースパッド11の面積によって、ゲートパッド・導電層間の容量Cgp及びソースパッド・導電層間の容量Cspを調整することができ、これにより、ゲート・ソース間の容量Cgsを調整することができる。
ここで、ゲート・ソース間の容量をCgs、ゲート・ドレイン間の容量をCgd、ドレイン・ソース間の容量をCdsとする。また、ゲート電極・ソース電極間の容量をCgst、ゲート電極・ドレイン電極間の容量をCgdt、ドレイン電極・ソース電極間の容量をCdstとする。また、ゲート配線・ソース配線間の容量をCgsl、ゲート配線・ドレイン配線間の容量をCgdl、ドレイン配線・ソース配線間の容量をCdslとする。また、ゲートパッド10と導電層1との間の容量をCgp、ソースパッド11と導電層1との間の容量をCsp、ドレインパッド12と導電層1との間の容量をCdpとする。また、ゲートパッド・導電層間の容量Cgpとソースパッド・導電層間の容量Cspとの間の抵抗、即ち、ゲートパッド・ソースパッド間の抵抗をRgsp、ゲートパッド・導電層間の容量Cgpとドレインパッド・導電層間の容量Cdpとの間の抵抗、即ち、ゲートパッド・ドレインパッド間の抵抗をRgdp、ドレインパッド・導電層間の容量Cdpとソースパッド・導電層間の容量Cspとの間の抵抗、即ち、ドレインパッド・ソースパッド間の抵抗をRdspとする。
本実施形態では、上述のように、ゲートパッド10とソースパッド11との間の距離が、ゲートパッド10とドレインパッド12との間の距離よりも小さくなっている。つまり、ソースパッド11をゲートパッド10に近い位置にレイアウトし、ドレインパッド12をゲートパッド10から遠い位置にレイアウトしている。
つまり、ゲートパッド10とソースパッド11との間の距離を十分に短くすることで、ゲートパッド・ソースパッド間の抵抗Rgspを十分に小さくし、ゲートパッド・導電層間の容量Cgpとソースパッド・導電層間の容量Cspとのつながりを実効的に大きくしている。一方、ゲートパッド10とドレインパッド12との間の距離を十分に長くすることで、ゲートパッド・ドレインパッド間の抵抗Rgdpを十分に大きくし、ゲートパッド・導電層間の容量Cgpとドレインパッド・導電層間の容量Cdpとのつながりを実効的に小さくしている。
Cgs=Cgst+Cgsl+1/(1/Csp+1/Cgp)・・・(3)
一方、ゲートパッド・ドレインパッド間の抵抗Rgdpは十分に大きくなり、ゲートパッド・導電層間の容量Cgpとドレインパッド・導電層間の容量Cdpとの間で電荷のやり取りができなくなっている。このため、ゲート・ドレイン間の容量Cgdは、ゲートパッド・導電層間の容量Cgp及びドレインパッド・導電層間の容量Cdpの合成容量が付加されないものとなる。したがって、ゲート・ドレイン間の容量Cgdは、次式(4)により表すことができる。
Cgd=Cgdt+Cgdl・・・(4)
このように、パッドレイアウトによって、各パッド10〜12の下方に導電層1を設けて生じさせた容量間の抵抗の大きさを調整して、発生させた容量がゲート・ソース間の容量Cgsに付加され、ゲート・ドレイン間の容量Cgdには付加されないようにしている。これにより、ゲート・ドレイン間の容量Cgdを増加させることなく、ゲート・ソース間の容量Cgsを増加させ、上記式(1)のCgs/Cgdが大きくなるようにしている。この結果、セルフターンオンが発生しないようになり、安定した動作を実現することができる。
まず、図6(A)に示すように、導電性SiC基板1上に、例えば有機金属気相成長(MOVPE;Metal Organic Vapor Phase Epitaxy)法を用いて、i−GaN電子走行層6、i−AlGaNスペーサ層を含むn−AlGaN電子供給層7、n−GaNキャップ層8を形成する。このようにして、導電性基板1の上方に、電子走行層6及び電子供給層7を含む半導体積層構造2を形成する。
次に、n−GaNキャップ層8上に、例えばフォトリソグラフィ技術を用いて、素子分離領域を形成する領域に開口部を有するレジスト膜を形成し、例えばイオン注入によって素子分離領域18を形成する。ここでは、半導体積層構造2の表面側からi−GaN電子走行層6の途中までの領域にイオン注入を行なって高抵抗化することで素子分離領域18を形成する。その後、レジスト膜を除去する。なお、素子分離領域18の形成方法は、これに限られるものではない。例えば塩素系ガスを用いたドライエッチングによって溝を形成し、この溝を絶縁膜で埋め込んで素子分離領域18を形成しても良い。
つまり、まず、図示していないが、n−GaNキャップ層8上に、例えばフォトリソグラフィ技術を用いて、ソース電極・ドレイン電極形成予定領域のそれぞれに開口部を有するレジスト膜を形成する。
このようにして、n−AlGaN電子供給層7上に、Ta/Al層からなるソース電極4及びドレイン電極5を形成する。
次に、図6(D)に示すように、ウェハ全面にAlO膜(絶縁膜)9を形成する。つまり、n−GaNキャップ層8の表面全体並びにソース電極4及びドレイン電極5の表面を覆うようにAlO膜9を形成する。ここでは、例えば約10nmの厚さのAlO膜を形成する。このAlO膜9は、ゲート電極3の直下に形成された部分がゲート絶縁膜として機能し、それ以外の部分がパッシベーション膜として機能する。
次に、図7(A)に示すように、AlO膜9上にゲート電極3を形成する。つまり、例えばフォトリソグラフィ技術及び蒸着・リフトオフ技術を用いて、AlO膜9上のゲート電極形成予定領域に、例えば、厚さ約30nmのNi層23、厚さ約400nmのAu層24を形成する。これにより、AlO膜9上に、Ni/Au層からなるゲート電極3を形成する。
次に、図7(B)に示すように、絶縁膜25及び金属配線14〜16を含む配線層13、及び、ボンディングパッド10〜12を形成する。
つまり、絶縁膜25を間に挟んで、ゲート電極3に接続されるゲート配線14、ソース電極4に接続されるソース配線15、及び、ドレイン電極5に接続されるドレイン配線16を形成する。また、ゲート電極3にゲート配線14を介して接続されるゲートパッド10、ソース電極4にソース配線15を介して接続されるソースパッド11、及び、ドレイン電極5にドレイン配線16を介して接続されるドレインパッド12を形成する。このようにして、ゲート電極3、ソース電極4及びドレイン電極5の上方でゲート電極3、ソース電極4及びドレイン電極5のそれぞれに接続されるように、ゲートパッド10、ソースパッド11及びドレインパッド12を形成する。また、本実施形態では、ゲートパッド10、ソースパッド11及びドレインパッド12は、素子分離領域18の上方に形成する。
本実施形態では、ゲートパッド10及びソースパッド11は、ゲートパッド10とソースパッド11との間の距離が、ゲートパッド・導電層間の容量Cgp及びソースパッド・導電層間の容量Cspを、ゲート・ソース間の容量Cgsに付加しうる距離になるように形成する。一方、ゲートパッド10及びドレインパッド12は、ゲートパッド10とドレインパッド12との間の距離が、ゲートパッド・導電層間の容量Cgp及びドレインパッド・導電層間の容量Cdpを、ゲート・ドレイン間の容量Cgdに付加しえない距離になるように形成する。
したがって、本実施形態にかかる半導体装置及びその製造方法によれば、セルフターンオンが発生しないようにすることができ、安定した動作を実現できるという利点がある。
実際に、上述のようにして作製したGaN−HEMTを、後述の第5実施形態のPFC回路に実装して10分間動作させ、オシロスコープを用いて動作波形を確認したところ、セルフターンオンは見られなかった。これに対し、導電性SiC基板に代えて半絶縁性SiC基板を用いたものでは、セルフターンオンが見られた。また、ゲートパッド10とソースパッド11との距離をゲートパッド10とドレインパッド12との距離と同一にしたもの、あるいは、ソースパッド11及びドレインパッド12の両方ともゲートパッド10から十分に遠くに設けたものでは、セルフターンオンが見られた。
また、上述の実施形態では、導電性基板として導電性SiC基板を用いているが、これに限られるものではなく、例えば、導電性Si基板、導電性GaN基板などの他の導電性半導体基板を用いても良い。
配線レイアウトによって上記式(1)のCgs/Cgdを大きくするには、ゲート配線14、ソース配線15及びドレイン配線16を、ゲート配線14とソース配線15とが絶縁膜25を挟んで両側に位置する箇所が、ゲート配線14とドレイン配線16とが絶縁膜25を挟んで両側に位置する箇所よりも多くなるように設ければ良い。
このため、上述の実施形態のパッドレイアウトによって上記式(1)のCgs/Cgdを大きくする方法に、配線レイアウトによって上記式(1)のCgs/Cgdを大きくする方法を組み合わせて、セルフターンオンが発生しないようにすることができる。これにより、設計自由度が増し、上記式(1)のCgs/Cgdの調整の幅が広がることになる。
また、上述の実施形態では、ゲートパッド10、ソースパッド11及びドレインパッド12を、素子分離領域18の上方に設けているが、これに限られるものではない。例えば、上述の実施形態の構成において、後述の第3実施形態のように、ドレインパッド12を、素子分離領域18の上方に設け、ゲートパッド10及びソースパッド11を、非素子分離領域19の上方に設けても良い。これにより、n−GaNキャップ層8や2次元電子ガス層20も、各パッド10、11との間に容量を生じさせる導電層として機能させることができる。この場合、本GaN−HEMTは、各パッド10〜12から基板裏面までの間に導電層1、8、20を備えることになる。これにより、設計自由度が増し、上記式(1)のCgs/Cgdの調整の幅が広がることになる。
[第2実施形態]
次に、第2実施形態にかかる半導体装置及びその製造方法について、図9を参照しながら説明する。
つまり、本実施形態では、図9に示すように、基板1が半絶縁性基板であり、基板1と電子走行層6との間に導電性半導体層30が設けられている。この導電性半導体層30が、ゲートパッド10、ソースパッド11及びドレインパッド12の下方に設けられ、各パッド10〜12との間に容量を生じさせる導電層である。このため、半導体積層構造2は、導電性半導体層30を含む。なお、図9では、説明の便宜上、基板1上に形成された半導体積層構造2のみを示しており、他の構成を省略している。
また、半導体積層構造2は、導電性半導体層30、i−GaN電子走行層6、i−AlGaNスペーサ層を含むn−AlGaN電子供給層7、n−GaNキャップ層8を積層した構造になっている。
ここでは、導電性半導体層30は、導電性GaN層、ここではn型GaN層である。なお、p型GaN層であっても良い。
まず、半絶縁性SiC基板1上に、例えばMOVPE法を用いて、n−GaN層30、i−GaN電子走行層6、i−AlGaNスペーサ層を含むn−AlGaN電子供給層7、n−GaNキャップ層8を形成する。このようにして、基板1の上方に、導電性半導体層30、電子走行層6及び電子供給層7を含む半導体積層構造2を形成する。ここでは、導電性GaN層30の厚さは約1μmである。
なお、その他の構成及び製造方法は、上述の第1実施形態と同様であるため、ここでは、その説明を省略する。
したがって、本実施形態にかかる半導体装置及びその製造方法によれば、上述の第1実施形態の場合と同様に、セルフターンオンが発生しないようにすることができ、安定した動作を実現できるという利点がある。
なお、上述の実施形態では、基板として半絶縁性SiC基板を用いているが、これに限られるものではない。例えば、基板は、上述の第1実施形態と同様に、導電性基板であっても良いし、絶縁性基板(高抵抗基板)であっても良い。また、基板は、Si基板、GaN基板、サファイア基板などの他の基板であっても良い。
この場合、半導体積層構造2は、n−GaN層(導電性半導体層)30、i−AlN層(高抵抗層;絶縁層)31、i−GaN電子走行層6、i−AlGaNスペーサ層を含むn−AlGaN電子供給層7、n−GaNキャップ層8を積層した構造となる。ここでは、i−AlN層31の厚さは約100nmである。なお、その他は、上述の実施形態のものと同様である。また、基板1と電子走行層6との間に形成される導電性半導体層30及び高抵抗層31をバッファ層ともいう。
なお、高抵抗層31は、これに限られるものではなく、i−AlN、p型AlN、i−AlGaN、p型AlGaN、p型GaN、FeドープGaN、Si酸化物、Al酸化物、Si窒化物及びC(例えばダイヤモンド)からなる群から選択された少なくとも1種の材料を含む層であれば良い。但し、高抵抗層31をp型GaN層とする場合は、導電層としての導電性半導体層30はp型GaN層以外の層とすれば良い。なお、高抵抗層31を設けない場合は、i−GaN電子走行層6の厚さを厚くすれば良い。また、高抵抗層31として、単層の高抵抗層を設けても良いし、複数の高抵抗層を設けても良い。例えば、Si基板を用いる場合、Si基板上に、高抵抗層、導電層、高抵抗層の順に形成することで、耐圧を向上させることができる。
また、上述の実施形態では、上述の第1実施形態の場合と同様に、ゲートパッド10、ソースパッド11及びドレインパッド12を、素子分離領域18の上方に設けることになるが、これに限られるものではない。例えば、上述の実施形態の構成において、後述の第3実施形態のように、ドレインパッド12を、素子分離領域18の上方に設け、ゲートパッド10及びソースパッド11を、非素子分離領域19の上方に設けても良い。これにより、n−GaNキャップ層8や2次元電子ガス層20も、各パッド10、11との間に容量を生じさせる導電層として機能させることができる。この場合、本GaN−HEMTは、各パッド10〜12から基板裏面までの間に導電層30、8、20を備えることになる。これにより、設計自由度が増し、上記式(1)のCgs/Cgdの調整の幅が広がることになる。
[第3実施形態]
次に、第3実施形態にかかる半導体装置及びその製造方法について、図11を参照しながら説明する。
つまり、本GaN−HEMTは、素子分離領域18と、素子分離領域18以外の非素子分離領域19とを備える。ここで、素子分離領域18は、素子分離によって高抵抗化された領域であり、非素子分離領域19は、素子分離によって高抵抗化されていない領域である。そして、ドレインパッド12は、素子分離領域18の上方に設けられており、ゲートパッド10及びソースパッド11は、非素子分離領域19の上方に設けられている。ここでは、ゲートパッド10の全部、ソースパッド11の一部及びゲートパッド10とソースパッド11との間の領域が、非素子分離領域19の上方に設けられている。なお、図11中、点線で囲んでいない領域が素子分離領域18である。
そして、上述の第1実施形態の場合と同様に、ゲートパッド10及びソースパッド11は、それぞれ、ゲート配線14及びソース配線15によって、ゲート電極3及びソース電極4に接続されている。また、ゲートパッド10とソースパッド11との間には絶縁膜17が形成されている。さらに、ゲートパッド10とソースパッド11との間の領域の下方も非素子分離領域19になっており、ゲートパッド10の下方に設けられた非素子分離領域19とソースパッド11の下方に設けられた非素子分離領域19とはつながっている。このため、各パッド10、11と導電層8、20との間の容量同士は、導電層8、20及び絶縁膜17を介して接続されている。さらに、ゲートパッド10とソースパッド11との間の距離は、ゲートパッド・導電層間の容量Cgp及びソースパッド・導電層間の容量Cspを、ゲート・ソース間の容量Cgsに付加しうる距離になっている。
なお、本実施形態では、上述の第1実施形態の場合と同様に、ゲートパッド10とソースパッド11との間の距離が、ゲートパッド10とドレインパッド12との間の距離よりも小さくなるように、各パッド10〜12がレイアウトされている。つまり、ソースパッド11をゲートパッド10に近い位置にレイアウトし、ドレインパッド12をゲートパッド10から遠い位置にレイアウトしている。しかしながら、パッドレイアウトは、これに限られるものではなく、ゲートパッド10及びソースパッド11が非素子分離領域19の上方に設けられており、ドレインパッド12が素子分離領域18の上方に設けられており、ソースパッド11がゲートパッド10に近い位置にレイアウトされていれば良い。
まず、基板1(ここでは例えば絶縁性SiC基板)上に、上述の第1実施形態の場合と同様に、例えばMOVPE法を用いて、i−GaN電子走行層6、i−AlGaNスペーサ層を含むn−AlGaN電子供給層7、n−GaNキャップ層8を形成する[図6(A)参照]。このようにして、基板1の上方に、電子走行層6及び電子供給層7を含む半導体積層構造2を形成する。
次に、上述の第1実施形態の場合と同様に、絶縁膜25及び金属配線14〜16を含む配線層13、及び、ボンディングパッド10〜12を形成する[図7(B)参照]。
このようにして、本半導体装置(GaN−HEMT)を作製することができる。
したがって、本実施形態にかかる半導体装置及びその製造方法によれば、上述の第1実施形態の場合と同様に、セルフターンオンが発生しないようにすることができ、安定した動作を実現できるという利点がある。
[第4実施形態]
次に、第4実施形態にかかる半導体装置及びその製造方法について、図12を参照しながら説明する。
つまり、本半導体装置は、上述の第1実施形態[図1参照]の基板1、半導体積層構造2、絶縁膜9、各電極3〜5及び配線層13を含む構造41の上方に、各パッド10〜12を備え、基板1の裏面に、導電層としての金属層40を備える。
つまり、本実施形態では、上述の第1実施形態の場合と異なり、ゲートパッド10及びソースパッド11の下方に導電層40を設けて容量を生じさせ、ドレインパッド12の下方には導電層40を設けないで容量が生じないようにしている。このように、ゲートパッド10及びソースパッド11と金属層40とのレイアウトによって、上述の第1実施形態の場合と同様に、ゲート・ドレイン間の容量Cgdを増加させることなく、ゲート・ソース間の容量Cgsを増加させ、上記式(1)のCgs/Cgdを大きくすることができる。これにより、セルフターンオンが発生しないようにして、安定した動作を実現することができる。
したがって、本実施形態にかかる半導体装置及びその製造方法によれば、上述の第1実施形態の場合と同様に、セルフターンオンが発生しないようにすることができ、安定した動作を実現できるという利点がある。
また、上述の実施形態では、ゲートパッド10とソースパッド11との間の領域に対応する領域にも金属層40を設け、ゲートパッド10に対応する領域に設けられた金属層とソースパッド11に対応する領域に設けられた金属層とが金属層によって接続されるようにしているが、これに限られるものではない。例えば、ゲートパッド10とソースパッド11との間の領域に対応する領域に絶縁膜を設け、この絶縁膜を介して、ゲートパッド10に対応する領域に設けられた金属層とソースパッド11に対応する領域に設けられた金属層とが接続されるようにしても良い。
また、上述の実施形態では、上述の第1実施形態の場合と同様に、ゲートパッド10、ソースパッド11及びドレインパッド12を、素子分離領域18の上方に設けることになるが、これに限られるものではない。例えば、上述の実施形態の構成において、上述の第3実施形態のように、ドレインパッド12を、素子分離領域18の上方に設け、ゲートパッド10及びソースパッド11を、非素子分離領域19の上方に設けても良い。これにより、n−GaNキャップ層8や2次元電子ガス層20も、各パッド10、11との間に容量を生じさせる導電層として機能させることができる。この場合、本GaN−HEMTは、基板裏面に導電層40を備え、さらに、各パッド10、11から基板裏面までの間に導電層8、20を備えることになる。これにより、設計自由度が増し、上記式(1)のCgs/Cgdの調整の幅が広がることになる。
[第5実施形態]
次に、第5実施形態にかかる半導体装置及びその製造方法、電源装置について、図13、図14を参照しながら説明する。
以下、ディスクリートパッケージを例に挙げて説明する。
本半導体装置は、図13に示すように、上述の第1〜第4実施形態及びこれらの変形例のいずれかの半導体チップを搭載するステージ50と、ゲートリード51と、ソースリード52と、ドレインリード53と、ボンディングワイヤ54A〜54C(ここではAlワイヤ)と、封止樹脂55とを備える。なお、封止樹脂をモールド樹脂ともいう。
ここでは、半導体チップ56の基板裏面がダイアタッチ剤57(ここでは、はんだ)によって固定されたステージ50は、ドレインリード53と電気的に接続されている。なお、これに限られるものではなく、ステージ50がソースリード52と電気的に接続されるようにしても良い。
まず、上述の第1実施形態〜第4実施形態及びこれらの変形例のいずれかの半導体チップ56(GaN−HEMT)を、例えばダイアタッチ剤57(ここでは、はんだ)を用いてリードフレームのステージ50上に固定する。
その後、例えばトランスファーモールド法によって樹脂封止を行なった後、リードフレームを切り離す。
なお、ここでは、半導体チップ56の各パッド10〜12を、ワイヤボンディングのためのボンディングパッドとして用いたディスクリートパッケージを例に挙げて説明しているが、これに限られるものではなく、他の半導体パッケージであっても良い。例えば、半導体チップの各パッドを、例えばフリップチップボンディングなどのワイヤレスボンディングのためのボンディングパッドとして用いた半導体パッケージであっても良い。また、ウエハレベルパッケージであっても良い。また、ディスクリートパッケージ以外の半導体パッケージであっても良い。
以下、サーバに用いられる電源装置に備えられるPFC(power factor correction)回路に、上述の半導体パッケージに含まれるGaN−HEMT(図13、図1参照)を用いる場合を例に挙げて説明する。
ここでは、本PFC回路は、回路基板上に、ダイオードブリッジ60、チョークコイル61、第1コンデンサ62、上述の半導体パッケージに含まれるGaN−HEMT63、ダイオード64、及び、第2コンデンサ65が実装されて構成されている。
なお、ここでは、上述の半導体装置(GaN−HEMT又はGaN−HEMTを含む半導体パッケージ)を、サーバに用いられる電源装置に備えられるPFC回路に用いる場合を例に挙げて説明しているが、これに限られるものではない。例えば、上述の半導体装置(GaN−HEMT又はGaN−HEMTを含む半導体パッケージ)を、サーバ以外のコンピュータなどの電子機器(電子装置)に用いても良い。また、上述の半導体装置(半導体パッケージ)を、電源装置に備えられる他の回路(例えばDC−DCコンバータなど)に用いても良い。
[その他]
なお、本発明は、上述した各実施形態及び変形例に記載した構成に限定されるものではなく、本発明の趣旨を逸脱しない範囲で種々変形することが可能である。
また、上述の各実施形態及び変形例では、ゲート絶縁膜を有するMIS型トランジスタを例に挙げて説明しているが、これに限られるものではなく、ショットキー型トランジスタであっても良い。また、ゲート電極の下方にゲートリセスを備える構造であっても良い。
以下、上述の各実施形態及び変形例に関し、更に、付記を開示する。
(付記1)
基板と、
前記基板の上方に設けられ、電子走行層及び電子供給層を含む半導体積層構造と、
前記半導体積層構造の上方に設けられたゲート電極、ソース電極及びドレイン電極と、
前記ゲート電極、前記ソース電極及び前記ドレイン電極の上方に設けられ、前記ゲート電極、前記ソース電極及び前記ドレイン電極のそれぞれに接続されたゲートパッド、ソースパッド及びドレインパッドと、
前記ゲートパッド、前記ソースパッド及び前記ドレインパッドの下方に設けられた導電層とを備え
前記ゲートパッドと前記ソースパッドとの間の距離が、前記ゲートパッドと前記ドレインパッドとの間の距離よりも小さくなっていることを特徴とする半導体装置。
前記基板は、導電性基板又は導電性を有する層を含む基板であり、
前記導電層は、前記導電性基板又は前記導電性を有する層であることを特徴とする、付記1に記載の半導体装置。
(付記3)
前記半導体積層構造は、導電性半導体層を含み、
前記導電層は、前記導電性半導体層であることを特徴とする、付記1に記載の半導体装置。
前記導電性半導体層は、前記基板と前記電子走行層との間に設けられていることを特徴とする、付記3に記載の半導体装置。
(付記5)
前記基板は、半絶縁性基板又は絶縁性基板であることを特徴とする、付記3又は4に記載の半導体装置。
前記導電層と前記電子走行層との間に、前記導電層よりも抵抗が高い高抵抗層を備えることを特徴とする、付記1〜5のいずれか1項に記載の半導体装置。
(付記7)
素子分離領域と、
前記素子分離領域以外の非素子分離領域とを備え、
前記ゲートパッド、前記ソースパッド及び前記ドレインパッドは、前記素子分離領域の上方に設けられていることを特徴とする、付記1〜6のいずれか1項に記載の半導体装置。
素子分離領域と、
前記素子分離領域以外の非素子分離領域とを備え、
前記ドレインパッドは、前記素子分離領域の上方に設けられており、
前記ゲートパッド及び前記ソースパッドは、前記非素子分離領域の上方に設けられていることを特徴とする、付記1〜6のいずれか1項に記載の半導体装置。
基板と、
前記基板の上方に設けられ、電子走行層及び電子供給層を含む半導体積層構造と、
前記半導体積層構造の上方に設けられたゲート電極、ソース電極及びドレイン電極と、
前記ゲート電極、前記ソース電極及び前記ドレイン電極の上方に設けられ、前記ゲート電極、前記ソース電極及び前記ドレイン電極のそれぞれに接続されたゲートパッド、ソースパッド及びドレインパッドと、
前記基板の裏面であって、前記ゲートパッド及び前記ソースパッドの下方に設けられた導電層とを備えることを特徴とする半導体装置。
前記基板は、半絶縁性基板又は絶縁性基板であることを特徴とする、付記9に記載の半導体装置。
(付記11)
素子分離領域と、前記素子分離領域以外の非素子分離領域とを備え、
前記ゲートパッド、前記ソースパッド及び前記ドレインパッドは、前記素子分離領域の上方に設けられていることを特徴とする、請求項9又は10に記載の半導体装置。
素子分離領域と、前記素子分離領域以外の非素子分離領域とを備え、
前記ドレインパッドは、前記素子分離領域の上方に設けられており、
前記ゲートパッド及び前記ソースパッドは、前記非素子分離領域の上方に設けられていることを特徴とする、付記9又は10に記載の半導体装置。
基板と、
前記基板の上方に設けられ、電子走行層及び電子供給層を含む半導体積層構造と、
前記半導体積層構造の上方に設けられたゲート電極、ソース電極及びドレイン電極と、
前記ゲート電極、前記ソース電極及び前記ドレイン電極の上方に設けられ、前記ゲート電極、前記ソース電極及び前記ドレイン電極のそれぞれに接続されたゲートパッド、ソースパッド及びドレインパッドと、
素子分離領域と、
前記素子分離領域以外の非素子分離領域とを備え、
前記ドレインパッドは、前記素子分離領域の上方に設けられており、
前記ゲートパッド及び前記ソースパッドは、前記非素子分離領域の上方に設けられていることを特徴とする半導体装置。
前記半導体積層構造は、前記電子供給層上に導電性キャップ層を含むことを特徴とする、付記13に記載の半導体装置。
(付記15)
前記ゲート電極と前記ゲートパッドとを接続するゲート配線と、
前記ソース電極と前記ソースパッドとを接続するソース配線と、
前記ドレイン電極と前記ドレインパッドとを接続するドレイン配線と、
前記ゲート配線、前記ソース配線及び前記ドレイン配線の間に設けられた絶縁膜とを備え、
前記ゲート配線、前記ソース配線及び前記ドレイン配線は、前記ゲート配線と前記ソース配線とが前記絶縁膜を挟んで両側に位置する箇所が、前記ゲート配線と前記ドレイン配線とが前記絶縁膜を挟んで両側に位置する箇所よりも多くなるように、設けられていることを特徴とする、付記1〜14のいずれか1項に記載の半導体装置。
付記1〜15のいずれか1項に記載の構成を備える半導体チップを搭載するステージと、
前記半導体チップの前記ゲートパッドに接続されたゲートリードと、
前記半導体チップの前記ソースパッドに接続されたソースリードと、
前記半導体チップの前記ドレインパッドに接続されたドレインリードと、
封止樹脂とを備えることを特徴とする半導体装置。
付記1〜16のいずれか1項に記載の半導体装置を備えることを特徴とする電源装置。
(付記18)
導電性基板又は表面に導電性を有する層を含む基板の上方に、電子走行層及び電子供給層を含む半導体積層構造を形成し、
前記半導体積層構造の上方に、ゲート電極、ソース電極及びドレイン電極を形成し、
前記ゲート電極、前記ソース電極及び前記ドレイン電極の上方で前記ゲート電極、前記ソース電極及び前記ドレイン電極のそれぞれに接続されるように、ゲートパッド、ソースパッド及びドレインパッドを、前記ゲートパッドと前記ソースパッドとの間の距離が、前記ゲートパッドと前記ドレインパッドとの間の距離よりも小さくなるように形成することを特徴とする半導体装置の製造方法。
基板の上方に、電子走行層及び電子供給層を含む半導体積層構造を形成し、
前記半導体積層構造の上方に、ゲート電極、ソース電極及びドレイン電極を形成し、
前記ゲート電極、前記ソース電極及び前記ドレイン電極の上方で前記ゲート電極、前記ソース電極及び前記ドレイン電極のそれぞれに接続されるように、ゲートパッド、ソースパッド及びドレインパッドを形成し、
前記基板の裏面であって、前記ゲートパッド及び前記ソースパッドの下方に導電層を形成することを特徴とする半導体装置の製造方法。
基板の上方に、電子走行層及び電子供給層を含む半導体積層構造を形成し、
素子分離領域を形成し、
前記半導体積層構造の上方に、ゲート電極、ソース電極及びドレイン電極を形成し、
前記ゲート電極、前記ソース電極及び前記ドレイン電極の上方で前記ゲート電極、前記ソース電極及び前記ドレイン電極のそれぞれに接続されるように、ドレインパッドを前記素子分離領域の上方に形成し、ゲートパッド及びソースパッドを前記素子分離領域以外の非素子分離領域の上方に形成することを特徴とする半導体装置の製造方法。
2 半導体積層構造
3 ゲート電極
4 ソース電極
5 ドレイン電極
6 i−GaN電子走行層
7 n−AlGaN電子供給層(i−AlGaNスペーサ層を含む)
8 n−GaNキャップ層
9 AlO膜(絶縁膜)
10 ゲートパッド
11 ソースパッド
12 ドレインパッド
13 配線層
14 ゲート配線
15 ソース配線
16 ドレイン配線
17 絶縁膜
18 素子分離領域
19 非素子分離領域
20 2次元電子ガス層
21 Ta層
22 Al層
23 Ni層
24 Au層
25 絶縁膜
30 導電性半導体層
31 高抵抗層
40 金属層
41 基板、半導体積層構造、絶縁膜、各電極及び配線層を含む構造
50 ステージ
51 ゲートリード
52 ソースリード
53 ドレインリード
54A〜54C Alワイヤ(ボンディングワイヤ)
55 封止樹脂
56 半導体チップ(GaN−HEMT)
57 ダイアタッチ剤
60 ダイオードブリッジ
61 チョークコイル
62 第1コンデンサ
63 GaN−HEMT
64 ダイオード
65 第2コンデンサ
Claims (11)
- 基板と、
前記基板の上方に設けられ、電子走行層及び電子供給層を含む半導体積層構造と、
前記半導体積層構造の上方に設けられたゲート電極、ソース電極及びドレイン電極と、
前記ゲート電極、前記ソース電極及び前記ドレイン電極の上方に設けられ、前記ゲート電極、前記ソース電極及び前記ドレイン電極のそれぞれに接続されたゲートパッド、ソースパッド及びドレインパッドと、
前記ゲートパッド、前記ソースパッド及び前記ドレインパッドの下方に設けられた導電層とを備え、
前記ゲートパッドと前記ソースパッドとの間の距離が、ゲートパッド・導電層間容量及びソースパッド・導電層間容量をゲート・ソース間容量に付加しうる距離になっており、前記ゲートパッドと前記ドレインパッドとの間の距離が、ゲートパッド・導電層間容量及びドレインパッド・導電層間容量をゲート・ドレイン間容量に付加しえない距離になっており、オフ時にゲート電圧が閾値電圧よりも大きくなるセルフターンオンが発生しないようにゲート・ソース間容量Cgs/ゲート・ドレイン間容量Cgdの値が設定されていることを特徴とする半導体装置。 - 前記導電層と前記電子走行層との間に、前記導電層よりも抵抗が高い高抵抗層を備えることを特徴とする、請求項1に記載の半導体装置。
- 基板と、
前記基板の上方に設けられ、電子走行層及び電子供給層を含む半導体積層構造と、
前記半導体積層構造の上方に設けられたゲート電極、ソース電極及びドレイン電極と、
前記ゲート電極、前記ソース電極及び前記ドレイン電極の上方に設けられ、前記ゲート電極、前記ソース電極及び前記ドレイン電極のそれぞれに接続されたゲートパッド、ソースパッド及びドレインパッドと、
前記基板の裏面であって、前記ゲートパッド及び前記ソースパッドの下方に設けられた導電層とを備え、
前記ゲートパッドと前記ソースパッドとの間の距離が、ゲートパッド・導電層間容量及びソースパッド・導電層間容量をゲート・ソース間容量に付加しうる距離になっており、オフ時にゲート電圧が閾値電圧よりも大きくなるセルフターンオンが発生しないようにゲート・ソース間容量Cgs/ゲート・ドレイン間容量Cgdの値が設定されていることを特徴とする半導体装置。 - 前記基板は、半絶縁性基板又は絶縁性基板であることを特徴とする、請求項3に記載の半導体装置。
- 基板と、
前記基板の上方に設けられ、電子走行層及び電子供給層を含む半導体積層構造と、
前記半導体積層構造の上方に設けられたゲート電極、ソース電極及びドレイン電極と、
前記ゲート電極、前記ソース電極及び前記ドレイン電極の上方に設けられ、前記ゲート電極、前記ソース電極及び前記ドレイン電極のそれぞれに接続されたゲートパッド、ソースパッド及びドレインパッドと、
素子分離領域と、
前記素子分離領域以外の非素子分離領域とを備え、
前記ドレインパッドは、前記素子分離領域の上方に設けられており、
前記ゲートパッド及び前記ソースパッドは、前記非素子分離領域の上方に設けられていることを特徴とする半導体装置。 - 前記ゲート電極と前記ゲートパッドとを接続するゲート配線と、
前記ソース電極と前記ソースパッドとを接続するソース配線と、
前記ドレイン電極と前記ドレインパッドとを接続するドレイン配線と、
前記ゲート配線、前記ソース配線及び前記ドレイン配線の間に設けられた絶縁膜とを備え、
前記ゲート配線、前記ソース配線及び前記ドレイン配線は、前記ゲート配線と前記ソース配線とが前記絶縁膜を挟んで両側に位置する箇所が、前記ゲート配線と前記ドレイン配線とが前記絶縁膜を挟んで両側に位置する箇所よりも多くなるように、設けられていることを特徴とする、請求項1〜5のいずれか1項に記載の半導体装置。 - 請求項1〜6のいずれか1項に記載の構成を備える半導体チップを搭載するステージと、
前記半導体チップの前記ゲートパッドに接続されたゲートリードと、
前記半導体チップの前記ソースパッドに接続されたソースリードと、
前記半導体チップの前記ドレインパッドに接続されたドレインリードと、
封止樹脂とを備えることを特徴とする半導体装置。 - 請求項1〜7のいずれか1項に記載の半導体装置を備えることを特徴とする電源装置。
- 導電性基板又は表面に導電性を有する層を含む基板の上方に、電子走行層及び電子供給層を含む半導体積層構造を形成し、
前記半導体積層構造の上方に、ゲート電極、ソース電極及びドレイン電極を形成し、
前記ゲート電極、前記ソース電極及び前記ドレイン電極の上方で前記ゲート電極、前記ソース電極及び前記ドレイン電極のそれぞれに接続されるように、ゲートパッド、ソースパッド及びドレインパッドを形成し、
前記ゲートパッド、前記ソースパッド及び前記ドレインパッドを形成する工程において、前記ゲートパッドと前記ソースパッドとの間の距離が、ゲートパッド・導電性基板又は導電性層間容量及びソースパッド・導電性基板又は導電性層間容量をゲート・ソース間容量に付加しうる距離となり、前記ゲートパッドと前記ドレインパッドとの間の距離が、ゲートパッド・導電性基板又は導電性層間容量及びドレインパッド・導電性基板又は導電性層間容量をゲート・ドレイン間容量に付加しえない距離となるように、前記ゲートパッド、前記ソースパッド及び前記ドレインパッドを形成し、オフ時にゲート電圧が閾値電圧よりも大きくなるセルフターンオンが発生しないようにゲート・ソース間容量Cgs/ゲート・ドレイン間容量Cgdの値が設定されることを特徴とする半導体装置の製造方法。 - 基板の上方に、電子走行層及び電子供給層を含む半導体積層構造を形成し、
前記半導体積層構造の上方に、ゲート電極、ソース電極及びドレイン電極を形成し、
前記ゲート電極、前記ソース電極及び前記ドレイン電極の上方で前記ゲート電極、前記ソース電極及び前記ドレイン電極のそれぞれに接続されるように、ゲートパッド、ソースパッド及びドレインパッドを形成し、
前記基板の裏面であって、前記ゲートパッド及び前記ソースパッドの下方に導電層を形成し、
前記ゲートパッド、前記ソースパッド及び前記ドレインパッドを形成する工程において、前記ゲートパッドと前記ソースパッドとの間の距離が、ゲートパッド・導電層間容量及びソースパッド・導電層間容量をゲート・ソース間容量に付加しうる距離となるように、前記ゲートパッド、前記ソースパッド及び前記ドレインパッドを形成し、オフ時にゲート電圧が閾値電圧よりも大きくなるセルフターンオンが発生しないようにゲート・ソース間容量Cgs/ゲート・ドレイン間容量Cgdの値が設定されることを特徴とする半導体装置の製造方法。 - 基板の上方に、電子走行層及び電子供給層を含む半導体積層構造を形成し、
素子分離領域を形成し、
前記半導体積層構造の上方に、ゲート電極、ソース電極及びドレイン電極を形成し、
前記ゲート電極、前記ソース電極及び前記ドレイン電極の上方で前記ゲート電極、前記ソース電極及び前記ドレイン電極のそれぞれに接続されるように、ドレインパッドを前記素子分離領域の上方に形成し、ゲートパッド及びソースパッドを前記素子分離領域以外の非素子分離領域の上方に形成することを特徴とする半導体装置の製造方法。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010270469A JP5789967B2 (ja) | 2010-12-03 | 2010-12-03 | 半導体装置及びその製造方法、電源装置 |
US13/267,212 US8716748B2 (en) | 2010-03-12 | 2011-10-06 | Semiconductor device and method of manufacturing the same, and power supply apparatus |
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CN201110364823.9A CN102487054B (zh) | 2010-12-03 | 2011-11-11 | 半导体器件及其制造方法和电源设备 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010270469A JP5789967B2 (ja) | 2010-12-03 | 2010-12-03 | 半導体装置及びその製造方法、電源装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2012119625A JP2012119625A (ja) | 2012-06-21 |
JP5789967B2 true JP5789967B2 (ja) | 2015-10-07 |
Family
ID=45695968
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2010270469A Active JP5789967B2 (ja) | 2010-03-12 | 2010-12-03 | 半導体装置及びその製造方法、電源装置 |
Country Status (4)
Country | Link |
---|---|
US (1) | US8716748B2 (ja) |
JP (1) | JP5789967B2 (ja) |
CN (1) | CN102487054B (ja) |
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- 2010-12-03 JP JP2010270469A patent/JP5789967B2/ja active Active
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2011
- 2011-10-06 US US13/267,212 patent/US8716748B2/en active Active
- 2011-10-13 TW TW100137131A patent/TWI460861B/zh active
- 2011-11-11 CN CN201110364823.9A patent/CN102487054B/zh active Active
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Publication number | Priority date | Publication date | Assignee | Title |
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Publication number | Publication date |
---|---|
TW201225295A (en) | 2012-06-16 |
US20120049244A1 (en) | 2012-03-01 |
CN102487054A (zh) | 2012-06-06 |
TWI460861B (zh) | 2014-11-11 |
CN102487054B (zh) | 2015-11-25 |
JP2012119625A (ja) | 2012-06-21 |
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A621 | Written request for application examination |
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A977 | Report on retrieval |
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|
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