JP5949527B2 - 半導体装置及びその製造方法、電源装置、高周波増幅器 - Google Patents

半導体装置及びその製造方法、電源装置、高周波増幅器 Download PDF

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Description

本発明は、半導体装置及びその製造方法、電源装置、高周波増幅器に関する。
窒化物半導体デバイスは、高い飽和電子速度やワイドバンドギャップなどの特徴を有する。この特徴を利用して高耐圧・高出力デバイスの開発が活発に行われている。
このような高耐圧・高出力デバイスに用いられる窒化物半導体デバイスとしては、電界効果トランジスタ、特に、高電子移動度トランジスタ（ＨＥＭＴ：High Electron Mobility Transistor）がある。
例えば、ＧａＮ電子走行層上にＡｌＧａＮ電子供給層を積層したＨＥＭＴ構造を有するＧａＮ−ＨＥＭＴ（ＡｌＧａＮ／ＧａＮ−ＨＥＭＴ）がある。ＧａＮ−ＨＥＭＴでは、ＡｌＧａＮとＧａＮとの格子定数差に起因した歪みがＡｌＧａＮに生じ、これにより、ピエゾ分極が生じる。そして、ピエゾ分極及びＡｌＧａＮの自発分極によって、高濃度の２次元電子ガス（２ＤＥＧ：Dimensional electron gas）が得られる。このため、ＧａＮ−ＨＥＭＴによって高耐圧・高出力デバイスを実現することができる。
しかしながら、ＧａＮ−ＨＥＭＴでは、高濃度の２ＤＥＧが得られるため、ノーマリオフを実現するのが難しい。
ノーマリオフを実現するための技術としては、例えば、ゲート電極直下の電子供給層をエッチングして２ＤＥＧを分断することで、ノーマリオフの実現を可能とする技術がある。これを第１の技術という。また、例えば、ゲート電極直下にｐ型ＧａＮ層を追加して２ＤＥＧを打ち消すことで、ノーマリオフの実現を可能とする技術がある。これを第２の技術という。また、この構造をｐ−ＧａＮゲート構造ともいう。また、例えば、ソース電極とゲート電極との間の電子供給層上に、ｐ型不純物を添加した２次元電子ガス解消層、及び、ｎ型不純物を添加した低抵抗層を設けることで、低ソース抵抗化と高電圧動作を両立しながら、ノーマリオフの実現を可能とする技術がある。これを第３の技術という。また、例えば、ソース電極とゲート電極の下方の電子走行層の一部の領域を、ｐ型不純物をドーピングした領域とすることで、オン抵抗の低減と高耐圧化を両立しながら、ノーマリオフの実現を可能とする技術がある。これを第４の技術という。
特開２００９−７６８４５号公報 特開２００７−１９３０９号公報 国際公開第２０１０／０１６５６４号 特開２００４−２６０１４０号公報
しかしながら、上述の第１の技術では、ノーマリオフ型のトランジスタのゲート電極直下にエッチングによるダメージが加わるため、オン抵抗の増加やリーク電流の増加が生じる。このため、オン抵抗を低減しながら、確実にノーマリオフを実現するのは難しい。
また、上述の第２の技術では、ｐ型ＧａＮ層で２ＤＥＧを打ち消してノーマリオフを実現するためには電子供給層を薄くしなくてはならないが、この場合、オン抵抗を低減し、高耐圧化を実現するのは難しい。つまり、ノーマリオフを実現するために電子供給層を薄くすると、ゲート電極とドレイン電極との間の距離を離して高耐圧化を図ろうとしても、距離の増加に伴ってオン抵抗が増加してしまう。このため、オン抵抗を低減し、高耐圧化を可能としながら、ノーマリオフを実現するのは難しい。
また、上述の第３の技術では、結晶成長時に２次元電子ガス解消層に添加されたｐ型不純物が電子供給層や電子走行層に拡散してしまうため、オン抵抗を低減し、高耐圧化を可能としながら、ノーマリオフを実現するのは難しい。例えば、上述の第３の技術では、電子供給層を厚くし、ゲート電極とドレイン電極との間の距離を離して、高耐圧化を図りながら、オン抵抗を低減しようとしても、低いオン抵抗を維持するのは難しい。また、上述の第３の技術では、単に２次元電子ガス解消層、低抵抗層を積層させた構造であり、電子の移動度が低く、チャネル抵抗が高いため、オン抵抗を低減するのは難しい。
また、上述の第４の技術では、結晶成長時に電子走行層の一部の領域にドーピングされたｐ型不純物が電子走行層の他の領域に拡散してしまうため、オン抵抗を低減し、高耐圧化を可能としながら、ノーマリオフを実現するのは難しい。例えば、上述の第４の技術では、電子供給層を厚くし、ゲート電極とドレイン電極との間の距離を離して、高耐圧化を図りながら、オン抵抗を低減しようとしても、低いオン抵抗を維持するのは難しい。
そこで、オン抵抗を低減し、高耐圧化を可能としながら、ノーマリオフを実現したい。
本半導体装置は、第１ゲート電極と、第１ソース電極と、第１ドレイン電極と、第１電子走行層及び第１電子供給層を含む第１窒化物半導体積層構造とを有する第１トランジスタと、第２ゲート電極と、第２ソース電極と、第１ソース電極と共通電極である第２ドレイン電極と、第２ゲート電極の下方の領域にｐ型不純物を含む第２電子走行層及び第２電子供給層を含む第２窒化物半導体積層構造とを有する第２トランジスタと、ｐ型不純物拡散防止層とを備え、第１窒化物半導体積層構造の上方にｐ型不純物拡散防止層を挟んで第２窒化物半導体積層構造が設けられており、第１ゲート電極と第２ソース電極とが電気的に接続されて、第１トランジスタと第２トランジスタとがカスコード接続されていることを要件とする。
本電源装置は、変圧器と、変圧器を挟んで設けられた高圧回路及び低圧回路とを備え、高圧回路は、トランジスタチップを含み、トランジスタチップは、上記の半導体装置の構成を備えることを要件とする。
本高周波増幅器は、入力信号を増幅するアンプを備え、アンプは、トランジスタチップを含み、トランジスタチップは、上記の半導体装置の構成を備えることを要件とする。
本半導体装置の製造方法は、半導体基板上に、第１電子走行層及び第１電子供給層を含む第１窒化物半導体積層構造、ｐ型不純物拡散防止層、ｐ型不純物を含む第２電子走行層及び第２電子供給層を含む第２窒化物半導体積層構造を形成し、第１ゲート電極、第１ソース電極、第１ドレイン電極及び前記第１窒化物半導体積層構造を有する第１トランジスタを形成する第１トランジスタ形成領域の第２窒化物半導体積層構造を除去し、第１トランジスタ形成領域の第１窒化物半導体積層構造の上方に第１ドレイン電極を形成するとともに、第２ゲート電極、第２ソース電極、第２ドレイン電極及び第２窒化物半導体積層構造を有する第２トランジスタを形成する第２トランジスタ形成領域の第２窒化物半導体積層構造の上方に第２ソース電極を形成し、第１ソース電極及び第２ドレイン電極となる共通電極を形成し、第１窒化物半導体積層構造の上方に第１ゲート電極を形成するとともに、第２窒化物半導体積層構造の上方に第２ゲート電極を形成し、第１ゲート電極と第２ソース電極とを電気的に接続して、第１トランジスタと第２トランジスタとをカスコード接続することを要件とする。
したがって、本半導体装置及びその製造方法、電源装置、高周波増幅器によれば、オン抵抗を低減し、高耐圧化を可能としながら、ノーマリオフを実現できるという利点がある。
第１実施形態にかかる半導体装置の構成を示す模式的断面図である。 （Ａ）〜（Ｄ）は、第１実施形態にかかる半導体装置の製造方法を説明するための模式的断面図である。 （Ａ）〜（Ｃ）は、第１実施形態の変形例にかかる半導体装置の製造方法を説明するための模式的断面図である。 （Ａ）、（Ｂ）は、第１実施形態の変形例にかかる半導体装置の製造方法及び半導体装置の構成を示す模式的断面図である。 （Ａ）、（Ｂ）は、第１実施形態の第１変形例にかかる半導体装置の製造方法及び半導体装置の構成を示す模式的断面図である。 （Ａ）、（Ｂ）は、第１実施形態の第２変形例にかかる半導体装置の製造方法及び半導体装置の構成を示す模式的断面図である。 第２実施形態にかかる半導体装置（半導体パッケージ）の構成を示す模式的平面図である。 第２実施形態にかかる電源装置に含まれるＰＦＣ回路の構成を示す模式図である。 第３実施形態の高周波増幅器の構成を示す模式図である。
以下、図面により、本発明の実施の形態にかかる半導体装置及びその製造方法、電源装置、高周波増幅器について説明する。
［第１実施形態］
まず、第１実施形態にかかる半導体装置及びその製造方法について、図１〜図４を参照しながら説明する。
本実施形態にかかる半導体装置は、化合物半導体装置であり、特に、窒化物半導体材料を用いた高耐圧・高出力デバイスである。なお、これを窒化物半導体デバイスともいう。
また、本半導体装置は、窒化物半導体材料を用いた電界効果トランジスタを備える。なお、これを窒化物半導体電界効果トランジスタともいう。
具体的には、本半導体装置は、図１に示すように、ＧａＮ系半導体材料を用いたＧａＮ系デバイスであって、ノーマリオン型のトランジスタであるＧａＮ−ＨＥＭＴ１と、ノーマリオフ型のトランジスタであるＧａＮ−ＨＥＭＴ２とを備える。なお、図１では、点線で２ＤＥＧを示し、矢印で電流経路を示している。
なお、ノーマリオン型のトランジスタであるＧａＮ−ＨＥＭＴを、ノーマリオン型ＨＥＭＴ、ノーマリオンＨＥＭＴ領域又は第１トランジスタともいう。また、ノーマリオフ型のトランジスタであるＧａＮ−ＨＥＭＴを、ノーマリオフ型ＨＥＭＴ、ノーマリオフＨＥＭＴ領域又は第２トランジスタともいう。
ここでは、本半導体装置は、同一半導体基板上にノーマリオン型ＨＥＭＴ１及びノーマリオフ型ＨＥＭＴ２を設けた構造であって、ノーマリオン型ＨＥＭＴ１の上方にノーマリオフ型ＨＥＭＴ２を設け、これらをカスコード接続した構造を備える。
ここで、ノーマリオン型ＨＥＭＴ１は、図示しない半導体基板上に、ｉ−ＧａＮ電子走行層３、ｎ−ＡｌＧａＮ電子供給層４を積層させた第１窒化物半導体積層構造５を備え、さらに、ゲート電極６、ソース電極７及びドレイン電極８を備える。
本実施形態では、ソース電極７の直下のｎ−ＡｌＧａＮ電子供給層４及びｉ−ＧａＮ電子走行層３の一部の領域をｎ型不純物でドーピングしたｎ型不純物ドーピング領域をｎ型コンタクト領域９Ａとし、このｎ型コンタクト領域９Ａ（ここではｎ−ＡｌＧａＮ電子供給層のｎ型コンタクト領域）上にソース電極７を設けている。同様に、ドレイン電極８の直下のｎ−ＡｌＧａＮ電子供給層４及びｉ−ＧａＮ電子走行層３の一部の領域をｎ型不純物でドーピングしたｎ型不純物ドーピング領域をｎ型コンタクト領域９Ｂとし、このｎ型コンタクト領域９Ｂ（ここではｎ−ＡｌＧａＮ電子供給層のｎ型コンタクト領域）上にドレイン電極８を設けている。例えば、ｎ型コンタクト領域９Ａ、９Ｂは、例えばＳｉなどのｎ型不純物をイオン注入して形成すれば良い。この場合、ｎ型コンタクト領域９Ａ、９Ｂは、ｎ型不純物イオン注入領域である。なお、第１窒化物半導体積層構造５上に設けられたＡｌＮ不純物拡散防止層１０の表面は、例えばＳｉＮ膜１１（パッシベーション膜；ゲート絶縁膜；絶縁膜）で覆われており、このＳｉＮ膜１１上にゲート電極６が設けられている。ここでは、ＭＩＳ（Metal Insulator Semiconductor）構造になっているが、ゲート電極６の直下の領域のＳｉＮ膜１１を除去して、ショットキー構造としても良い。なお、ここでは、ソース電極７の直下及びドレイン電極８の直下にｎ型コンタクト領域９Ａ、９Ｂを設けているが、これらのｎ型コンタクト領域９Ａ、９Ｂは設けなくても良い。また、ソース電極７の直下及びドレイン電極８の直下のｎ−ＡｌＧａＮ電子供給層４の一部を除去して、ソース電極７及びドレイン電極８を設けても良い。
なお、第１窒化物半導体積層構造５を、化合物半導体積層構造、ＧａＮ−ＨＥＭＴ構造、ＡｌＧａＮ／ＧａＮ−ＨＥＭＴ構造、あるいは、ＧａＮ−ＨＥＭＴ結晶ともいう。また、第１窒化物半導体積層構造５は、少なくとも電子走行層及び電子供給層を含むものであれば良く、他の半導体層を含むものであっても良い。例えば、窒化物半導体を用いた電界効果トランジスタなどの電界効果トランジスタを構成しうる窒化物半導体積層構造であれば良い。また、ｉ−ＧａＮ電子走行層３を第１電子走行層ともいう。また、ｎ−ＡｌＧａＮ電子供給層４を第１電子供給層ともいう。また、ゲート電極６を第１ゲート電極ともいう。また、ソース電極７を第１ソース電極ともいう。また、ドレイン電極８を第１ドレイン電極ともいう。
また、本半導体装置では、上述の第１窒化物半導体積層構造５の上方に、ＡｌＮ不純物拡散防止層１０が設けられている。このＡｌＮ不純物拡散防止層１０は、結晶成長時にその上方に設けられるｐ−ＧａＮ電子走行層１２からｎ−ＡｌＧａＮ電子供給層４やｉ−ＧａＮ電子走行層３へｐ型不純物が拡散するのを防止するためのものである。このため、ＡｌＮ不純物拡散防止層１０をｐ型不純物拡散防止層ともいう。
なお、ここでは、ｐ型不純物拡散防止層１０としてＡｌＮ層を用いているが、これに限られるものではなく、例えばＡｌＧａＮ層を用いても良い。つまり、ｐ型不純物拡散防止層１０は、ＡｌＧａＮ又はＡｌＮを含むものであれば良い。また、ｐ型不純物拡散防止層１０は、Ａｌ組成が０．５以上のＡｌＧａＮ又はＡｌＮを含むものであることが好ましい。つまり、ｐ型不純物拡散防止層１０は、Ａｌ組成（Ａｌ含有率）がその下方に設けられるｎ−ＡｌＧａＮ電子供給層４よりも多くなるようにするのが好ましい。本実施形態では、その下方に設けられるｎ−ＡｌＧａＮ電子供給層４のＡｌ組成は例えば０．３であり、ｐ型不純物拡散防止層１０としてＡｌＮ層を用いているため、ｐ型不純物拡散防止層１０は、Ａｌ組成がその下方に設けられるｎ−ＡｌＧａＮ電子供給層４よりもよりも多くなっている。これにより、ｐ型不純物の拡散防止効果を高くすることができる。また、このように、ｎ−ＡｌＧａＮ電子供給層４よりもＡｌ組成が多いｐ型不純物拡散防止層１０は、自発分極及びピエゾ分極が大きいため、ノーマリオン型ＨＥＭＴ１の２ＤＥＧを増加させる効果もある。なお、ｐ型不純物拡散防止層１０のＡｌ組成を多くするほど２ＤＥＧを増加させることができる。
そして、ＡｌＮ不純物拡散防止層１０の上方の一部の領域に、ノーマリオフ型ＨＥＭＴ２が設けられている。
ここで、ノーマリオフ型ＨＥＭＴ２は、ｐ−ＧａＮ電子走行層１２、ｎ−ＡｌＧａＮ電子供給層１３を積層させた第２窒化物半導体積層構造１４を備える。この第２窒化物半導体積層構造１４は、ノーマリオン型ＨＥＭＴ１を構成する第１窒化物半導体積層構造５の上方にＡｌＮ不純物拡散防止層１０を挟んで積層されている。
そして、この第２窒化物半導体積層構造１４に、ゲート電極１５、ソース電極１６及びドレイン電極１７が設けられている。ここで、ドレイン電極１７は、ノーマリオン型ＨＥＭＴ１のソース電極７と共通電極１８である。ここでは、共通電極１８であるノーマリオン型ＨＥＭＴ１のソース電極７及びノーマリオフ型ＨＥＭＴ２のドレイン電極１７は、ノーマリオン型ＨＥＭＴ１のドレイン電極８及びノーマリオフ型ＨＥＭＴ２のソース電極１６と同一の金属電極によって構成されている。
本実施形態では、ソース電極１６の直下のｎ−ＡｌＧａＮ電子供給層１３及びｐ−ＧａＮ電子走行層１２の一部の領域をｎ型不純物でドーピングしたｎ型不純物ドーピング領域をｎ型コンタクト領域９Ｃとし、このｎ型コンタクト領域９Ｃ（ここではｎ−ＡｌＧａＮ電子供給層１３のｎ型コンタクト領域）上にソース電極１６を設けている。また、ドレイン電極１７に接するｎ−ＡｌＧａＮ電子供給層１３及びｐ−ＧａＮ電子走行層１２の一部の領域をｎ型不純物でドーピングしたｎ型不純物ドーピング領域をｎ型コンタクト領域９Ｄとし、このｎ型コンタクト領域９Ｄに接するようにドレイン電極１７を設けている。例えば、ｎ型コンタクト領域９Ｃ、９Ｄは、例えばＳｉなどのｎ型不純物をイオン注入して形成すれば良い。この場合、ｎ型コンタクト領域９Ｃ、９Ｄは、ｎ型不純物イオン注入領域である。なお、第２窒化物半導体積層構造１４の表面、即ち、第２窒化物半導体積層構造１４を構成するｎ−ＡｌＧａＮ電子供給層１３の表面は、例えばＳｉＮ膜１１（パッシベーション膜；ゲート絶縁膜；絶縁膜）で覆われており、このＳｉＮ膜１１上にゲート電極１５が設けられている。ここでは、ＭＩＳ構造になっているが、ゲート電極１５の直下の領域のＳｉＮ膜１１を除去して、ショットキー構造としても良い。
このように構成する場合、ｐ−ＧａＮ電子走行層１２は、ソース電極１６側の領域がｎ型となり、ゲート電極１５の直下の領域がｐ型となり、ドレイン電極１７側の領域がｎ型となるため、ノーマリオフ型ＨＥＭＴ２は、ｎｐｎ構造を備えるものとなる。なお、両側のｎ型コンタクト領域９Ｃ、９Ｄはゲート電極１５の直下の領域まで延びているのが好ましい。このように、ノーマリオフ型ＨＥＭＴ２の電子走行層１２は、ゲート電極１５の下方の領域にｐ型不純物を含むものであれば良い。
なお、第２窒化物半導体積層構造１４を、化合物半導体積層構造、ＧａＮ−ＨＥＭＴ構造、ＡｌＧａＮ／ＧａＮ−ＨＥＭＴ構造、あるいは、ＧａＮ−ＨＥＭＴ結晶ともいう。また、第２窒化物半導体積層構造１４は、少なくとも電子走行層及び電子供給層を含むものであれば良く、他の半導体層を含むものであっても良い。例えば、窒化物半導体を用いた電界効果トランジスタなどの電界効果トランジスタを構成しうる窒化物半導体積層構造であれば良い。また、ｐ−ＧａＮ電子走行層１２を第２電子走行層ともいう。また、ｎ−ＡｌＧａＮ電子供給層１３を第２電子供給層ともいう。また、ゲート電極１５を第２ゲート電極ともいう。また、ソース電極１６を第２ソース電極ともいう。また、ドレイン電極１７を第２ドレイン電極ともいう。
特に、本実施形態では、電子走行層１２にｐ−ＧａＮ層を用いることで、ノーマリオフを実現している。つまり、電子走行層１２にｐ−ＧａＮ層を用いることで、ゲート電極１５の下方の領域でバンドが引き上げられ、これにより、ｐ−ＧａＮ電子走行層１２とｎ−ＡｌＧａＮ電子供給層１３との界面の伝導帯のエネルギレベルがフェルミレベルよりも高くなり、２ＤＥＧの発生が抑制され、ノーマリオフが実現される。この場合、従来のｐ−ＧａＮゲート構造の場合、即ち、ゲート電極と電子供給層との間にｐ−ＧａＮ層を設ける場合と比較して、チャネル領域（電子が走行する領域）のより近くにｐ−ＧａＮ層１２を配置できるため、より容易にノーマリオフを実現できるようになる。また、この場合、ｐ−ＧａＮ層１２に添加されるｐ型不純物の濃度に比例してノーマリオフ型ＨＥＭＴ２のしきい値が決まるため、ｐ−ＧａＮ層１２に添加されるｐ型不純物の濃度によってしきい値の制御が可能となる。このため、従来のｐ−ＧａＮゲート構造の場合と比較して、しきい値の制御が容易になる。
また、本実施形態では、ノーマリオフを実現するためのトランジスタが、電子走行層１２にｐ型不純物を含むものとしているものの、電子走行層１２と電子供給層１３とを含むＨＥＭＴ構造を備えるものとしているため、電子の移動度が高く、一般的なＭＯＳＦＥＴよりも高速化が可能で高性能なノーマリオフ型のトランジスタを実現できる。
また、本実施形態では、ｐ−ＧａＮ電子走行層１２は、ｐ型不純物としてＭｇをドーピングしたものである。なお、ｐ−ＧａＮ電子走行層１２にドーピングされるｐ型不純物は、これに限られるものではなく、例えば、Ｂｅ、Ｆｅ、Ｃなどであっても良い。つまり、ｐ−ＧａＮ電子走行層１２は、ＧａＮを含み、ｐ型不純物としてＢｅ、Ｍｇ、Ｆｅ、Ｃのいずれかを含むものであれば良い。また、本実施形態では、電子供給層１３としてＡｌＧａＮを用いているが、これに限られるものではなく、電子供給層１３は、ＡｌＧａＮ、ＩｎＡｌＮ、ＡｌＩｎＧａＮのいずれかを含むものであれば良い。
ところで、本実施形態では、ノーマリオン型ＨＥＭＴ１を構成する第１窒化物半導体積層構造５上に設けられたＡｌＮ不純物拡散防止層１０の表面、及び、ノーマリオフ型ＨＥＭＴ２を構成する第２窒化物半導体積層構造１４の表面だけでなく、共通電極１８であるノーマリオン型ＨＥＭＴ１のソース電極７及びノーマリオフ型ＨＥＭＴ２のドレイン電極１７の表面も、例えばＳｉＮ膜１１（パッシベーション膜；ゲート絶縁膜；絶縁膜）で覆われている。
そして、本実施形態では、ノーマリオン型ＨＥＭＴ１のドレイン電極８、ノーマリオフ型ＨＥＭＴ２のゲート電極１５及びソース電極１６のそれぞれに、配線やパッド等が接続されている。また、ノーマリオン型ＨＥＭＴ１のゲート電極６とノーマリオフ型ＨＥＭＴ２のソース電極１６とが電気的に接続されて、ノーマリオン型ＨＥＭＴ１とノーマリオフ型ＨＥＭＴ２とがカスコード接続されている。ここでは、ノーマリオフ型ＨＥＭＴ２のソース電極１６が接地されているため、これに、ノーマリオン型ＨＥＭＴ１のゲート電極６を電気的に接続している。つまり、ソース接地のノーマリオフ型ＨＥＭＴ２とゲート接地のノーマリオン型ＨＥＭＴ１とを直列に接続することで、ノーマリオン型ＨＥＭＴ１とノーマリオフ型ＨＥＭＴ２とをカスコード接続している。
このように構成された本半導体装置では、ノーマリオン型ＨＥＭＴ１の電子供給層４及び電子走行層３の上方にｐ型不純物拡散防止層１０を挟んでノーマリオフ型ＨＥＭＴ２のｐ型不純物を含む電子走行層１２を設けているため、結晶成長時にノーマリオフ型ＨＥＭＴ２の電子走行層１２に含まれるｐ型不純物がノーマリオン型ＨＥＭＴ１の電子供給層４や電子走行層３に拡散してしまうのを防止することができる。また、上述のように、ｎ−ＡｌＧａＮ電子供給層４よりもＡｌ組成が多いｐ型不純物拡散防止層１０を用いることで、ノーマリオン型ＨＥＭＴ１の２ＤＥＧを増加させることができる。これにより、オン抵抗を低減し、高耐圧化を可能としながら、ノーマリオフを実現することが可能となる。
また、ノーマリオフ型ＨＥＭＴ２は、電子走行層１２にｐ−ＧａＮ層を用いており、ｐ型不純物が含まれているものの、電子走行層１２と電子供給層１３とを含むＨＥＭＴ構造を備えるため、電子の移動度が高く、チャネル抵抗が低いため、オン抵抗を低減することができ、これにより、高耐圧化を可能としながら、ノーマリオフを実現することが可能となる。
また、後述のように、ノーマリオフ型ＨＥＭＴ２は、エッチングによるダメージが加わらない。このため、エッチングによるダメージに起因してオン抵抗の増加やリーク電流の増加が生じることはない。したがって、オン抵抗を低減しながら、確実にノーマリオフを実現することが可能となる。
また、ノーマリオフ型ＨＥＭＴ２は、電子走行層１２にｐ−ＧａＮ層を用いており、この場合、ｐ−ＧａＮ層１２に添加されるｐ型不純物の濃度に比例してしきい値が決まるため、ｐ−ＧａＮ層１２に添加されるｐ型不純物の濃度によってしきい値の制御が可能となる。このため、しきい値の制御が容易になる。例えば、従来のｐ−ＧａＮゲート構造の場合と比較して、しきい値の制御が容易になり、また、ノーマリオフの実現も容易になる。
また、同一半導体基板上に設けられたノーマリオン型ＨＥＭＴ１とノーマリオフ型ＨＥＭＴ２とをカスコード接続（モノリシックカスコード接続）した構造であるため、例えば異なる半導体基板上に設けられたＳｉ−ＭＯＳＦＥＴとＧａＮ−ＨＥＭＴとをカスコード接続（ハイブリッドカスコード接続）した構造と比較して、配線の長さを短縮することができ、これにより、回路のリアクタンスが低減でき、より高速化が可能となる。
また、上述のように構成された本半導体装置では、ノーマリオフ型ＨＥＭＴ２でノーマリオフ機能は実現することができるため、ノーマリオン型ＨＥＭＴ１は、ノーマリオフ機能を考慮せずに独立に設計することが可能となる。
つまり、ノーマリオン型ＨＥＭＴ１では、ノーマリオフ機能を考慮しなくて良いため、オン抵抗が低くなるように、２ＤＥＧ量、即ち、電子供給層４の厚さを独自に設定可能である。このため、ノーマリオン型ＨＥＭＴ１は、電子供給層４の厚さを厚くすることで、２ＤＥＧを増加させ、オン抵抗を低減させることが可能である。つまり、ノーマリオン型ＨＥＭＴ１は、オン抵抗を低減させるために、電子供給層４の厚さを厚くするのが好ましい。例えば、ノーマリオン型ＨＥＭＴ１の電子供給層４は、ノーマリオフ型ＨＥＭＴ２の電子供給層１３よりも厚くするのが好ましい。このように、ノーマリオン型ＨＥＭＴ１の電子供給層４を厚くする場合、電子供給層４による抵抗を下げるため、ソース電極７の直下及びドレイン電極８の直下にｎ型コンタクト領域９Ａ、９Ｂを設けるのが好ましい。但し、電子供給層４の厚さを厚くすると、２ＤＥＧ量が多くなるため、これらのｎ型コンタクト領域９Ａ、９Ｂは設けなくても良い。また、ノーマリオン型ＨＥＭＴ１は、ゲート電極６とドレイン電極８との間の距離を離すことで、高耐圧化を図ることが可能である。つまり、ノーマリオン型ＨＥＭＴ１は、高耐圧化を図るために、ゲート電極６とドレイン電極８との間の距離を大きくすることが好ましい。例えば、ノーマリオン型ＨＥＭＴ１は、ゲート電極６とドレイン電極８との間の距離が、ゲート電極６とソース電極７との間の距離よりも大きくなるように、ゲート電極６、ドレイン電極８及びソース電極７を設けるのが好ましい。
したがって、ノーマリオン型ＨＥＭＴ１では、ゲート電極６とドレイン電極８との間の距離を離して高耐圧化を図る場合に、電子供給層４の厚さを厚くすることで、距離の増加に伴ってオン抵抗が増加してしまうのを抑制することができる。つまり、オン抵抗を低減しながら、高耐圧化を図ることが可能である。このため、ノーマリオン型ＨＥＭＴ１を、高耐圧機能領域ともいう。
そして、上述のように、この高耐圧機能領域としてのノーマリオン型ＨＥＭＴ１と、ノーマリオフ機能領域としてのノーマリオフ型ＨＥＭＴ２とを組み合わせることで、オン抵抗の低減と高耐圧化を両立しながら、ノーマリオフを実現することが可能となる。つまり、ノーマリオフ機能領域と高耐圧機能領域とを分離し、カスコード接続することによって、オン抵抗の低減と高耐圧化を両立しながら、ノーマリオフ型のデバイスを実現することが可能となる。
特に、上述のように、結晶成長時にノーマリオフ型ＨＥＭＴ２の電子走行層１２に含まれるｐ型不純物がノーマリオン型ＨＥＭＴ１の電子供給層４や電子走行層３に拡散してしまうのを防止することができるため、ノーマリオン型ＨＥＭＴ１の低いオン抵抗を維持することが可能となる。
次に、本実施形態にかかる半導体装置の製造方法について、図２〜図４を参照しながら説明する。
まず、図２（Ａ）に示すように、図示しない半導体基板上に、第１電子走行層となるｉ−ＧａＮ層３、第１電子供給層となるｎ−ＡｌＧａＮ層４、ｐ型不純物拡散防止層となるＡｌＮ層１０、第２電子走行層となるｐ−ＧａＮ層１２、第２電子供給層となるｎ−ＡｌＧａＮ層１３を形成する。
ここで、半導体基板としては、例えば半絶縁性ＳｉＣ基板２０を用いれば良い［図３（Ａ）参照］。また、半導体基板２０と第１電子走行層となるｉ−ＧａＮ層３との間に、例えば核形成層２１やバッファ層２２を形成しても良い［図３（Ａ）参照］。また、第１電子走行層となるｉ−ＧａＮ層３の厚さは、例えば約３μｍとすれば良い。また、第１電子走行層となるｉ−ＧａＮ層３と第１電子供給層となるｎ−ＡｌＧａＮ層４との間に、第１スペーサ層となるｉ−ＡｌＧａＮ層２３を設けても良い［図３（Ａ）参照］。この場合、第１スペーサ層となるｉ−ＡｌＧａＮ層２３の厚さは、例えば約５ｎｍとすれば良い。また、第１電子供給層となるｎ−ＡｌＧａＮ層４は、その厚さを例えば約３０ｎｍとし、Ａｌ組成を０．３、即ち、ＡｌｘＧａ１−ｘＮにおいてｘ＝０．３とし、ｎ型不純物として例えばＳｉを用い、そのドーピング濃度を例えば約５×１０１８ｃｍ−３程度とすれば良い。また、ｐ型不純物拡散防止層となるＡｌＮ（ＡｌｘＧａ１−ｘＮにおいてｘ＝１）層１０の厚さは、例えば約５ｎｍとすれば良い。また、第２電子走行層となるｐ−ＧａＮ層１２は、その厚さを例えば約１００ｎｍとし、ｐ型不純物として例えばＭｇを用い、そのドーピング濃度を例えば約１×１０２１ｃｍ−３程度とすれば良い。また、第２電子走行層となるｐ−ＧａＮ層１２と第２電子供給層となるｎ−ＡｌＧａＮ層１３との間に、第２スペーサ層となるｉ−ＡｌＧａＮ層２４を設けても良い［図３（Ａ）参照］。この場合、第２スペーサ層となるｉ−ＡｌＧａＮ層２４の厚さは、例えば約５ｎｍとすれば良い。また、第２電子供給層となるｎ−ＡｌＧａＮ層１３は、その厚さを例えば約３０ｎｍとし、ｎ型不純物として例えばＳｉを用い、そのドーピング濃度を例えば約５×１０１８ｃｍ−３程度とすれば良い。また、結晶成長法としては、例えば有機金属気相成長（ＭＯＶＰＥ：Metal Organic Vapor Phase Epitaxy）法などを用いれば良い。また、各窒化物半導体層を形成するための原料ガスとしては、ＴＭＡ（トリメチルアルミニウム）、ＴＭＧ（トリメチルガリウム）及びＮＨ３（アンモニア）の混合ガスを用い、成長させる窒化物半導体層に応じて、Ａｌ源であるＴＭＡ、Ｇａ源であるＴＭＧの供給の有無及び流量を適宜調整すれば良い。
なお、半導体基板として半絶縁性ＳｉＣ基板２０を用い、その上に、核形成層２１、バッファ層２２、第１電子走行層となるｉ−ＧａＮ層３、第１スペーサ層となるｉ−ＡｌＧａＮ層２３、第１電子供給層となるｎ−ＡｌＧａＮ層４、ｐ型不純物拡散防止層となるＡｌＮ層１０、第２電子走行層となるｐ−ＧａＮ層１２、第２スペーサ層となるｉ−ＡｌＧａＮ層２４、第２電子供給層となるｎ−ＡｌＧａＮ層１３を形成する場合、図３（Ａ）に示すようになる。
また、第２電子走行層となるｐ−ＧａＮ層１２に含まれるｐ型不純物（例えばＭｇ）は、結晶成長時に非常に拡散しやすい。しかしながら、第２電子走行層となるｐ−ＧａＮ層１２の下方に、ｐ型不純物拡散防止層となるＡｌＮ層１０が設けられており、その下方の第１電子供給層となるｎ−ＡｌＧａＮ層４及び第１電子走行層となるｉ−ＧａＮ層３が、ｐ型不純物拡散防止層となるＡｌＮ層１０によって覆われている。このため、第２電子走行層となるｐ−ＧａＮ層１２を形成するための結晶成長時に、第２電子走行層となるｐ−ＧａＮ層１２に含まれるｐ型不純物（例えばＭｇ）が、その下方の第１電子供給層となるｎ−ＡｌＧａＮ層４及び第１電子走行層となるｉ−ＧａＮ層３に拡散するのを防止することができる。これにより、オン抵抗が増加してしまうなどの性能の低下を生じないようにすることができる。また、ｐ型不純物拡散防止層となるＡｌＮ層１０は、ノーマリオン型ＨＥＭＴ１の２ＤＥＧを増加させる効果もある。
なお、ここでは、ｐ型不純物拡散防止層１０としてＡｌＮ層を形成しているが、これに限られるものではなく、例えばＡｌＧａＮ層を形成しても良い。つまり、ｐ型不純物拡散防止層１０は、ＡｌＧａＮ又はＡｌＮによって形成すれば良い。特に、ｐ型不純物拡散防止層１０は、Ａｌ組成が０．５以上のＡｌＧａＮ又はＡｌＮによって形成するのが好ましい。また、ここでは、第２電子走行層１２として、ｐ型不純物としてＭｇをドーピングしたｐ−ＧａＮ層を形成しているが、これに限られるものではなく、ｐ型不純物として、例えば、Ｂｅ、Ｆｅ、Ｃなどをドーピングしたｐ−ＧａＮ層を形成しても良い。つまり、第２電子走行層となるｐ−ＧａＮ層１２として、ＧａＮを含み、ｐ型不純物としてＢｅ、Ｍｇ、Ｆｅ、Ｃのいずれかを含むものを形成すれば良い。また、ここでは、第２電子供給層として、ＡｌＧａＮ層１３を形成しているが、これに限られるものではなく、ＡｌＧａＮ、ＩｎＡｌＮ、ＡｌＩｎＧａＮのいずれかを含む層を形成すれば良い。また、第１電子供給層４の厚さは厚くすることが好ましい。例えば、第１電子供給層４は、第２電子供給層１３よりも厚く形成することが好ましい。これにより、２ＤＥＧを増加させ、オン抵抗を低減させることができる。また、ゲート電極６とドレイン電極８との間の距離を大きくするのが好ましい。これにより、高耐圧化を図ることが可能となる。例えば、ゲート電極６とドレイン電極８との間の距離が、ゲート電極６とソース電極７との間の距離よりも大きくなるように、ゲート電極６、ドレイン電極８及びソース電極７を形成するのが好ましい。
次に、図２（Ｂ）に示すように、例えばフォトリソグラフィ技術を用いて、ノーマリオフ型ＨＥＭＴ形成領域以外の領域、即ち、ノーマリオン型ＨＥＭＴ形成領域［図２（Ｂ）中、右側の領域］のｎ−ＡｌＧａＮ層１３及びｐ−ＧａＮ層１２を例えばエッチングによって除去する。この際、ｐ型不純物拡散防止層となるＡｌＮ層１０は、エッチング停止層として機能する。このため、ノーマリオン型ＨＥＭＴ１を構成する第１電子供給層となるｎ−ＡｌＧａＮ層４や第１電子走行層となるｉ−ＧａＮ層３に、即ち、チャネル領域（アクセス領域）に、エッチングによるダメージが加わるのを抑制することが可能である。さらに、例えばフォトリソグラフィ技術を用いて、ノーマリオン型ＨＥＭＴ１のソース電極形成領域及びドレイン電極形成領域のｐ型不純物拡散防止層となるＡｌＮ層１０を例えばエッチングによって除去する。
これにより、ノーマリオン型ＨＥＭＴ１を構成する第１窒化物半導体積層構造５として、ｉ−ＧａＮ電子走行層３（第１電子走行層）及びｎ−ＡｌＧａＮ電子供給層４（第１電子供給層）を積層した窒化物半導体積層構造が形成される。また、ノーマリオフ型ＨＥＭＴ２を構成する第２窒化物半導体積層構造１４として、ｐ−ＧａＮ電子走行層１２（第２電子走行層）及びｎ−ＡｌＧａＮ電子供給層１３（第２電子供給層）を積層した窒化物半導体積層構造が、ｐ型不純物拡散防止層としてのＡｌＮ不純物拡散防止層１０を挟んで、ノーマリオン型ＨＥＭＴ１を構成する第１窒化物半導体積層構造５の上方に形成される。
なお、半導体基板として半絶縁性ＳｉＣ基板２０を用い、その上に、核形成層２１、バッファ層２２、第１電子走行層となるｉ−ＧａＮ層３、第１スペーサ層となるｉ−ＡｌＧａＮ層２３、第１電子供給層となるｎ−ＡｌＧａＮ層４、ｐ型不純物拡散防止層となるＡｌＮ層１０、第２電子走行層となるｐ−ＧａＮ層１２、第２スペーサ層となるｉ−ＡｌＧａＮ層２４、第２電子供給層となるｎ−ＡｌＧａＮ層１３を形成した場合、ノーマリオフ型ＨＥＭＴ形成領域以外の領域のｎ−ＡｌＧａＮ層１３、ｉ−ＡｌＧａＮ層２４及びｐ−ＧａＮ層１２を例えばエッチングによって除去し、さらに、ノーマリオン型ＨＥＭＴ形成領域のソース電極形成領域及びドレイン電極形成領域のｐ型不純物拡散防止層となるＡｌＮ層１０を例えばエッチングによって除去すると、図３（Ｂ）に示すようになる。
この場合、ノーマリオン型ＨＥＭＴ１を構成する第１窒化物半導体積層構造５として、核形成層２１、バッファ層２２、ｉ−ＧａＮ電子走行層３（第１電子走行層）、ｉ−ＡｌＧａＮ第１スペーサ層２３、ｎ−ＡｌＧａＮ電子供給層４（第１電子供給層）を積層した窒化物半導体積層構造が形成される。また、ノーマリオフ型ＨＥＭＴ２を構成する第２窒化物半導体積層構造１４として、ｐ−ＧａＮ電子走行層１２（第２電子走行層）、ｉ−ＡｌＧａＮ第２スペーサ層２４及びｎ−ＡｌＧａＮ電子供給層１３（第２電子供給層）を積層した窒化物半導体積層構造が、ｐ型不純物拡散防止層としてのＡｌＮ不純物拡散防止層１０を挟んで、ノーマリオン型ＨＥＭＴ１を構成する第１窒化物半導体積層構造５の上方に形成される。
次に、図２（Ｃ）に示すように、ノーマリオン型ＨＥＭＴ１のドレイン電極８が接することになる領域、ノーマリオフ型ＨＥＭＴ２のソース電極１６が接することになる領域、並びに、ノーマリオン型ＨＥＭＴ１のソース電極７及びノーマリオフ型ＨＥＭＴ２のドレイン電極１７としての共通電極１８が接することになる領域に、例えばＳｉなどのｎ型不純物をイオン注入し、例えば熱処理などの活性化処理を行なって、ｎ型不純物ドーピング領域としてのｎ型コンタクト領域９Ａ〜９Ｄを形成する。
ここでは、ノーマリオン型ＨＥＭＴ１のドレイン電極８の下方となるｎ−ＡｌＧａＮ電子供給層４及びｉ−ＧａＮ電子走行層３の一部に、例えばＳｉなどのｎ型不純物をイオン注入する。また、ノーマリオフ型ＨＥＭＴ２のソース電極１６の下方となるｎ−ＡｌＧａＮ電子供給層１３及びｐ−ＧａＮ電子走行層１２の一部に、例えばＳｉなどのｎ型不純物をイオン注入する。また、ノーマリオン型ＨＥＭＴ１のソース電極７及びノーマリオフ型ＨＥＭＴ２のドレイン電極１７としての共通電極１８の下方となるｎ−ＡｌＧａＮ電子供給層４及びｉ−ＧａＮ電子走行層３の一部、並びに、ノーマリオン型ＨＥＭＴ１のソース電極７及びノーマリオフ型ＨＥＭＴ２のドレイン電極１７としての共通電極１８の側方となるｎ−ＡｌＧａＮ電子供給層１３及びｐ−ＧａＮ電子走行層１２の一部に、例えばＳｉなどのｎ型不純物をイオン注入する。そして、例えば熱処理などの活性化処理を行なって、ｎ型不純物ドーピング領域としてのｎ型コンタクト領域９Ａ〜９Ｄを形成する。これにより、ノーマリオフ型ＨＥＭＴ２に、ｎｐｎ構造が形成される。
なお、半導体基板として半絶縁性ＳｉＣ基板２０を用い、その上に、核形成層２１、バッファ層２２、第１電子走行層となるｉ−ＧａＮ層３、第１スペーサ層となるｉ−ＡｌＧａＮ層２３、第１電子供給層となるｎ−ＡｌＧａＮ層４、ｐ型不純物拡散防止層となるＡｌＮ層１０、第２電子走行層となるｐ−ＧａＮ層１２、第２スペーサ層となるｉ−ＡｌＧａＮ層２４、第２電子供給層となるｎ−ＡｌＧａＮ層１３を形成した場合、ノーマリオン型ＨＥＭＴ１のドレイン電極８の下方となるｎ−ＡｌＧａＮ電子供給層４、ｉ−ＡｌＧａＮ第１スペーサ層２３及びｉ−ＧａＮ電子走行層３の一部に、例えばＳｉなどのｎ型不純物をイオン注入する。また、ノーマリオフ型ＨＥＭＴ２のソース電極１６の下方となるｎ−ＡｌＧａＮ電子供給層１３、ｉ−ＡｌＧａＮ第２スペーサ層２４及びｐ−ＧａＮ電子走行層１２の一部に、例えばＳｉなどのｎ型不純物をイオン注入する。また、ノーマリオン型ＨＥＭＴ１のソース電極７及びノーマリオフ型ＨＥＭＴ２のドレイン電極１７としての共通電極１８の下方となるｎ−ＡｌＧａＮ電子供給層４、ｉ−ＡｌＧａＮ第１スペーサ層２３及びｉ−ＧａＮ電子走行層３の一部、並びに、ノーマリオン型ＨＥＭＴ１のソース電極７及びノーマリオフ型ＨＥＭＴ２のドレイン電極１７としての共通電極１８の側方となるｎ−ＡｌＧａＮ電子供給層１３、ｉ−ＡｌＧａＮ第２スペーサ層２４及びｐ−ＧａＮ電子走行層１２の一部に、例えばＳｉなどのｎ型不純物をイオン注入する。そして、例えば熱処理などの活性化処理を行なって、ｎ型不純物ドーピング領域としてのｎ型コンタクト領域９Ａ〜９Ｄを形成する。この場合、図３（Ｃ）に示すようになる。
なお、このｎ型コンタクト領域９Ａ、９Ｂを形成せずに、例えば、ノーマリオン型ＨＥＭＴ１のドレイン電極形成領域の直下のｎ−ＡｌＧａＮ電子供給層４の一部を除去し、ノーマリオン型ＨＥＭＴ１のソース電極７及びノーマリオフ型ＨＥＭＴ２のドレイン電極１７としての共通電極形成領域の直下のｎ−ＡｌＧａＮ電子供給層４の一部を除去しても良い。
次に、図示していないが、例えばフォトリソグラフィ技術を用いて、素子間分離領域に開口部を有するレジストマスクを形成し、このレジストマスクを用いて、例えば塩素系ガスを用いたドライエッチング又はイオン注入法によって、素子間分離を行なう。
次に、図２（Ｄ）に示すように、ノーマリオン型ＨＥＭＴ１のドレイン電極８、ノーマリオフ型ＨＥＭＴ２のソース電極１６、並びに、ノーマリオン型ＨＥＭＴ１のソース電極７及びノーマリオフ型ＨＥＭＴ２のドレイン電極１７としての共通電極１８を形成する。つまり、ノーマリオン型ＨＥＭＴ１の第１窒化物半導体積層構造５の上方に、ノーマリオン型ＨＥＭＴ１のドレイン電極８を形成し、ノーマリオフ型ＨＥＭＴ２の第２窒化物半導体積層構造１４の上方に、ノーマリオフ型ＨＥＭＴ２のソース電極１６を形成し、ノーマリオン型ＨＥＭＴ１の第１窒化物半導体積層構造５の上方及びノーマリオフ型ＨＥＭＴ２の第２窒化物半導体積層構造１４の側方に、ノーマリオン型ＨＥＭＴ１のソース電極７及びノーマリオフ型ＨＥＭＴ２のドレイン電極１７としての共通電極１８を形成する。
例えば、フォトリソグラフィ技術及び蒸着・リフトオフ技術を用いて、ノーマリオン型ＨＥＭＴ１のドレイン電極形成領域、ノーマリオフ型ＨＥＭＴ２のソース電極形成領域、並びに、ノーマリオン型ＨＥＭＴ１のソース電極７及びノーマリオフ型ＨＥＭＴ２のドレイン電極１７としての共通電極形成領域に、Ｔａ、Ａｌを順に積層させてＴａ／Ａｌからなるドレイン電極８、ソース電極１６及び共通電極１８を形成する。つまり、上述のようにして形成されたｎ型コンタクト領域９Ａ〜９Ｄに接するように、Ｔａ／Ａｌからなるドレイン電極８、ソース電極１６及び共通電極１８を形成する。この場合、Ｔａの厚さは例えば約２０ｎｍとし、Ａｌの厚さは例えば約２００ｎｍとすれば良い。そして、例えば窒素雰囲気中にて約４００℃から約１０００℃の間、例えば５５０℃で熱処理を行ない、オーミック特性を確立する。このように、本実施形態では、共通電極１８として、ドレイン電極８及び第２ソース電極１６と同一の金属電極を形成する。
なお、半導体基板として半絶縁性ＳｉＣ基板２０を用い、その上に、核形成層２１、バッファ層２２、第１電子走行層となるｉ−ＧａＮ層３、第１スペーサ層となるｉ−ＡｌＧａＮ層２３、第１電子供給層となるｎ−ＡｌＧａＮ層４、ｐ型不純物拡散防止層となるＡｌＮ層１０、第２電子走行層となるｐ−ＧａＮ層１２、第２スペーサ層となるｉ−ＡｌＧａＮ層２４、第２電子供給層となるｎ−ＡｌＧａＮ層１３を形成した場合、ノーマリオン型ＨＥＭＴ１のドレイン電極８、ノーマリオフ型ＨＥＭＴのソース電極１６、並びに、ノーマリオン型ＨＥＭＴ１のソース電極７及びノーマリオフ型ＨＥＭＴ２のドレイン電極１７としての共通電極１８を形成すると、図４（Ａ）に示すようになる。なお、ノーマリオン型ＨＥＭＴ１のソース電極７及びノーマリオフ型ＨＥＭＴ２のドレイン電極１７としての共通電極１８は、図２（Ｄ）に示すような形状としても良いし、図４（Ａ）に示すような形状としても良い。つまり、ノーマリオン型ＨＥＭＴ１のソース電極７及びノーマリオフ型ＨＥＭＴ２のドレイン電極１７としての共通電極１８は、ノーマリオフ型ＨＥＭＴ２の一方のｎ型コンタクト領域９Ｄの側面のみに接するように形成しても良いし、側面及び上面に接するように形成しても良い。
そして、図２（Ｄ）に示すように、表面に例えばＳｉＮ膜１１（パッシベーション膜；ゲート絶縁膜；絶縁膜）を形成した後、ＳｉＮ膜１１上に、ノーマリオン型ＨＥＭＴ１のゲート電極６、及び、ノーマリオフ型ＨＥＭＴ２のゲート電極１５を形成する。この場合、ＭＩＳ構造となる。つまり、ノーマリオン型ＨＥＭＴ１を構成する第１窒化物半導体積層構造５の上方に、ノーマリオン型ＨＥＭＴ１のゲート電極６を形成するとともに、ノーマリオフ型ＨＥＭＴ２を構成する第２窒化物半導体積層構造１４の上方に、ノーマリオフ型ＨＥＭＴ２のゲート電極１５を形成する。ここでは、ノーマリオフ型ＨＥＭＴ２を構成する第２窒化物半導体積層構造１４に含まれるｐ−ＧａＮ電子走行層１２のｐ型不純物を含む領域、即ち、ｎ型不純物ドーピング領域以外の領域の上方に、ノーマリオフ型ＨＥＭＴ２のゲート電極１５を形成する。
例えば、フォトリソグラフィ技術及び蒸着・リフトオフ技術を用いて、ゲート電極形成領域に、Ｎｉ、Ａｕを順に積層させてＮｉ／Ａｌからなる各ゲート電極６、１５を形成する。この場合、Ｎｉの厚さは例えば約３０ｎｍとし、Ａｕの厚さは例えば約４００ｎｍとすれば良い。
なお、半導体基板として半絶縁性ＳｉＣ基板２０を用い、その上に、核形成層２１、バッファ層２２、第１電子走行層となるｉ−ＧａＮ層３、第１スペーサ層となるｉ−ＡｌＧａＮ層２３、第１電子供給層となるｎ−ＡｌＧａＮ層４、ｐ型不純物拡散防止層となるＡｌＮ層１０、第２電子走行層となるｐ−ＧａＮ層１２、第２スペーサ層となるｉ−ＡｌＧａＮ層２４、第２電子供給層となるｎ−ＡｌＧａＮ層１３を形成した場合であって、ＳｉＮ膜１１を形成せずに、ノーマリオン型ＨＥＭＴ１のゲート電極６、及び、ノーマリオフ型ＨＥＭＴ２のゲート電極１５を形成するとき、即ち、ショットキー構造とするときには、図４（Ｂ）に示すようになる。
その後、ノーマリオン型ＨＥＭＴ１のドレイン電極８、ノーマリオフ型ＨＥＭＴ２のゲート電極１５及びソース電極１６のそれぞれに、配線やパッド等を接続する。また、ノーマリオン型ＨＥＭＴ１のゲート電極６とノーマリオフ型ＨＥＭＴ２のソース電極１６とを電気的に接続し、ノーマリオン型ＨＥＭＴ１とノーマリオフ型ＨＥＭＴ２とをカスコード接続する。
このようにして、ノーマリオン型ＨＥＭＴ１の上方にｐ型不純物拡散防止層１０を挟んでノーマリオフ型ＨＥＭＴ２が設けられ、これらのノーマリオン型ＨＥＭＴ１とノーマリオフ型ＨＥＭＴ２とがカスコード接続された本実施形態の半導体装置が完成する。
なお、ここでは、半導体基板としてＳｉＣ基板２０を例に挙げているが、これに限られるものではなく、例えば、サファイア基板、Ｓｉ基板、ＧａＮ基板などの半導体基板等の他の基板を用いても良い。また、ここでは、半絶縁性の基板２０を用いているが、これに限られるものではなく、例えば、ｎ型導電性やｐ型導電性の基板を用いても良い。
また、上述のソース電極１６、ドレイン電極８、共通電極１８及びゲート電極６、１５の層構造は一例であり、上述のものに限られるものではなく、他の層構造であっても良い。例えば、上述のソース電極１６、ドレイン電極８、共通電極１８及びゲート電極６、１５の層構造は、単層であっても良いし、多層であっても良い。また、上述のソース電極１６、ドレイン電極８、共通電極１８及びゲート電極６、１５の形成方法についても、一例にすぎず、他のいかなる方法によって形成しても良い。
また、ここでは、ソース電極１６、ドレイン電極８及び共通電極１８のオーミック特性を得るために熱処理を行なっているが、これに限られるものではなく、熱処理を行なわなくてもオーミック特性が得られるのであれば、ソース電極１６、ドレイン電極８及び共通電極１８のオーミック特性を得るための熱処理は行なわなくても良い。また、ここでは、ゲート電極６、１５に熱処理を施していないが、ゲート電極６、１５に熱処理を施しても良い。
したがって、本実施形態にかかる半導体装置及びその製造方法によれば、オン抵抗を低減し、高耐圧化を可能としながら、ノーマリオフを実現できるという利点がある。
なお、本実施形態にかかる半導体装置の構成及び製造方法は、これに限られるものではなく、以下の各変形例の構成及び製造方法のようにしても良い。
まず、第１変形例について、図５（Ａ）、図５（Ｂ）を参照しながら説明する。
第１変形例では、図５（Ｂ）に示すように、ノーマリオン型ＨＥＭＴ１のソース電極７及びノーマリオフ型ＨＥＭＴ２のドレイン電極１７としての共通電極１８を、金属電極によって形成するのに代えて、ｎ型不純物ドーピング領域９Ｅによって形成している点が異なる。
なお、ここでは、半導体基板として半絶縁性ＳｉＣ基板２０を用い、その上に、核形成層２１、バッファ層２２、第１電子走行層となるｉ−ＧａＮ層３、第１スペーサ層となるｉ−ＡｌＧａＮ層２３、第１電子供給層となるｎ−ＡｌＧａＮ層４、ｐ型不純物拡散防止層となるＡｌＮ層１０、第２電子走行層となるｐ−ＧａＮ層１２、第２スペーサ層となるｉ−ＡｌＧａＮ層２４、第２電子供給層となるｎ−ＡｌＧａＮ層１３を形成した場合を例に挙げて説明する。
この場合、ノーマリオン型ＨＥＭＴ形成領域のソース電極形成領域のｐ型不純物拡散防止層となるＡｌＮ層１０をエッチングによって除去せずに、図５（Ａ）に示すように、ノーマリオン型ＨＥＭＴ１のソース電極７及びノーマリオフ型ＨＥＭＴ２のドレイン電極１７としての共通電極形成領域に、例えばＳｉなどのｎ型不純物をイオン注入し、例えば熱処理などの活性化処理を行なって、共通電極１８としてのｎ型不純物ドーピング領域９Ｅを形成すれば良い。つまり、ノーマリオン型ＨＥＭＴ１のソース電極７及びノーマリオフ型ＨＥＭＴ２のドレイン電極１７としての共通電極形成領域において、ノーマリオフ型ＨＥＭＴ２を構成するｎ−ＡｌＧａＮ電子供給層１３、ｉ−ＡｌＧａＮ第２スペーサ層２４及びｐ−ＧａＮ電子走行層１２、ＡｌＮ不純物拡散防止層１０、ノーマリオン型ＨＥＭＴ１を構成するｎ−ＡｌＧａＮ電子供給層４、ｉ−ＡｌＧａＮ第１スペーサ層２３及びｉ−ＧａＮ層電子走行層３の一部に、例えばＳｉなどのｎ型不純物をイオン注入し、例えば熱処理などの活性化処理を行なって、共通電極１８としてのｎ型不純物ドーピング領域９Ｅ（ｎ型不純物イオン注入領域）を形成すれば良い。このように、ノーマリオフ型ＨＥＭＴ２を構成する第２窒化物半導体積層構造１４の表面（ここではｎ−ＡｌＧａＮ電子供給層１３の表面）からノーマリオン型ＨＥＭＴ１を構成する第１窒化物半導体積層構造５に含まれるｉ−ＧａＮ層電子走行層（第１電子走行層）３まで延びるｎ型不純物ドーピング領域９Ｅによって共通電極１８を構成すれば良い。つまり、共通電極１８として、第２窒化物半導体積層構造１４の表面からノーマリオン型ＨＥＭＴ１を構成する第１窒化物半導体積層構造５に含まれるｉ−ＧａＮ層電子走行層（第１電子走行層）３まで延びるｎ型不純物ドーピング領域９Ｅを形成すれば良い。なお、この共通電極１８としてのｎ型不純物ドーピング領域９Ｅの形成は、図５（Ａ）に示すように、ノーマリオン型ＨＥＭＴ１のドレイン電極形成領域及びノーマリオフ型ＨＥＭＴ２のソース電極形成領域にｎ型コンタクト領域９Ｂ、９Ｃを形成する際に行なえば良い。この場合、ノーマリオン型ＨＥＭＴ１のドレイン電極８及びノーマリオフ型ＨＥＭＴ２のソース電極１６を形成する工程と、ノーマリオン型ＨＥＭＴ１のソース電極７及びノーマリオフ型ＨＥＭＴ２のドレイン電極１７としての共通電極１８を形成する工程とは、異なる工程となる。これに対し、上述の実施形態では、これらの工程は同一工程である。その後、図５（Ｂ）に示すように、ノーマリオン型ＨＥＭＴ１のドレイン電極８及びノーマリオフ型ＨＥＭＴ２のソース電極１６を形成し、さらに、ノーマリオン型ＨＥＭＴ１のゲート電極６及びノーマリオフ型ＨＥＭＴ２のゲート電極１５を形成すれば良い。なお、その他の構成及び製造方法の詳細は、上述の実施形態の場合と同様である。
次に、第２変形例について、図６（Ａ）、図６（Ｂ）を参照しながら説明する。
第２変形例では、図６（Ｂ）に示すように、ｎ型コンタクト領域としてｎ型不純物ドーピング領域９Ａ〜９Ｄを形成するのに代えて、ｎ型コンタクト層としてｎ型半導体層２５Ａ〜２５Ｃを形成している点が異なる。
なお、ここでは、半導体基板として半絶縁性ＳｉＣ基板２０を用い、その上に、核形成層２１、バッファ層２２、第１電子走行層となるｉ−ＧａＮ層３、第１スペーサ層となるｉ−ＡｌＧａＮ層２３、第１電子供給層となるｎ−ＡｌＧａＮ層４、ｐ型不純物拡散防止層となるＡｌＮ層１０、第２電子走行層となるｐ−ＧａＮ層１２、第２スペーサ層となるｉ−ＡｌＧａＮ層２４、第２電子供給層となるｎ−ＡｌＧａＮ層１３を形成した場合であって、ｎ型半導体層２５Ａ〜２５Ｃとしてｎ−ＧａＮ層を形成する場合を例に挙げて説明する。なお、ｎ型半導体層２５Ａ〜２５Ｃは、これに限られるものではなく、例えばｎ−ＩｎＧａＮ層を用いても良い。
この場合、上述の実施形態のｎ型コンタクト領域形成工程［図２（Ｃ）、図３（Ｃ）参照］に代えて、図６（Ａ）に示すように、ノーマリオン型ＨＥＭＴ１のドレイン電極形成領域の下方、ノーマリオフ型ＨＥＭＴ２のソース電極形成領域の下方、並びに、ノーマリオン型ＨＥＭＴ１のソース電極７及びノーマリオフ型ＨＥＭＴ２のドレイン電極１７としての共通電極形成領域の下方に、ｎ−ＧａＮを成長（再成長）させて、ｎ型コンタクト層としてのｎ−ＧａＮ層２５Ａ〜２５Ｃを形成すれば良い。この場合、共通電極形成領域の下方に形成されるｎ型コンタクト層としては、ノーマリオフ型ＨＥＭＴ２を構成する第２窒化物半導体積層構造１４の表面からノーマリオン型ＨＥＭＴ１を構成する第１窒化物半導体積層構造５の表面まで延びるｎ−ＧａＮ層２５Ｂ（ｎ型半導体層）を形成すれば良い。例えば、フォトリソグラフィ及び熱ＣＶＤ法によって、ノーマリオン型ＨＥＭＴ１のドレイン電極形成領域、ノーマリオフ型ＨＥＭＴ２のソース電極形成領域、並びに、ノーマリオン型ＨＥＭＴ１のソース電極７及びノーマリオフ型ＨＥＭＴ２のドレイン電極１７としての共通電極形成領域に開口部を有するＳｉＯ２膜２６を形成し、ＳｉＯ２膜２６上にＧａＮが成長しにくいという性質を利用して、例えばＭＯＶＰＥ法によって、開口部にｎ−ＧａＮを選択的にエピタキシャル成長させて、ｎ型コンタクト層としてのｎ−ＧａＮ層２５Ａ〜２５Ｃを形成すれば良い。その後、図６（Ｂ）に示すように、ｎ型コンタクト層としてのｎ−ＧａＮ層２５Ａ〜２５Ｃ上に、それぞれ、ノーマリオン型ＨＥＭＴ１のドレイン電極８、ノーマリオフ型ＨＥＭＴ２のソース電極１６、並びに、ノーマリオン型ＨＥＭＴ１のソース電極７及びノーマリオフ型ＨＥＭＴ２のドレイン電極１７としての共通電極１８を形成し、さらに、マスクとして用いたＳｉＯ２膜２６を絶縁膜（パッシベーション膜；ゲート絶縁膜）として残し、このＳｉＯ２膜２６上に、ノーマリオン型ＨＥＭＴ１のゲート電極６及びノーマリオフ型ＨＥＭＴ２のゲート電極１５を形成すれば良い。この場合、ＭＩＳ構造となる。なお、その他の構成及び製造方法の詳細は、上述の実施形態の場合と同様である。
なお、このように、ｎ型コンタクト領域としてｎ型不純物ドーピング領域９Ａ〜９Ｄを形成するのに代えて、ｎ型コンタクト層としてｎ型半導体層２５Ａ〜２５Ｃを形成する場合、ノーマリオン型ＨＥＭＴ１のソース電極７及びノーマリオフ型ＨＥＭＴ２のドレイン電極１７としての共通電極１８としての金属電極は設けなくても良い。この場合、ｎ型半導体層２５Ｂが、ノーマリオン型ＨＥＭＴ１のソース電極７及びノーマリオフ型ＨＥＭＴ２のドレイン電極１７としての共通電極１８として機能することになる。つまり、共通電極１８であるソース電極７及びドレイン電極１７は、第２窒化物半導体積層構造１４の表面から第１窒化物半導体積層構造５の表面まで延びるｎ型半導体層２５Ｂによって構成されることになる。この場合、ノーマリオン型ＨＥＭＴ１のドレイン電極８及びノーマリオフ型ＨＥＭＴ２のソース電極１６を形成する工程と、ノーマリオン型ＨＥＭＴ１のソース電極７及びノーマリオフ型ＨＥＭＴ２のドレイン電極１７としての共通電極１８を形成する工程とは、異なる工程となる。つまり、ノーマリオン型ＨＥＭＴ１のドレイン電極８及びノーマリオフ型ＨＥＭＴ２のソース電極１６を形成する工程とは別の工程で、共通電極１８として、第２窒化物半導体積層構造１４の表面から第１窒化物半導体積層構造５の表面まで延びるｎ型半導体層２５Ｂを形成することになる。
また、この第２変形例では、マスクとして用いたＳｉＯ２膜２６を残して絶縁膜として用い、ＭＩＳ構造としているが、これに限られるものではなく、例えば、マスクとして用いたＳｉＯ２膜２６を除去した後、ノーマリオン型ＨＥＭＴ１のゲート電極６及びノーマリオフ型ＨＥＭＴ２のゲート電極１５を形成するようにしても良い。この場合、ショットキー構造となる。また、例えば、マスクとして用いたＳｉＯ２膜２６を除去した後、別の絶縁膜（例えばＳｉＮ膜；パッシベーション膜；ゲート絶縁膜）を形成し、その上に、ノーマリオン型ＨＥＭＴ１のゲート電極６及びノーマリオフ型ＨＥＭＴ２のゲート電極１５を形成するようにしても良い。この場合、ＭＩＳ構造となる。
［第２実施形態］
次に、第２実施形態にかかる半導体装置及びその製造方法、電源装置について、図７、図８を参照しながら説明する。
本実施形態にかかる半導体装置は、上述の第１実施形態及び変形例のいずれかの半導体装置（ノーマリオン型ＨＥＭＴ１とノーマリオフ型ＨＥＭＴ２をカスコード接続したトランジスタ回路を含む）を半導体チップとして備える半導体パッケージである。なお、半導体チップをＨＥＭＴチップ又はトランジスタチップともいう。
以下、ディスクリートパッケージを例に挙げて説明する。
本半導体装置は、図７に示すように、上述の第１実施形態及び変形例のいずれかの半導体チップ３４（ノーマリオン型ＨＥＭＴ１とノーマリオフ型ＨＥＭＴ２をカスコード接続したトランジスタ回路を含む）を搭載するステージ３０と、ゲートリード３７と、ソースリード３９と、ドレインリード３８と、ボンディングワイヤ３６（ここではＡｌワイヤ）と、封止樹脂４０とを備える。なお、封止樹脂をモールド樹脂ともいう。
そして、ステージ３０上に搭載された半導体チップ３４のゲートパッド３１、ソースパッド３２及びドレインパッド３３は、それぞれ、ゲートリード３７、ソースリード３９及びドレインリード３８に、Ａｌワイヤ３６によって接続されており、これらが樹脂封止されている。ここでは、半導体チップ３４は、ノーマリオフ型ＨＥＭＴ２のゲート電極１５、ソース電極１６、ノーマリオン型ＨＥＭＴ１のドレイン電極８が、それぞれ、ゲートパッド３１、ソースパッド３２、ドレインパッド３３に接続されている。また、ノーマリオン型ＨＥＭＴ１のゲート電極６は、ノーマリオフ型ＨＥＭＴ２のソース電極１６に電気的に接続されている。このため、ノーマリオフ型ＨＥＭＴ２のゲート電極１５、ソース電極１６、ノーマリオン型ＨＥＭＴ１のドレイン電極８は、それぞれ、ゲートパッド３１、ソースパッド３２、ドレインパッド３３を介して、ゲートリード３７、ソースリード３９、ドレインリード３８に接続されていることになる。
ここでは、半導体チップ３４の基板裏面がダイアタッチ剤３５（ここでははんだ）によって固定されたステージ３０は、ドレインリード３８と電気的に接続されている。なお、これに限られるものではなく、ステージ３０がソースリード３９と電気的に接続されるようにしても良い。
次に、本実施形態にかかる半導体装置（ディスクリートパッケージ）の製造方法について説明する。
まず、上述の第１実施形態及び変形例のいずれかの半導体チップ３４を、例えばダイアタッチ剤３５（ここでははんだ）を用いてリードフレームのステージ３０上に固定する。
次に、例えばＡｌワイヤ３６を用いたボンディングによって、半導体チップ３４のゲートパッド３１をゲートリード３７に接続し、ドレインパッド３３をドレインリード３８に接続し、ソースパッド３２をソースリード３９に接続する。
その後、例えばトランスファーモールド法によって樹脂封止を行なった後、リードフレームを切り離す。
このようにして、半導体装置（ディスクリートパッケージ）を作製することができる。
なお、ここでは、半導体チップ３４の各パッド３１〜３３を、ワイヤボンディングのためのボンディングパッドとして用いたディスクリートパッケージを例に挙げて説明しているが、これに限られるものではなく、他の半導体パッケージであっても良い。例えば、半導体チップの各パッドを、例えばフリップチップボンディングなどのワイヤレスボンディングのためのボンディングパッドとして用いた半導体パッケージであっても良い。また、ウエハレベルパッケージであっても良い。また、ディスクリートパッケージ以外の半導体パッケージであっても良い。
次に、上述のノーマリオン型ＨＥＭＴ１とノーマリオフ型ＨＥＭＴ２をカスコード接続したトランジスタ回路を含む半導体チップ３４を有する半導体パッケージを備える電源装置について、図８を参照しながら説明する。
以下、サーバに用いられる電源装置に備えられるＰＦＣ（power factor correction）回路に、上述の半導体パッケージに含まれるノーマリオン型ＨＥＭＴ１とノーマリオフ型ＨＥＭＴ２をカスコード接続したトランジスタ回路を用いる場合を例に挙げて説明する。
本ＰＦＣ回路は、図８に示すように、ダイオードブリッジ５６と、チョークコイル５２と、第１コンデンサ５４と、上述の半導体パッケージに含まれるトランジスタ回路５１と、ダイオード５３と、第２コンデンサ５５とを備える。なお、ここでは、上述のノーマリオン型ＨＥＭＴ１とノーマリオフ型ＨＥＭＴ２をカスコード接続したトランジスタ回路５１は、ノーマリオン型ＨＥＭＴ１のドレイン電極８、ノーマリオフ型ＨＥＭＴ２のソース電極１６及びゲート電極１５の３つの端子を有するため、図８では、ドレイン電極Ｄ、ソース電極Ｓ及びゲート電極Ｇを３つの端子として備えるトランジスタとして表記する。
ここでは、本ＰＦＣ回路は、回路基板上に、ダイオードブリッジ５６、チョークコイル５２、第１コンデンサ５４、上述の半導体パッケージに含まれるトランジスタ５１、ダイオード５３、及び、第２コンデンサ５５が実装されて構成されている。
本実施形態では、上述の半導体パッケージのドレインリード３８、ソースリード３９及びゲートリード３７が、それぞれ、回路基板のドレインリード挿入部、ソースリード挿入部及びゲートリード挿入部に挿入され、例えばはんだなどによって固定されている。このようにして、回路基板に形成されたＰＦＣ回路に、上述の半導体パッケージに含まれるトランジスタ５１が接続されている。
そして、本ＰＦＣ回路では、トランジスタ５１のドレイン電極Ｄ（ここではノーマリオン型ＨＥＭＴ１のドレイン電極８；図１参照）に、チョークコイル５２の一方の端子及びダイオード５３のアノード端子が接続されている。また、チョークコイル５２の他方の端子には第１コンデンサ５４の一方の端子が接続され、ダイオード５３のカソード端子には第２コンデンサ５５の一方の端子が接続されている。そして、第１コンデンサ５４の他方の端子、トランジスタ５１のソース電極Ｓ（ここではノーマリオフ型ＨＥＭＴ２のソース電極１６；図１参照）及び第２コンデンサ５５の他方の端子が接地されている。また、第１コンデンサ５４の両端子には、ダイオードブリッジ５６の一対の端子が接続されており、ダイオードブリッジ５６の他の一対の端子は、交流（ＡＣ）電圧が入力される入力端子に接続されている。また、第２コンデンサ５５の両端子は、直流（ＤＣ）電圧が出力される出力端子に接続されている。また、トランジスタ５１のゲート電極Ｇ（ここではノーマリオフ型ＨＥＭＴ２のゲート電極１５；図１参照）には、図示しないゲートドライバが接続されている。そして、本ＰＦＣ回路では、ゲートドライバによってトランジスタ５１を駆動することで、入力端子から入力されたＡＣ電圧を、ＤＣ電圧に変換して、出力端子から出力するようになっている。
したがって、本実施形態にかかる電源装置によれば、信頼性の向上させることができるという利点がある。つまり、上述の第１実施形態及び変形例のいずれかの半導体チップ３４を備えるため、信頼性の高い電源装置を構築することができるという利点がある。
なお、ここでは、上述の半導体装置（半導体チップ又は半導体パッケージ）を、サーバに用いられる電源装置に備えられるＰＦＣ回路に用いる場合を例に挙げて説明しているが、これに限られるものではない。例えば、上述の半導体装置（半導体チップ又は半導体パッケージ）を、サーバ以外のコンピュータなどの電子機器（電子装置）に用いても良い。また、上述の半導体装置（半導体チップ又は半導体パッケージ）を、電源装置に備えられる他の回路（例えばＤＣ−ＤＣコンバータなど）に用いても良い。
［第３実施形態］
次に、第３実施形態にかかる高周波増幅器について、図９を参照しながら説明する。
本実施形態にかかる高周波増幅器は、上述の第１実施形態及び変形例の半導体装置のいずれかを備える高周波増幅器（高出力増幅器）である。
本高周波増幅器は、図９に示すように、ディジタル・プレディストーション回路４１と、ミキサー４２ａ，４２ｂと、パワーアンプ４３とを備えて構成される。なお、パワーアンプを、単にアンプともいう。
ディジタル・プレディストーション回路４１は、入力信号の非線形歪みを補償するものである。
ミキサー４２ａ，４２ｂは、非線形歪みが補償された入力信号と交流信号をミキシングするものである。
パワーアンプ４３は、交流信号とミキシングされた入力信号を増幅するものであり、上述の第１実施形態及び変形例のいずれかの半導体装置、即ち、ノーマリオン型ＨＥＭＴとノーマリオフ型ＨＥＭＴをカスコード接続したトランジスタ回路を含む半導体チップを備える。なお、半導体チップをＨＥＭＴチップ又はトランジスタチップともいう。
なお、図９では、例えばスイッチの切り替えによって、出力側の信号をミキサー４２ｂで交流信号とミキシングしてディジタル・プレディストーション回路４１に送出できる構成となっている。
したがって、本実施形態にかかる高周波増幅器によれば、上述の第１実施形態及び変形例にかかる半導体装置を、パワーアンプ４３に適用しているため、信頼性の高い高周波増幅器を実現することができるという利点がある。
［その他］
なお、本発明は、上述した各実施形態及び変形例に記載した構成に限定されるものではなく、本発明の趣旨を逸脱しない範囲で種々変形することが可能である。
以下、上述の各実施形態及び変形例に関し、更に、付記を開示する。
（付記１）
第１ゲート電極と、第１ソース電極と、第１ドレイン電極と、第１電子走行層及び第１電子供給層を含む第１窒化物半導体積層構造とを有する第１トランジスタと、
第２ゲート電極と、第２ソース電極と、前記第１ソース電極と共通電極である第２ドレイン電極と、前記第２ゲート電極の下方の領域にｐ型不純物を含む第２電子走行層及び第２電子供給層を含む第２窒化物半導体積層構造とを有する第２トランジスタと、
ｐ型不純物拡散防止層とを備え、
前記第１窒化物半導体積層構造の上方に前記ｐ型不純物拡散防止層を挟んで前記第２窒化物半導体積層構造が設けられており、
前記第１ゲート電極と前記第２ソース電極とが電気的に接続されて、前記第１トランジスタと前記第２トランジスタとがカスコード接続されていることを特徴とする半導体装置。
（付記２）
前記第１電子供給層は、前記第２電子供給層よりも厚くなっていることを特徴とする、付記１に記載の半導体装置。
（付記３）
前記第１ゲート電極と前記第１ドレイン電極との間の距離が、前記第１ゲート電極と前記第１ソース電極との間の距離よりも大きくなっていることを特徴とする、付記１又は２に記載の半導体装置。
（付記４）
前記ｐ型不純物拡散防止層は、Ａｌ組成が０．５以上のＡｌＧａＮ又はＡｌＮを含むことを特徴とする、付記１〜３のいずれか１項に記載の半導体装置。
（付記５）
前記共通電極である前記第１ソース電極及び前記第２ドレイン電極は、前記第１ドレイン電極及び前記第２ソース電極と同一の金属電極によって構成されることを特徴とする、付記１〜４のいずれか１項に記載の半導体装置。
（付記６）
前記共通電極である前記第１ソース電極及び前記第２ドレイン電極は、前記第２窒化物半導体積層構造の表面から前記第１電子走行層まで延びるｎ型不純物ドーピング領域によって構成されることを特徴とする、付記１〜４のいずれか１項に記載の半導体装置。
（付記７）
前記共通電極である前記第１ソース電極及び前記第２ドレイン電極は、前記第２窒化物半導体積層構造の表面から前記第１窒化物半導体積層構造の表面まで延びるｎ型半導体層によって構成されることを特徴とする、付記１〜４のいずれか１項に記載の半導体装置。
（付記８）
前記第１電子走行層は、ＧａＮを含み、
前記第１電子供給層は、ＡｌＧａＮを含み、
前記ｐ型不純物拡散防止層は、ＡｌＧａＮ又はＡｌＮを含み、
前記第２電子走行層は、ＧａＮを含み、前記ｐ型不純物としてＢｅ、Ｍｇ、Ｆｅ、Ｃのいずれかを含み、
前記第２電子供給層は、ＡｌＧａＮ、ＩｎＡｌＮ、ＡｌＩｎＧａＮのいずれかを含むことを特徴とする、付記１〜７のいずれか１項に記載の半導体装置。
（付記９）
トランジスタチップを備え、
前記トランジスタチップは、
第１ゲート電極と、第１ソース電極と、第１ドレイン電極と、第１電子走行層及び第１電子供給層を含む第１窒化物半導体積層構造とを有する第１トランジスタと、
第２ゲート電極と、第２ソース電極と、前記第１ソース電極と共通電極である第２ドレイン電極と、前記第２ゲート電極の下方の領域にｐ型不純物を含む第２電子走行層及び第２電子供給層を含む第２窒化物半導体積層構造とを有する第２トランジスタと、
ｐ型不純物拡散防止層とを備え、
前記第１窒化物半導体積層構造の上方に前記ｐ型不純物拡散防止層を挟んで前記第２窒化物半導体積層構造が設けられており、
前記第１ゲート電極と前記第２ソース電極とが電気的に接続されて、前記第１トランジスタと前記第２トランジスタとがカスコード接続されていることを特徴とする電源装置。
（付記１０）
入力信号を増幅するアンプを備え、
前記アンプは、トランジスタチップを含み、
前記トランジスタチップは、
第１ゲート電極と、第１ソース電極と、第１ドレイン電極と、第１電子走行層及び第１電子供給層を含む第１窒化物半導体積層構造とを有する第１トランジスタと、
第２ゲート電極と、第２ソース電極と、前記第１ソース電極と共通電極である第２ドレイン電極と、前記第２ゲート電極の下方の領域にｐ型不純物を含む第２電子走行層及び第２電子供給層を含む第２窒化物半導体積層構造とを有する第２トランジスタと、
ｐ型不純物拡散防止層とを備え、
前記第１窒化物半導体積層構造の上方に前記ｐ型不純物拡散防止層を挟んで前記第２窒化物半導体積層構造が設けられており、
前記第１ゲート電極と前記第２ソース電極とが電気的に接続されて、前記第１トランジスタと前記第２トランジスタとがカスコード接続されていることを特徴とする高周波増幅器。
（付記１１）
半導体基板上に、第１電子走行層及び第１電子供給層を含む第１窒化物半導体積層構造、ｐ型不純物拡散防止層、ｐ型不純物を含む第２電子走行層及び第２電子供給層を含む第２窒化物半導体積層構造を形成し、
第１ゲート電極、第１ソース電極、第１ドレイン電極及び前記第１窒化物半導体積層構造を有する第１トランジスタを形成する第１トランジスタ形成領域の前記第２窒化物半導体積層構造を除去し、
前記第１トランジスタ形成領域の前記第１窒化物半導体積層構造の上方に前記第１ドレイン電極を形成するとともに、第２ゲート電極、第２ソース電極、第２ドレイン電極及び前記第２窒化物半導体積層構造を有する第２トランジスタを形成する第２トランジスタ形成領域の前記第２窒化物半導体積層構造の上方に前記第２ソース電極を形成し、
前記第１ソース電極及び前記第２ドレイン電極となる共通電極を形成し、
前記第１窒化物半導体積層構造の上方に前記第１ゲート電極を形成するとともに、前記第２窒化物半導体積層構造の上方に前記第２ゲート電極を形成し、
前記第１ゲート電極と前記第２ソース電極とを電気的に接続して、前記第１トランジスタと前記第２トランジスタとをカスコード接続することを特徴とする半導体装置の製造方法。
（付記１２）
前記第１電子供給層は、前記第２電子供給層よりも厚く形成することを特徴とする、付記１１に記載の半導体装置の製造方法。
（付記１３）
前記第１ゲート電極と前記第１ドレイン電極との間の距離が、前記第１ゲート電極と前記第１ソース電極との間の距離よりも大きくなるように、前記第１ゲート電極、前記第１ドレイン電極及び前記第１ソース電極を形成することを特徴とする、付記１１又は１２に記載の半導体装置の製造方法。
（付記１４）
前記ｐ型不純物拡散防止層は、Ａｌ組成が０．５以上のＡｌＧａＮ又はＡｌＮによって形成することを特徴とする、付記１１〜１３のいずれか１項に記載の半導体装置の製造方法。
（付記１５）
前記第１ソース電極及び前記第２ドレイン電極となる前記共通電極として、前記第１ドレイン電極及び前記第２ソース電極と同一の金属電極を形成することを特徴とする、付記１１〜１４のいずれか１項に記載の半導体装置の製造方法。
（付記１６）
前記第１ソース電極及び前記第２ドレイン電極となる前記共通電極として、前記第２窒化物半導体積層構造の表面から前記第１電子走行層まで延びるｎ型不純物ドーピング領域を形成することを特徴とする、付記１１〜１４のいずれか１項に記載の半導体装置の製造方法。
（付記１７）
前記第１ソース電極及び前記第２ドレイン電極となる前記共通電極として、前記第２窒化物半導体積層構造の表面から前記第１窒化物半導体積層構造の表面まで延びるｎ型半導体層を形成することを特徴とする、付記１１〜１４のいずれか１項に記載の半導体装置の製造方法。
（付記１８）
前記第１電子走行層は、ＧａＮを含み、
前記第１電子供給層は、ＡｌＧａＮを含み、
前記ｐ型不純物拡散防止層は、ＡｌＧａＮ又はＡｌＮを含み、
前記第２電子走行層は、ＧａＮを含み、前記ｐ型不純物としてＢｅ、Ｍｇ、Ｆｅ、Ｃのいずれかを含み、
前記第２電子供給層は、ＡｌＧａＮ、ＩｎＡｌＮ、ＡｌＩｎＧａＮのいずれかを含むことを特徴とする、付記１１〜１７のいずれか１項に記載の半導体装置の製造方法。
１ ノーマリオン型ＨＥＭＴ
２ ノーマリオフ型ＨＥＭＴ
３ ｉ−ＧａＮ電子走行層（第１電子走行層）
４ ｎ−ＡｌＧａＮ電子供給層（第１電子供給層）
５ 第１窒化物半導体積層構造
６ ゲート電極（第１ゲート電極）
７ ソース電極（第１ソース電極）
８ ドレイン電極（第１ドレイン電極）
９Ａ〜９Ｄ ｎ型コンタクト領域（ｎ型不純物ドーピング領域）
９Ｅ ｎ型不純物ドーピング領域（共通電極）
１０ ＡｌＮ不純物拡散防止層（ｐ型不純物拡散防止層）
１１ ＳｉＮ膜（パッシベーション膜；ゲート絶縁膜；絶縁膜）
１２ ｐ−ＧａＮ電子走行層（第２電子走行層）
１３ ｎ−ＡｌＧａＮ電子供給層（第２電子供給層）
１４ 第２窒化物半導体積層構造
１５ ゲート電極（第２ゲート電極）
１６ ソース電極（第２ソース電極）
１７ ドレイン電極（第２ドレイン電極）
１８ 共通電極
２０ 半絶縁性ＳｉＣ基板（半導体基板）
２１ 核形成層
２２ バッファ層
２３ ｉ−ＡｌＧａＮ第１スペーサ層
２４ ｉ−ＡｌＧａＮ第２スペーサ層
２５Ａ〜２５Ｃ ｎ−ＧａＮ層（ｎ型半導体層；ｎ型コンタクト層）
２６ ＳｉＯ２膜（マスク；パッシベーション膜；ゲート絶縁膜；絶縁膜）
３０ ステージ
３１ ゲートパッド
３２ ソースパッド
３３ ドレインパッド
３４ 半導体チップ
３５ ダイアタッチ剤
３６ ワイヤ
３７ ゲートリード
３８ ドレインリード
３９ ソースリード
４０ 封止樹脂
４１ ディジタル・プレディストーション回路
４２ａ，４２ｂ ミキサー
４３ パワーアンプ
５１ カスコード接続されたノーマリオン型ＨＥＭＴ及びノーマリオフ型ＨＥＭＴ
５２ チョークコイル
５３ ダイオード
５４ 第１コンデンサ
５５ 第２コンデンサ
５６ ダイオードブリッジ

Claims (9)

  1. 第１ゲート電極と、第１ソース電極と、第１ドレイン電極と、第１電子走行層及び第１電子供給層を含む第１窒化物半導体積層構造とを有する第１トランジスタと、
    第２ゲート電極と、第２ソース電極と、前記第１ソース電極と共通電極である第２ドレイン電極と、前記第２ゲート電極の下方の領域にｐ型不純物を含む第２電子走行層及び第２電子供給層を含む第２窒化物半導体積層構造とを有する第２トランジスタと、
    ｐ型不純物拡散防止層とを備え、
    前記第１窒化物半導体積層構造の上方に前記ｐ型不純物拡散防止層を挟んで前記第２窒化物半導体積層構造が設けられており、
    前記第１ゲート電極と前記第２ソース電極とが電気的に接続されて、前記第１トランジスタと前記第２トランジスタとがカスコード接続されていることを特徴とする半導体装置。
  2. 前記第１電子供給層は、前記第２電子供給層よりも厚くなっていることを特徴とする、請求項１に記載の半導体装置。
  3. 前記第１ゲート電極と前記第１ドレイン電極との間の距離が、前記第１ゲート電極と前記第１ソース電極との間の距離よりも大きくなっていることを特徴とする、請求項１又は２に記載の半導体装置。
  4. 前記共通電極である前記第１ソース電極及び前記第２ドレイン電極は、前記第１ドレイン電極及び前記第２ソース電極と同一の金属電極によって構成されることを特徴とする、請求項１〜３のいずれか１項に記載の半導体装置。
  5. 前記共通電極である前記第１ソース電極及び前記第２ドレイン電極は、前記第２窒化物半導体積層構造の表面から前記第１電子走行層まで延びるｎ型不純物ドーピング領域によって構成されることを特徴とする、請求項１〜３のいずれか１項に記載の半導体装置。
  6. 前記共通電極である前記第１ソース電極及び前記第２ドレイン電極は、前記第２窒化物半導体積層構造の表面から前記第１窒化物半導体積層構造の表面まで延びるｎ型半導体層によって構成されることを特徴とする、請求項１〜３のいずれか１項に記載の半導体装置。
  7. トランジスタチップを備え、
    前記トランジスタチップは、
    第１ゲート電極と、第１ソース電極と、第１ドレイン電極と、第１電子走行層及び第１電子供給層を含む第１窒化物半導体積層構造とを有する第１トランジスタと、
    第２ゲート電極と、第２ソース電極と、前記第１ソース電極と共通電極である第２ドレイン電極と、前記第２ゲート電極の下方の領域にｐ型不純物を含む第２電子走行層及び第２電子供給層を含む第２窒化物半導体積層構造とを有する第２トランジスタと、
    ｐ型不純物拡散防止層とを備え、
    前記第１窒化物半導体積層構造の上方に前記ｐ型不純物拡散防止層を挟んで前記第２窒化物半導体積層構造が設けられており、
    前記第１ゲート電極と前記第２ソース電極とが電気的に接続されて、前記第１トランジスタと前記第２トランジスタとがカスコード接続されていることを特徴とする電源装置。
  8. 入力信号を増幅するアンプを備え、
    前記アンプは、トランジスタチップを含み、
    前記トランジスタチップは、
    第１ゲート電極と、第１ソース電極と、第１ドレイン電極と、第１電子走行層及び第１電子供給層を含む第１窒化物半導体積層構造とを有する第１トランジスタと、
    第２ゲート電極と、第２ソース電極と、前記第１ソース電極と共通電極である第２ドレイン電極と、前記第２ゲート電極の下方の領域にｐ型不純物を含む第２電子走行層及び第２電子供給層を含む第２窒化物半導体積層構造とを有する第２トランジスタと、
    ｐ型不純物拡散防止層とを備え、
    前記第１窒化物半導体積層構造の上方に前記ｐ型不純物拡散防止層を挟んで前記第２窒化物半導体積層構造が設けられており、
    前記第１ゲート電極と前記第２ソース電極とが電気的に接続されて、前記第１トランジスタと前記第２トランジスタとがカスコード接続されていることを特徴とする高周波増幅器。
  9. 半導体基板上に、第１電子走行層及び第１電子供給層を含む第１窒化物半導体積層構造、ｐ型不純物拡散防止層、ｐ型不純物を含む第２電子走行層及び第２電子供給層を含む第２窒化物半導体積層構造を形成し、
    第１ゲート電極、第１ソース電極、第１ドレイン電極及び前記第１窒化物半導体積層構造を有する第１トランジスタを形成する第１トランジスタ形成領域の前記第２窒化物半導体積層構造を除去し、
    前記第１トランジスタ形成領域の前記第１窒化物半導体積層構造の上方に前記第１ドレイン電極を形成するとともに、第２ゲート電極、第２ソース電極、第２ドレイン電極及び前記第２窒化物半導体積層構造を有する第２トランジスタを形成する第２トランジスタ形成領域の前記第２窒化物半導体積層構造の上方に前記第２ソース電極を形成し、
    前記第１ソース電極及び前記第２ドレイン電極となる共通電極を形成し、
    前記第１窒化物半導体積層構造の上方に前記第１ゲート電極を形成するとともに、前記第２窒化物半導体積層構造の上方に前記第２ゲート電極を形成し、
    前記第１ゲート電極と前記第２ソース電極とを電気的に接続して、前記第１トランジスタと前記第２トランジスタとをカスコード接続することを特徴とする半導体装置の製造方法。
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