JP4712459B2 - トランジスタ及びその動作方法 - Google Patents

トランジスタ及びその動作方法 Download PDF

Info

Publication number
JP4712459B2
JP4712459B2 JP2005200127A JP2005200127A JP4712459B2 JP 4712459 B2 JP4712459 B2 JP 4712459B2 JP 2005200127 A JP2005200127 A JP 2005200127A JP 2005200127 A JP2005200127 A JP 2005200127A JP 4712459 B2 JP4712459 B2 JP 4712459B2
Authority
JP
Japan
Prior art keywords
layer
semiconductor layer
channel region
nitride semiconductor
undoped
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2005200127A
Other languages
English (en)
Other versions
JP2007019309A (ja
Inventor
大助 上田
毅 田中
康裕 上本
哲三 上田
学 柳原
正洋 引田
弘明 上野
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Corp
Panasonic Holdings Corp
Original Assignee
Panasonic Corp
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Panasonic Corp, Matsushita Electric Industrial Co Ltd filed Critical Panasonic Corp
Priority to JP2005200127A priority Critical patent/JP4712459B2/ja
Priority to PCT/JP2006/312830 priority patent/WO2007007548A1/ja
Priority to US11/995,040 priority patent/US8076698B2/en
Priority to CNA2006800187863A priority patent/CN101185158A/zh
Priority to EP06767447A priority patent/EP1909316A4/en
Publication of JP2007019309A publication Critical patent/JP2007019309A/ja
Application granted granted Critical
Publication of JP4712459B2 publication Critical patent/JP4712459B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1066—Gate region of field-effect devices with PN junction gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/4175—Source or drain electrodes for field effect devices for lateral devices where the connection to the source or drain region is done through at least one part of the semiconductor substrate thickness, e.g. with connecting sink or with via-hole

Description

本発明はトランジスタに関し、特に、パワートランジスタなどに応用可能な窒化物半導体などを用いたトランジスタに関する。
近年、高周波大電力デバイスとしてガリウムナイトライド（ＧａＮ）系の材料を用いた電界効果トランジスタ（Field Effect Transistor、以下ＦＥＴと表記する）の研究が活発に行われている。ＧａＮなどの窒化物半導体材料はアルミニウムナイトライド（ＡｌＮ）やインジウムナイトライド（ＩｎＮ）と様々な混晶を作ることができるので、従来のガリウム砒素（ＧａＡｓ）などの砒素系半導体材料と同様にヘテロ接合を作ることができる。しかしながら、窒化物半導体のヘテロ接合では、その界面に自発分極あるいはピエゾ分極によって生じる高濃度のキャリアがドーピングなしの状態でも発生する。この結果、ＦＥＴを作った場合にはデプレッション型（ノーマリーオン型）になり易く、エンハンスメント型（ノーマリーオフ型）の特性を得ることは難しい。しかしながら、現在パワーエレクトロニクス市場で使用されているデバイスの殆どがノーマリーオフ型であり、ＧａＮ系の窒化物半導体装置についてもノーマリーオフ型が強く求められている。
以下、窒化物半導体材料を用いた従来のＦＥＴについて説明する。
図９は従来のＡｌＧａＮ／ＧａＮへテロ接合を用いたＦＥＴの断面図であり、図１０は図９に示す従来のＦＥＴにおいて、分極により誘起される固定電荷及び自由電子の分布を表す図である。また、図１１は従来のＦＥＴのエネルギーバンド図であり、図１２はこのような、２次元電子ガスをキャリアとするＦＥＴのゲート電圧とドレイン電流の関係をプロットした図である。
図９に示すように、窒化物半導体で構成された従来のＦＥＴは、（０００１）面を主面とするサファイア基板１９０１と、サファイア基板１９０１上に設けられたアンドープＧａＮ層１９０２と、アンドープＧａＮ層１９０２上に設けられたアンドープＡｌＧａＮ層１９０３と、アンドープＡｌＧａＮ層１９０３の上にそれぞれ設けられたＴｉ／Ａｌからなるソース電極１９０５およびドレイン電極１９０６とパラジウム（Ｐｄ）からなるゲート電極１９０７と、アンドープＡｌＧａＮ層１９０３を覆うＳｉＮからなるパッシベーション膜１９０４とを備えている。アンドープＡｌＧａＮ層１９０３はアンドープのＡｌ0.25Ｇａ0.75Ｎで構成されている。
図９に示す従来のＦＥＴにおいては、アンドープＡｌＧａＮ層１９０３を構成する材料固有の自発分極およびピエゾ分極のために、不純物が導入されていないにもかかわらずアンドープＧａＮ層１９０２とアンドープＡｌＧａＮ層１９０３とのヘテロ接合界面には１×１０13ｃｍ-2程度の２次元電子ガスが形成される。
図１０に示すように、アンドープＡｌＧａＮ層１９０３の上面（ゲート電極１９０７に対向する面）およびアンドープＧａＮ層１９０２の上面にはそれぞれ負の固定電荷が発生し、アンドープＡｌＧａＮ層１９０３の下面（サファイア基板１９０１に近い方の面）およびアンドープＧａＮ層１９０２の下面にはそれぞれ正の固定電荷が発生する。ここで、ＡｌＧａＮの表面に発生する固定電荷の量の絶対値はＧａＮの表面に発生する固定電荷の量の絶対値よりも大きいため、ヘテロ界面のアンドープＧａＮ層１９０２側に固定電荷の差を補償する量のシートキャリアが二次元電子ガスの形で発生する（図１０中のＮｓ）。なお、図１０おいて、実線の矢印はアンドープＡｌＧａＮ層１９０３に生じる固定電荷を示し、破線の矢印はアンドープＧａＮ層１９０２に生じる固定電荷を示している。
この分極によってアンドープＧａＮ層１９０２およびアンドープＡｌＧａＮ層１９０３中には電界が生じ、エネルギーバンド図は図１１に示すような形になる。すなわち、アンドープＧａＮ層１９０２のヘテロ界面付近の価電子帯端のポテンシャルエネルギーはフェルミレベル以下となる。そのため、従来のＦＥＴは、基本的に図１２に示すようなノーマリーオン型の電気特性を示す。
また、ソース電極１９０５及びドレイン電極１９０６はアンドープＡｌＧａＮ層１９０３に接しており、アンドープＡｌＧａＮ層１９０３の膜厚が例えば３０ｎｍ以下と薄い場合には２次元電子ガスが形成されるチャネル領域（ここではアンドープＧａＮ層１９０２の一部）はトンネル電流によりソース電極１９０５およびドレイン電極１９０６に電気的に接続される。よって、ソース電極１９０５およびドレイン電極１９０６は共に良好なオーミック電極となる。また、Ｐｄからなるゲート電極は５．１ｅＶの大きな仕事関数を有しており、アンドープＡｌＧａＮ層１９０３に対して良好なショットキー接合となる（非特許文献１参照）。
前述の通り分極を有するＧａＮ系の半導体材料を用いてノーマリーオフ特性を実現しようとすれば、結晶固有の自発分極及びピエゾ分極によってチャネル内に生成されるキャリアを減らす必要がある。ＡｌＧａＮとＧａＮとのヘテロ接合を用いたＦＥＴの場合は、ＡｌＧａＮ層中のＡｌ組成を下げればＧａＮとの格子定数差によるストレスが低減できるのでピエゾ分極が減少し、その結果シートキャリア濃度が減少する(非特許文献２参照)。具体的には、アンドープＡｌＧａＮ層１９０３のＡｌ混晶比を膜厚が３０ｎｍのままで０．１５に低下させれば、シートキャリア濃度は１．４×１０13ｃｍ-2から５×１０12ｃｍ-2にまで大幅に減少する。キャリア濃度の低下に伴い動作電流も低減する。また、アンドープＡｌＧａＮ層１９０３のＡｌ組成を低下させたことによりゲート部のポテンシャルバリアも低下する。
また、ゲート電極でのリーク電流の発生を抑えるために、ゲート電極１９０７に印加可能な順方向電圧には上限がある。このため、ゲート電圧を大きくすることができず、ドレイン電流も十分に大きくすることが難しかった。
この不具合に対し、ノーマリーオフ型でかつ大きな順方向電圧を印加可能とするために、ゲート部をｐ型領域化し、ポテンシャルバリアを高める構成も提案されている。これが接合型ＦＥＴ（Junction Field Effect Transistor、以下ＪＦＥＴと略す）である。このＪＦＥＴは、非特許文献３や特許文献１に記載されている。
M. Hikita et al. Technical Digest of 2004 International electron Devices Meeting (2004) p.803. O.Ambacher et al., J.Appl.Phys. Vol.85 (1999) p. 3222. L. Zhang et al., IEEE Transactions on Electron Devices, vol. 47, no. 3, pp. 507-511, 2000. 特開２００４−２７３４８６号公報
しかしながら、前述のＪＦＥＴをノーマリーオフ化した場合、ゲート電極に順方向バイアスを印加してもチャネルに生成される電子濃度をノーマリーオンのＪＦＥＴと同程度にまで大きくすることは困難であった。また、ゲート電極に対して順方向バイアスを印加できるのはゲートリーク電流が流れ始めるまで、具体的にはバンドギャップを考慮して３Ｖ程度までであった。そのため、従来の技術では十分な大きさのドレイン電流をノーマリーオフ型のＪＦＥＴで得ることは困難であった。
本発明は上記の課題に鑑み、ノーマリーオフ特性を有しながら、ドレイン電流を増加させることのできる半導体装置及びその動作方法を提供することを目的とする。
上記課題を解決するために、本発明のトランジスタ及びその動作方法は以下に述べる構成となっている。
本発明のトランジスタは、チャネル領域を含む第１の半導体層と、前記チャネル領域の上または上方に設けられ、前記チャネル領域よりもバンドギャップが大きい第２の半導体層と、前記第２の半導体層の内部または上または上方に設けられたｐ型の導電性を有するコントロール領域と、前記コントロール領域の一部に接して設けられたゲート電極と、前記コントロール領域の両側方に設けられたソース電極およびドレイン電極とを備え、前記ゲート電極を前記ソース電極に対して順方向バイアスすることにより、前記チャネル領域に正孔が注入され、前記ソース電極と前記ドレイン電極との間に流れる電流が制御される。
この構成により、注入された正孔によってチャネル領域内に電子が誘起され、チャネル領域を流れる電流量を飛躍的に増加させることができる。また、本発明のトランジスタにおいて、第１の半導体層、第２の半導体層およびコントロール領域の構成材料としてはＳｉや砒素系の化合物半導体、窒化物半導体など種々の材料が用いられる。この中で、窒化物半導体を用いた場合でもコントロール領域に電圧が印加されない状態では２次元電子ガスが第２の半導体層またはコントロール領域から第１の半導体層に注入される正孔により相殺されるので、ノーマリーオフ特性が実現される。特に、チャネル領域を含む第１半導体層の構成材料が窒化物半導体であれば、チャネル領域内での正孔の移動度が電子の移動度に比べて非常に小さくなるので、正孔がチャネル領域を流れる電流にほとんど寄与しなくなる。そのため、第２の半導体層またはコントロール領域からの正孔の注入量を制御することによって例えばチャネル領域に従来のトランジスタに比べて大電流を流すことが可能となる。
なお、前記第１の半導体層の内部で且つ前記チャネル領域の下方に、前記チャネル領域よりもバンドギャップの大きな半導体層が設けられていることにより、チャネル領域と半導体層との間にもポテンシャル障壁が形成されるので、チャネル領域に注入された正孔が散逸することなくチャネル領域内に蓄積する。この結果、チャネル領域内の電子濃度をより高めることが可能となる。また、第１の半導体層および第２の半導体層が共に窒化物半導体で構成されている場合には、この半導体層を窒化物半導体で構成することによってチャネル領域の上と下に位置する層の自発分極量の差を小さくできるので、ノーマリーオフ動作を容易に実現することが可能となる。
前記コントロール領域の内部に、ｐ型の導電性を有する不純物の濃度が異なる少なくとも２つ以上の領域が設けられており、前記不純物の濃度勾配が上方に向かって増加するように設定されていることにより、第１の半導体層に接する層に含まれるｐ型不純物の濃度を十分小さくすることができるので、トラップを介した電流がゲート電極とソース電極との間に流れるのを抑制することが可能となる。
また、本発明の動作方法は、チャネル領域を含む第１の半導体層と、前記チャネル領域の上または上方に設けられ、前記チャネル領域よりもバンドギャップが大きい第２の半導体層と、前記第２の半導体層の内部または上に設けられたｐ型の導電性を有するコントロール領域と、前記コントロール領域の一部に接して設けられたゲート電極と、前記コントロール領域の両側方に設けられたソース電極およびドレイン電極とを有するトランジスタの動作方法であって、前記コントロール領域または前記第２の半導体層から前記チャネル領域に正孔を注入し、前記チャネル領域を介して前記ソース電極と前記ドレイン電極との間に流れる電流を制御するステップを含んでいる。
この動作方法によれば、コントロール領域をソース電極に対して順方向にバイアスする（コントロール領域側に正電圧を印加する）ことによって大電流を得ることが可能となる。
以上説明したように、本発明のトランジスタ及びその動作方法によれば、チャネル領域の上または上方にｐ型不純物を含むコントロール領域を設け、同領域をソース電極に対して順方向にバイアスすることで、正孔のみを選択的にチャネル領域に注入することができる。その結果、注入された正孔によってチャネル領域内の電子の発生が促され、チャネル電流を飛躍的に増加させることが可能となる。従って、大動作電流を有するノーマリーオフ型のトランジスタを実現することができる。
以下、本発明の実施形態について図面を参照しながら説明する。
(第１の実施形態)
図１は、本発明の第１の実施形態に係る窒化物半導体装置を示す断面図である。
同図に示すように、本実施形態の窒化物半導体装置は、（０００１）面を主面とするサファイア基板１０１と、サファイア基板１０１の（０００１）面上に設けられたＡｌＮバッファ層１０２と、ＡｌＮバッファ層１０２上に設けられたアンドープＧａＮ層１０３と、アンドープＧａＮ層１０３上に設けられたアンドープＡｌＧａＮ層１０４と、アンドープＡｌＧａＮ層１０４の一部の上に設けられ、ｐ型不純物を含むＡｌＧａＮで構成されたｐ型コントロール層１０５と、ｐ型コントロール層１０５上に設けられ、ｐ型コントロール層１０５よりも高濃度のｐ型不純物を含むＧａＮで構成されたｐ型コンタクト層１０６とを備えている。また、本実施形態の窒化物半導体装置は、Ｎｉからなり、ｐ型コンタクト層１０６上に設けられ、且つｐ型コンタクト層１０６にオーミック接触するゲート電極１１０と、アンドープＡｌＧａＮ層１０４の上であってゲート電極１１０を挟む位置に設けられたＴｉ層およびＡｌ層からなるソース電極１０８およびドレイン電極１０９と、ＳｉＮからなり、アンドープＡｌＧａＮ層１０４の上面を覆うパッシベーション膜１０７とを備えている。
本実施形態の窒化物半導体装置では、アンドープＡｌＧａＮ層１０４とｐ型コントロール層１０５は共にＡｌ0.2Ｇａ0.8Ｎで構成されている。アンドープＡｌＧａＮ層１０４のバンドギャップはアンドープＧａＮ層１０３のバンドギャップよりも大きく、アンドープＧａＮ層１０３とアンドープＡｌＧａＮ層１０４との界面にはヘテロ障壁が形成されている。アンドープＧａＮ層１０３とアンドープＡｌＧａＮ層１０４とのヘテロ界面にはデバイスの動作時に２次元電子ガスが形成される。
ＡｌＮバッファ層１０２の膜厚は例えば１００ｎｍであり、アンドープＧａＮ層１０３の膜厚は例えば２μｍであり、アンドープＡｌＧａＮ層１０４の膜厚は例えば２５ｎｍである。また、ｐ型コントロール層１０５の膜厚は１００ｎｍであり、ｐ型コンタクト層１０６の膜厚は例えば５ｎｍである。
ｐ型コントロール層１０５には不純物濃度が約１×１０19ｃｍ-3のマグネシウム（Ｍｇ）がドーピングされている。ｐ型コンタクト層１０６には不純物濃度が約１×１０20ｃｍ-3でＭｇが注入されている。
ｐ型コントロール層１０５およびｐ型コンタクト層１０６は、基板上面から見た場合、幅１．５μｍのストライプ状にエッチングされており、ｐ型コンタクト層１０６上に設けられたゲート電極１１０の幅は１μｍとなっている。このｐ型コントロール層１０５およびｐ型コンタクト層１０６のうちコントロール領域（ゲート領域）以外に設けられた部分はエッチングによって除去されている。また、図１に示すゲート長方向での断面におけるｐ型コントロール層１０５の下端部とドレイン電極１０９の端部との距離は５μｍあるいはそれ以上となっているため、ドレイン耐圧は十分に高くなっている。なお、ゲート電極１１０の材料はＮｉに限られず、Ｐｄなど、ｐ型コンタクト層１０６とオーミック接合を形成できる材料であればよい。
本実施形態の窒化物半導体装置ではソース電極１０８およびドレイン電極１０９は共にアンドープＡｌＧａＮ層１０４に接しているが、アンドープＡｌＧａＮ層１０４の膜厚が十分に薄いため、動作時にはアンドープＡｌＧａＮ層１０４をトンネル電流が流れる。そのため、ソース電極１０８およびドレイン電極１０９は動作時に２次元電子ガスが形成されるヘテロ界面に電気的に接続されるオーミック電極となっている。この構成に加え、アンドープＡｌＧａＮ層１０４のうちソース電極１０８の下、およびドレイン電極１０９の下に位置する領域にＳｉを拡散させてさらに良好なオーミック接合を形成させることもできる。トンネル電流を流すためにはアンドープＡｌＧａＮ層１０４の厚さが３０ｎｍ以下であると特に好ましい。
なお、図１には示していないが、窒化物半導体装置には、隣接する半導体装置と電気的に分離するための素子分離領域が形成されていてもよい。素子分離領域は、例えばアンドープＡｌＧａＮ層１０４およびアンドープＧａＮ層１０３にホウ素（Ｂ）をイオン注入してこれらの層を高抵抗化することで形成される。
本実施形態の窒化物半導体装置はトランジスタとして動作する。
図２は本実施形態の窒化物半導体装置のコントロール領域（ゲート領域）に加えた電圧(ゲート電圧Ｖｇｓと図２では表記)とドレイン電流との関係を示す図であり、図３は本実施形態の窒化物半導体装置において、コントロール領域に印加する電圧を変化させた場合のソース−ドレイン間電圧とドレイン電流との関係を示す図である。図２では、ソース−ドレイン間電圧Ｖｄｓを１０Ｖにした場合のドレイン電流を示している。
図２に示すように、本実施形態の窒化物半導体装置の閾値電圧は約１Ｖであり、ノーマリオフ特性が実現されている。そして、図３に示すように、ゲート電極１１０に５Ｖ以上の正バイアスを印加しても顕著なゲートリーク電流は観測されず、最大で１３０ｍＡ／ｍｍ程度のドレイン電流が得られる。また、図２に示すドレイン電流の変化から、本実施形態の窒化物半導体装置には２つの動作モードが存在することが観察されている。すなわち、コントロール電圧（ゲート電圧）が０Ｖ〜約２．５Ｖの範囲では、本実施形態の窒化物半導体装置はＪＦＥＴとして動作し、コントロール電圧が約２．５Ｖに近づくとドレイン電流は一旦増加しなくなる（第１のモード）。そして、コントロール電圧が２．５Ｖ以上の場合には、窒化物半導体装置は第２のモードとなり、特にコントロール電圧が３Ｖを超えてから電流が増加する。第２のモードにおいてはｐ型コントロール層１０５からチャネルとなるアンドープＧａＮ層１０３の上面部に正孔が注入され、コントロール電圧の上昇に応じてドレイン電流が単調に増加する。アンドープＧａＮ層１０３の上面部、すなわちアンドープＡｌＧａＮ層１０４との界面付近に正孔が注入されると、注入された正孔と同じだけの自由電子がアンドープＡｌＧａＮ層１０４との界面付近に発生するため、ドレイン電流は増加するのである。
さらに特徴的であるのは、図３に示されているようにｐ型コントロール層１０５に十分大きな順方向バイアスを印加してもドレイン電流の原点にてドレイン電圧にオフセット領域が顕著に表れないことである。これは、アンドープＧａＮ層１０３中の正孔の移動度が電子の移動度に比べて極めて小さいため、チャネル内で正孔が流れることでチャネル内に電圧降下が顕著には生じていないことを意味している。
以上のように、本実施形態の窒化物半導体装置は、ノーマリオフ型であるので、パワーデバイスとして用いた場合、電力供給が停止した状態で電流が流れることがなくなり、周辺回路が破壊されるなどの不具合を防ぐことができる。また、従来の窒化物半導体装置に比べてゲート電極１１０に高電圧を印加することができるので、ノーマリオフ型でありながら大きいドレイン電流を得ることができる。
以上で説明した本実施形態の窒化物半導体装置は、公知の方法を用いて作製することができる。
まず、サファイア基板１０１（部材の符号は図１参照）の（０００１）面上にＭＯＣＶＤ法により、ＡｌＮバッファ層１０２、アンドープＧａＮ層１０３、アンドープＡｌＧａＮ層１０４、ｐ型コントロール層１０５およびｐ型コンタクト層１０６を順に形成する。この際に、ｐ型コントロール層１０５およびｐ型コンタクト層１０６にはあらかじめＭｇを導入しておいてもよいが、ｐ型コントロール層１０５およびｐ型コンタクト層に１０６半導体層を堆積後にＭｇをイオン注入してもよい。
次に、例えばＩＣＰエッチングなどのドライエッチングにより、ｐ型コンタクト層１０６、ｐ型コントロール層１０５のうちゲート領域以外の部分を選択的に除去する。
次いで、ＳｉＨ4、ＮＨ3及びＮ2を用いたＣＶＤ法により、基板上にパッシベーション膜１０７を形成する。
次いで、例えばＩＣＰドライエッチングなどによりパッシベーション膜１０７の一部を開口し、その開口部にＴｉ層及びＡｌ層からなるソース電極１０８及びドレイン電極１０９を形成し、Ｎ2雰囲気中６５０℃での熱処理を行う。
次に、例えばＩＣＰドライエッチングなどによりｐ型コンタクト層１０６上に設けられた部分を除去する。続いて、パッシベーション膜１０７の開口部分にＮｉからなるゲート電極１１０を形成する。以上のようにして、本実施形態の窒化物半導体装置を作製することができる。
なお、以上の説明では基板として（０００１）面を主面とするサファイア基板を用いる例を示したが、例えばＳｉＣ基板やＧａＮ基板あるいはＳｉ基板といったいかなる基板を用いてもよく、良好な結晶性を有する半導体層を成長させることができればいかなる面方位の基板を用いてもよい。
また、ｐ型コントロール層１０５とアンドープＡｌＧａＮ層１０４のＡｌ組成は互いに同一である必要はなく、例えばｐ型コントロール層１０５はｐ型ＧａＮで構成されていてもよい。ただし、ｐ型コントロール層１０５のバンドギャップをチャネルが形成されるアンドープＧａＮ層１０３よりも大きくすれば、チャネルに対する正孔の注入量をチャネルからｐ型コントロール層１０５への電子の注入量よりも大きくすることができ、チャネル内のキャリア濃度を高めることができる。
また、本実施形態の素子構造はＧａＡｓなどの窒化物半導体以外の化合物半導体を用いた場合でも実現することができ、例えばＧａＮに代えてＧａＡｓを、ＡｌＧａＮに代えてＡｌＧａＡｓを用いてもよい。あるいは、ＧａＮ／ＡｌＧａＮのヘテロ接合に代えてＳｉ／ＳｉＧｅのヘテロ接合を用いて本実施形態の同様の構成を実現することも可能である。
なお、本実施形態の窒化物半導体装置において、アンドープＡｌＧａＮ層１０４のうちゲート電極１１０の直下方に位置する領域にｐ型コントロール層１０５から拡散したｐ型不純物が含まれていてもよい。
(第２の実施形態)
図４は、本発明の第２の実施形態に係る窒化物半導体装置を示す断面図である。
同図に示すように、本実施形態の窒化物半導体装置は、（１１１）面を主面とするｎ型Ｓｉ基板４０１と、ｎ型Ｓｉ基板４０１の（１１１）面上に設けられたＡｌＮバッファ層４０２と、ＡｌＮバッファ層４０２上に設けられたアンドープＡｌＧａＮ下地層４０３と、アンドープＡｌＧａＮ下地層４０３上に設けられたアンドープＧａＮ層４０４と、アンドープＧａＮ層４０４上に設けられたアンドープＡｌＧａＮ層４０５と、アンドープＡｌＧａＮ層４０５の一部の上に設けられ、ｐ型不純物を含むＡｌＧａＮで構成されたｐ型コントロール層４０６と、ｐ型コントロール層４０６上に設けられ、ｐ型コントロール層４０６よりも高濃度のｐ型不純物を含むＧａＮで構成されたｐ型コンタクト層４０７とを備えている。また、本実施形態の窒化物半導体装置は、Ｎｉからなり、ｐ型コンタクト層４０７上に設けられ、且つｐ型コンタクト層４０７にオーミック接触するゲート電極４１１と、アンドープＡｌＧａＮ層４０５の上に設けられたＴｉ層およびＡｌ層からなるソース電極４０９およびドレイン電極４１０と、ＳｉＮからなり、アンドープＡｌＧａＮ層４０５の上面を覆うパッシベーション膜４０８とを備えている。
本実施形態の窒化物半導体装置では、アンドープＡｌＧａＮ下地層４０３、アンドープＡｌＧａＮ層４０５、およびｐ型コントロール層４０６は共にＡｌ0.2Ｇａ0.8Ｎで構成されているが、各層のＡｌ組成は互いに異なっていてもよい。ただし、アンドープＡｌＧａＮ下地層４０３およびアンドープＡｌＧａＮ層４０５のバンドギャップはアンドープＧａＮ層４０４のバンドギャップよりも大きくなっており、いわゆるダブルヘテロ構造が形成されている。
ＡｌＮバッファ層４０２の膜厚は例えば４０ｎｍ、アンドープＡｌＧａＮ下地層４０３の膜厚は例えば１μｍ、アンドープＧａＮ層４０４の膜厚は例えば３ｎｍ、アンドープＡｌＧａＮ層４０５の膜厚は例えば２５ｎｍである。また、ｐ型コントロール層４０６の膜厚は１００ｎｍであり、ｐ型コンタクト層４０７の膜厚は例えば５ｎｍである。ｐ型コントロール層４０６およびｐ型コンタクト層４０７に含まれるｐ型不純物（Ｍｇ）の濃度は第１の実施形態の窒化物半導体装置と同一である。
また、本実施形態の窒化物半導体装置では、電極に接続される配線の抵抗を低減するため、ソース電極４０９はアンドープＡｌＧａＮ層４０５、アンドープＧａＮ層４０４、およびアンドープＡｌＧａＮ下地層４０３を貫通するビアを介してｎ型Ｓｉ基板４０１に接続されている。
図５は本実施形態の窒化物半導体装置のコントロール領域に加えた電圧(ゲート電圧Ｖｇｓ)とドレイン電流との関係を示す図であり、図６は本実施形態の窒化物半導体装置において、コントロール領域に印加する電圧を変化させた場合のソース−ドレイン間電圧とドレイン電流との関係を示す図である。図５では、比較のために第１の実施形態に係る窒化物半導体装置での測定結果を併せて示している（図中の点線）。
図５に示す結果から、本実施形態の窒化物半導体装置の閾値電圧は約２Ｖであり、ノーマリーオフ特性が実現していることが分かる。また、図６に示すように、ゲート電極４１１に７Ｖ以上の正バイアスを印加してもゲートリーク電流は流れず、最大で２７０ｍＡ／ｍｍ程度のドレイン電流が得られた。
本実施形態の窒化物半導体装置では、チャネルとなるアンドープＧａＮ層４０４の上下がＡｌ混晶比２０％のＡｌＧａＮ層で挟まれている。そのため、ｐ型コントロール層４０６にバイアスが印加されない状態のアンドープＧａＮ層４０４内では、自発分極の効果が相殺されてキャリアが存在しない状態となっている。このため、本実施形態の窒化物半導体装置では、第１の実施形態に係る窒化物半導体装置よりも閾値電圧が大きくなっている。
図５に示すように、本実施形態の窒化物半導体装置ではコントロール電圧が閾値である２Ｖを超えてからドレイン電流は急激に増加する。本実施形態の窒化物半導体装置において、コントロール電圧が０Ｖの状態ではチャネル内にはキャリアが存在しないため、コントロール電圧を印加した場合に得られたドレイン電流は全てｐ型コントロール層４０６から流入した正孔によって生じたものと考えられる。そのため、アンドープＡｌＧａＮ層の下にアンドープＧａＮ層が設けられる場合に見られた電気特性上のキンクが観測されないと考えられる。また、アンドープＧａＮ層４０４の上下にはヘテロ障壁が形成されているのでｐ型コントロール層４０６から注入された正孔がアンドープＧａＮ層４０４内に蓄積するので、正孔によって誘起される自由電子の量を増やすことができる。そのため、本実施形態の窒化物半導体装置では、第１の実施形態の窒化物半導体装置と比べてもより大きいドレイン電流を得ることができる。
なお、本実施形態の窒化物半導体装置ではアンドープＧａＮ層４０４の上下に設けられたアンドープＡｌＧａＮ下地層４０３とアンドープＡｌＧａＮ層４０５のＡｌ混晶比を同一にしているが、アンドープＡｌＧａＮ下地層４０３のＡｌ混晶比をアンドープＡｌＧａＮ層４０５の混晶比より低くした場合でも、ｐ型コントロール層４０６を設ければチャネル部のポテンシャルが持ち上がるので、ノーマリーオフ特性を実現することが可能である。
以上の通り、本実施形態の窒化物半導体装置によれば、ノーマリーオフ型で前述の正孔注入によってのみドレイン電流が流れ、正孔のチャネル内での閉じ込めを促進することでより大きな動作電流を実現することが可能となる。
(第３の実施形態)
図７は、本発明の第３の実施形態に係る窒化物半導体装置を示す断面図である。
同図に示すように、本実施形態の窒化物半導体装置は、（０００１）面を主面とするサファイア基板７０１と、サファイア基板７０１の（０００１）面上に設けられたＡｌＮバッファ層７０２と、ＡｌＮバッファ層７０２上に設けられたアンドープＧａＮ層７０３と、アンドープＧａＮ層７０３上に設けられたアンドープＡｌＧａＮ層７０４と、アンドープＡｌＧａＮ層７０４の一部の上に設けられ、ｐ型不純物を含むＡｌＧａＮで構成された低濃度ｐ型コントロール層７０５と、低濃度ｐ型コントロール層７０５上に設けられ、低濃度ｐ型コントロール層７０５よりも高濃度のｐ型不純物を含む高濃度ｐ型コントロール層７０６と、高濃度ｐ型コントロール層７０６上に設けられ、高濃度ｐ型コントロール層７０６よりも高濃度のｐ型不純物を含むＧａＮで構成されたｐ型コンタクト層７０７とを備えている。また、本実施形態の窒化物半導体装置は、ｐ型コンタクト層７０７上に設けられたゲート電極７１１と、アンドープＡｌＧａＮ層７０４の上に設けられたソース電極７０９およびドレイン電極７１０と、アンドープＡｌＧａＮ層７０４の上面を覆うパッシベーション膜７０８とを備えている。
本実施形態の窒化物半導体装置の特徴は、ｐ型コントロール層が低濃度ｐ型コントロール層７０５と高濃度ｐ型コントロール層７０６に分かれており、アンドープＡｌＧａＮ層に接するｐ型コントロール層の不純物濃度が第１および第２の窒化物半導体装置よりも低くなっていることにある。その他の構成は第１の実施形態の窒化物半導体装置と同一である。
低濃度ｐ型コントロール層７０５および高濃度ｐ型コントロール層７０６の膜厚は共に５０ｎｍであり、低濃度ｐ型コントロール層７０５および高濃度ｐ型コントロール層７０６は共にＡｌ0.2Ｇａ0.8Ｎで構成されている。
低濃度ｐ型コントロール層７０５には不純物濃度が約５×１０18ｃｍ-3のＭｇが、高濃度ｐ型コントロール層７０６には不純物濃度が約１×１０19ｃｍ-3のＭｇが、それぞれドーピングされている。ｐ型コンタクト層７０７には不純物濃度が約１×１０20ｃｍ-3でＭｇがドーピングされている。
図８は、本実施形態の窒化物半導体装置において、コントロール領域に加えた電圧(ゲート電圧Ｖｇｓ)とゲート電極を流れる電流（ゲート電流Ｉｇｓ）との関係を示す図である。同図において、ｐ型コントロール層にＭｇの濃度プロファイルを持たせた本実施形態の窒化物半導体装置の特性が実線で示され、Ｍｇの濃度プロファイルを持たない第１の実施形態の窒化物半導体装置の特性が点線で示されている。
図８に示す結果から、本実施形態の窒化物半導体装置では、低濃度ｐ型コントロール層７０５を設けない場合に比べてゲート電極７１１を流れるリーク電流が顕著に低減されていることが分かる。これは、低濃度ｐ型コントロール層７０５を設けることによってＭｇが関与するトラップを介して流れるリーク電流を低減できたためと考えられる。
以上の通り、本実施形態の窒化物半導体装置によれば、ノーマリーオフ型でありながら動作電流を大きくし、且つリーク電流を小さくすることが可能となる。
このように、本発明のトランジスタは、ＪＦＥＴと構造上類似点を有しつつも、ワイドバンドギャップ領域からヘテロ接合を介してチャネルへ一方向的に正孔を注入することができるため、ドレイン電流を大幅に増大することができる。特に窒化物半導体では電子に比べて正孔の移動度が極めて低いため、注入された正孔はチャネルの電子濃度増大にのみ有効に働く。この結果、これまでノーマリーオフ化しようとすればドレイン電流の低下をもたらさざるを得なかったデバイス設計上のトレードオフを解消することができる。
本発明のトランジスタは、例えば高耐圧パワートランジスタ用として、通信用の各種機器や種々の電子機器などに利用することができる。
本発明の第１の実施形態に係る窒化物半導体装置を示す断面図である。 第１の実施形態に係る窒化物半導体装置のコントロール領域に加えた電圧とドレイン電流との関係を示す図である。 第１の実施形態に係る窒化物半導体装置において、コントロール領域に印加する電圧を変化させた場合のソース−ドレイン間電圧とドレイン電流との関係を示す図である。 本発明の第２の実施形態に係る窒化物半導体装置を示す断面図である。 第２の実施形態に係る窒化物半導体装置のコントロール領域に加えた電圧とドレイン電流との関係を示す図である。 第２の実施形態に係る窒化物半導体装置において、コントロール領域に印加する電圧を変化させた場合のソース−ドレイン間電圧とドレイン電流との関係を示す図である。 本発明の第３の実施形態に係る窒化物半導体装置を示す断面図である。 第３の実施形態に係る窒化物半導体装置において、コントロール領域に加えた電圧とゲート電極を流れる電流との関係を示す図である。 従来のＡｌＧａＮ／ＧａＮへテロ接合を用いたＦＥＴの断面図である。 図９に示す従来のＦＥＴにおいて、分極により誘起される固定電荷及び自由電子の分布を表す図である。 窒化物半導体を用いた従来のＦＥＴのエネルギーバンド図である。 窒化物半導体を用いた従来のＦＥＴのゲート電圧とドレイン電流の関係をプロットした図である。
符号の説明
１０１、７０１ サファイア基板
１０２、４０２、７０２ ＡｌＮバッファ層
１０３、４０４、７０３ アンドープＧａＮ層
１０４、４０５、７０４ アンドープＡｌＧａＮ層
１０５、４０６ ｐ型コントロール層
１０６、４０７、７０７ ｐ型コンタクト層
１０７、４０８、７０８ パッシベーション膜
１０８、４０９、７０９ ソース電極
１０９、４１０、７１０ ドレイン電極
１１０、４１１、７１１ ゲート電極
４０１ ｎ型Ｓｉ基板
４０３ アンドープＡｌＧａＮ下地層
７０５ 低濃度ｐ型コントロール層
７０６ 高濃度ｐ型コントロール層

Claims (3)

  1. チャネル領域を含む第１のアンドープ半導体層と、前記チャネル領域の上に設けられ、前記チャネル領域よりもバンドギャップが大きい第２のアンドープ半導体層と、前記第２のアンドープ半導体層の内部または上に設けられたｐ型の導電性を有するコントロール領域と、前記コントロール領域の一部に接して設けられたゲート電極と、前記コントロール領域の両側方に設けられたソース電極およびドレイン電極とを備え、
    前記ゲート電極を前記ソース電極に対して順方向バイアスすることにより、前記チャネル領域に正孔が注入され、前記ソース電極と前記ドレイン電極との間に流れる電流が制御され、
    前記コントロール領域に電圧を印加しない状態ではノーマリーオフであり、
    前記第１のアンドープ半導体層、第２のアンドープ半導体層および前記コントロール領域が窒化物半導体により構成され、
    前記第１のアンドープ半導体層の内部で且つ前記チャネル領域の下方に、前記チャネル領域よりもバンドギャップの大きな半導体層が設けられていることを特徴とするトランジスタ。
  2. 前記コントロール領域の内部に、ｐ型の導電性を有する不純物の濃度が異なる少なくとも２つ以上の領域が設けられており、前記不純物の濃度勾配が上方に向かって増加するように設定されていることを特徴とする請求項１に記載のトランジスタ。
  3. チャネル領域を含む第１のアンドープ半導体層と、前記チャネル領域の上に設けられ、前記チャネル領域よりもバンドギャップが大きい第２のアンドープ半導体層と、前記第２のアンドープ半導体層の内部または上に設けられたｐ型の導電性を有するコントロール領域と、前記コントロール領域の一部に接して設けられたゲート電極と、前記コントロール領域の両側方に設けられたソース電極およびドレイン電極とを有し、前記第１のアンドープ半導体層、第２のアンドープ半導体層および前記コントロール領域が窒化物半導体により構成され、かつ前記第１の半導体層の内部で且つ前記チャネル領域の下方に、前記チャネル領域よりもバンドギャップの大きな半導体層が設けられたトランジスタの動作方法であって、
    前記コントロール領域または前記第２のアンドープ半導体層から前記チャネル領域に正孔を注入し、前記チャネル領域を介して前記ソース電極と前記ドレイン電極との間に流れる電流を制御するステップと、
    前記コントロール領域に電圧を印加しない状態でノーマリーオフとするステップと
    を含むことを特徴とするトランジスタの動作方法。
JP2005200127A 2005-07-08 2005-07-08 トランジスタ及びその動作方法 Active JP4712459B2 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2005200127A JP4712459B2 (ja) 2005-07-08 2005-07-08 トランジスタ及びその動作方法
PCT/JP2006/312830 WO2007007548A1 (ja) 2005-07-08 2006-06-27 トランジスタ及びその動作方法
US11/995,040 US8076698B2 (en) 2005-07-08 2006-06-27 Transistor and method for operating the same
CNA2006800187863A CN101185158A (zh) 2005-07-08 2006-06-27 晶体管及其驱动方法
EP06767447A EP1909316A4 (en) 2005-07-08 2006-06-27 TRANSISTOR AND METHOD FOR ITS OPERATION

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2005200127A JP4712459B2 (ja) 2005-07-08 2005-07-08 トランジスタ及びその動作方法

Publications (2)

Publication Number Publication Date
JP2007019309A JP2007019309A (ja) 2007-01-25
JP4712459B2 true JP4712459B2 (ja) 2011-06-29

Family

ID=37636944

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2005200127A Active JP4712459B2 (ja) 2005-07-08 2005-07-08 トランジスタ及びその動作方法

Country Status (5)

Country Link
US (1) US8076698B2 (ja)
EP (1) EP1909316A4 (ja)
JP (1) JP4712459B2 (ja)
CN (1) CN101185158A (ja)
WO (1) WO2007007548A1 (ja)

Families Citing this family (86)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4705481B2 (ja) * 2006-01-25 2011-06-22 パナソニック株式会社 窒化物半導体装置
JP4705482B2 (ja) * 2006-01-27 2011-06-22 パナソニック株式会社 トランジスタ
JP5147197B2 (ja) * 2006-06-06 2013-02-20 パナソニック株式会社 トランジスタ
JP2007329350A (ja) * 2006-06-08 2007-12-20 Matsushita Electric Ind Co Ltd 半導体装置
JP4755961B2 (ja) * 2006-09-29 2011-08-24 パナソニック株式会社 窒化物半導体装置及びその製造方法
JP5186096B2 (ja) 2006-10-12 2013-04-17 パナソニック株式会社 窒化物半導体トランジスタ及びその製造方法
US7679104B2 (en) * 2006-11-09 2010-03-16 The Furukawa Electric Co., Ltd. Vertical type semiconductor device and manufacturing method of the device
EP2084750A4 (en) 2006-11-20 2010-12-22 Panasonic Corp SEMICONDUCTOR DEVICE AND ITS TRAINING METHOD
JP2008153748A (ja) * 2006-12-14 2008-07-03 Matsushita Electric Ind Co Ltd 双方向スイッチ及び双方向スイッチの駆動方法
JP4712683B2 (ja) * 2006-12-21 2011-06-29 パナソニック株式会社 トランジスタおよびその製造方法
US7838904B2 (en) * 2007-01-31 2010-11-23 Panasonic Corporation Nitride based semiconductor device with concave gate region
US7531854B2 (en) * 2007-05-04 2009-05-12 Dsm Solutions, Inc. Semiconductor device having strain-inducing substrate and fabrication methods thereof
US20100321363A1 (en) * 2007-06-22 2010-12-23 Panasonic Corporation Plasma display panel driving device and plasma display
WO2009001888A1 (ja) * 2007-06-27 2008-12-31 Nec Corporation 電界効果トランジスタ、ならびに、該電界効果トランジスタの作製に供される多層エピタキシャル膜
US20090072269A1 (en) * 2007-09-17 2009-03-19 Chang Soo Suh Gallium nitride diodes and integrated components
JP5433214B2 (ja) * 2007-12-07 2014-03-05 パナソニック株式会社 モータ駆動回路
JP5032965B2 (ja) * 2007-12-10 2012-09-26 パナソニック株式会社 窒化物半導体トランジスタ及びその製造方法
JP2009164158A (ja) * 2007-12-28 2009-07-23 Panasonic Corp 半導体装置及びその製造方法
JP2009200395A (ja) 2008-02-25 2009-09-03 Sanken Electric Co Ltd Ｈｆｅｔおよびその製造方法
US8519438B2 (en) 2008-04-23 2013-08-27 Transphorm Inc. Enhancement mode III-N HEMTs
JP5597921B2 (ja) 2008-12-22 2014-10-01 サンケン電気株式会社 半導体装置
JP5469098B2 (ja) 2009-01-22 2014-04-09 パナソニック株式会社 電界効果トランジスタ及びその製造方法
JP5457046B2 (ja) * 2009-02-13 2014-04-02 パナソニック株式会社 半導体装置
US8742459B2 (en) * 2009-05-14 2014-06-03 Transphorm Inc. High voltage III-nitride semiconductor devices
US8390000B2 (en) * 2009-08-28 2013-03-05 Transphorm Inc. Semiconductor devices with field plates
JP5530682B2 (ja) * 2009-09-03 2014-06-25 パナソニック株式会社 窒化物半導体装置
US8389977B2 (en) * 2009-12-10 2013-03-05 Transphorm Inc. Reverse side engineered III-nitride devices
JP5716737B2 (ja) 2010-03-01 2015-05-13 富士通株式会社 化合物半導体装置及びその製造方法
JP2011233751A (ja) * 2010-04-28 2011-11-17 Panasonic Corp 窒化物半導体トランジスタ
JP5672868B2 (ja) 2010-08-31 2015-02-18 富士通株式会社 化合物半導体装置及びその製造方法
JP5810518B2 (ja) 2010-12-03 2015-11-11 富士通株式会社 化合物半導体装置及びその製造方法
US8742460B2 (en) 2010-12-15 2014-06-03 Transphorm Inc. Transistors with isolation regions
US8643062B2 (en) 2011-02-02 2014-02-04 Transphorm Inc. III-N device structures and methods
JP5775321B2 (ja) 2011-02-17 2015-09-09 トランスフォーム・ジャパン株式会社 半導体装置及びその製造方法、電源装置
JP5913816B2 (ja) 2011-02-21 2016-04-27 富士通株式会社 半導体装置の製造方法
US8772842B2 (en) 2011-03-04 2014-07-08 Transphorm, Inc. Semiconductor diodes with low reverse bias currents
JP5923712B2 (ja) 2011-06-13 2016-05-25 パナソニックＩｐマネジメント株式会社 半導体装置及びその製造方法
WO2013011617A1 (ja) * 2011-07-15 2013-01-24 パナソニック株式会社 半導体装置及びその製造方法
JP5896667B2 (ja) * 2011-09-26 2016-03-30 トランスフォーム・ジャパン株式会社 化合物半導体装置及びその製造方法
JP2013074068A (ja) * 2011-09-27 2013-04-22 Fujitsu Ltd 半導体装置及び半導体装置の製造方法
JP6231730B2 (ja) 2011-09-28 2017-11-15 富士通株式会社 化合物半導体装置及びその製造方法
JP5890991B2 (ja) * 2011-09-28 2016-03-22 トランスフォーム・ジャパン株式会社 化合物半導体装置及びその製造方法
US8598937B2 (en) 2011-10-07 2013-12-03 Transphorm Inc. High power semiconductor electronic components with increased reliability
JP5950643B2 (ja) 2012-03-19 2016-07-13 トランスフォーム・ジャパン株式会社 化合物半導体装置及びその製造方法
JP2013207107A (ja) * 2012-03-28 2013-10-07 Fujitsu Ltd 化合物半導体装置及びその製造方法
US9093366B2 (en) 2012-04-09 2015-07-28 Transphorm Inc. N-polar III-nitride transistors
CN108807526B (zh) * 2012-04-20 2021-12-21 苏州晶湛半导体有限公司 增强型开关器件及其制造方法
US9184275B2 (en) 2012-06-27 2015-11-10 Transphorm Inc. Semiconductor devices with integrated hole collectors
JP2014060358A (ja) * 2012-09-19 2014-04-03 Toshiba Corp 半導体装置
JP6087552B2 (ja) 2012-09-21 2017-03-01 トランスフォーム・ジャパン株式会社 化合物半導体装置及びその製造方法
JP2014072377A (ja) 2012-09-28 2014-04-21 Fujitsu Ltd 化合物半導体装置及びその製造方法
JP6017248B2 (ja) 2012-09-28 2016-10-26 トランスフォーム・ジャパン株式会社 半導体装置の製造方法及び半導体装置
JP2014072426A (ja) 2012-09-28 2014-04-21 Fujitsu Ltd 半導体装置及び半導体装置の製造方法
JP5949527B2 (ja) 2012-12-21 2016-07-06 富士通株式会社 半導体装置及びその製造方法、電源装置、高周波増幅器
JP6522521B2 (ja) 2013-02-15 2019-05-29 トランスフォーム インコーポレーテッド 半導体デバイスの電極及びその製造方法
US9087718B2 (en) 2013-03-13 2015-07-21 Transphorm Inc. Enhancement-mode III-nitride devices
US8896369B2 (en) * 2013-03-14 2014-11-25 Panasonic Coporation Switching device
US9245992B2 (en) 2013-03-15 2016-01-26 Transphorm Inc. Carbon doping semiconductor devices
US9443938B2 (en) 2013-07-19 2016-09-13 Transphorm Inc. III-nitride transistor including a p-type depleting layer
TWI511294B (zh) * 2013-07-25 2015-12-01 Vanguard Int Semiconduct Corp 半導體裝置及其製造方法
US20150041820A1 (en) * 2013-08-12 2015-02-12 Philippe Renaud Complementary gallium nitride integrated circuits and methods of their fabrication
US10263104B2 (en) * 2014-04-25 2019-04-16 Hrl Laboratories, Llc FET transistor on a III-V material structure with substrate transfer
US9425301B2 (en) * 2014-04-30 2016-08-23 Taiwan Semiconductor Manufacturing Co., Ltd. Sidewall passivation for HEMT devices
US9318593B2 (en) 2014-07-21 2016-04-19 Transphorm Inc. Forming enhancement mode III-nitride devices
US9722581B2 (en) 2014-07-24 2017-08-01 Eaton Corporation Methods and systems for operating hybrid power devices using driver circuits that perform indirect instantaneous load current sensing
US9397657B1 (en) 2014-07-24 2016-07-19 Eaton Corporation Methods and systems for operating hybrid power devices using multiple current-dependent switching patterns
US10090406B2 (en) * 2014-09-18 2018-10-02 Infineon Technologies Austria Ag Non-planar normally off compound semiconductor device
JP6223938B2 (ja) 2014-09-19 2017-11-01 株式会社東芝 ゲート制御装置、半導体装置、及び半導体装置の制御方法
US9748224B2 (en) 2014-10-28 2017-08-29 Semiconductor Components Industries, Llc Heterojunction semiconductor device having integrated clamping device
JP6631950B2 (ja) 2014-12-11 2020-01-15 パナソニックＩｐマネジメント株式会社 窒化物半導体装置および窒化物半導体装置の製造方法
US9536967B2 (en) 2014-12-16 2017-01-03 Transphorm Inc. Recessed ohmic contacts in a III-N device
US9536966B2 (en) 2014-12-16 2017-01-03 Transphorm Inc. Gate structures for III-N devices
CN105810707B (zh) * 2014-12-31 2018-07-24 黄智方 高电子迁移率发光晶体管的结构
US9502602B2 (en) * 2014-12-31 2016-11-22 National Tsing Hua University Structure of high electron mobility light emitting transistor
US11322599B2 (en) 2016-01-15 2022-05-03 Transphorm Technology, Inc. Enhancement mode III-nitride devices having an Al1-xSixO gate insulator
US10224401B2 (en) 2016-05-31 2019-03-05 Transphorm Inc. III-nitride devices including a graded depleting layer
US10096702B2 (en) 2016-06-01 2018-10-09 Efficient Power Conversion Corporation Multi-step surface passivation structures and methods for fabricating same
JP6593294B2 (ja) * 2016-09-28 2019-10-23 トヨタ自動車株式会社 半導体装置
US11114543B2 (en) * 2017-01-24 2021-09-07 Taiwan Semiconductor Manufacturing Co., Ltd. Group III-V device structure
EP3442026B1 (en) * 2017-08-11 2023-03-08 IMEC vzw Gate for an enhancement-mode transistor
US11521964B2 (en) * 2018-06-29 2022-12-06 Intel Corporation Schottky diode structures and integration with III-V transistors
US11121245B2 (en) 2019-02-22 2021-09-14 Efficient Power Conversion Corporation Field plate structures with patterned surface passivation layers and methods for manufacturing thereof
CN112928161B (zh) * 2019-12-06 2024-01-02 联华电子股份有限公司 高电子迁移率晶体管及其制作方法
CN111490100B (zh) * 2020-04-16 2024-04-05 英诺赛科（珠海）科技有限公司 半导体装置及其制造方法
CN111430459B (zh) * 2020-04-28 2023-10-13 上海航天测控通信研究所 AlGaAs/GaAs高电子迁移率晶体管及制备方法
US20220130988A1 (en) * 2020-10-27 2022-04-28 Texas Instruments Incorporated Electronic device with enhancement mode gallium nitride transistor, and method of making same

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61140181A (ja) * 1984-12-12 1986-06-27 Nec Corp 半導体装置
JPS61230381A (ja) * 1985-04-05 1986-10-14 Nec Corp 半導体装置
JPS62211963A (ja) * 1986-03-13 1987-09-17 Fujitsu Ltd ヘテロ接合半導体装置
JPH01183162A (ja) * 1988-01-18 1989-07-20 Toshiba Corp 半導体装置
JPH11261053A (ja) * 1998-03-09 1999-09-24 Furukawa Electric Co Ltd:The 高移動度トランジスタ
JP2000100828A (ja) * 1998-09-18 2000-04-07 Sony Corp 半導体装置及びその製造方法
JP2003133332A (ja) * 2001-10-24 2003-05-09 Shin Etsu Handotai Co Ltd 化合物半導体素子
JP2005086102A (ja) * 2003-09-10 2005-03-31 Univ Nagoya 電界効果トランジスタ、及び電界効果トランジスタの作製方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0200933B1 (en) 1985-04-05 1992-11-04 Nec Corporation Heterojunction transistor having bipolar characteristics
US5929467A (en) * 1996-12-04 1999-07-27 Sony Corporation Field effect transistor with nitride compound
JP2004221363A (ja) * 2003-01-16 2004-08-05 Hitachi Cable Ltd 高速電子移動度トランジスタ用エピタキシャルウェハ
JP2004273486A (ja) 2003-03-05 2004-09-30 Mitsubishi Electric Corp 半導体装置およびその製造方法
US7078743B2 (en) * 2003-05-15 2006-07-18 Matsushita Electric Industrial Co., Ltd. Field effect transistor semiconductor device
US20050133816A1 (en) * 2003-12-19 2005-06-23 Zhaoyang Fan III-nitride quantum-well field effect transistors
US7382001B2 (en) 2004-01-23 2008-06-03 International Rectifier Corporation Enhancement mode III-nitride FET
JP4041075B2 (ja) 2004-02-27 2008-01-30 株式会社東芝 半導体装置

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61140181A (ja) * 1984-12-12 1986-06-27 Nec Corp 半導体装置
JPS61230381A (ja) * 1985-04-05 1986-10-14 Nec Corp 半導体装置
JPS62211963A (ja) * 1986-03-13 1987-09-17 Fujitsu Ltd ヘテロ接合半導体装置
JPH01183162A (ja) * 1988-01-18 1989-07-20 Toshiba Corp 半導体装置
JPH11261053A (ja) * 1998-03-09 1999-09-24 Furukawa Electric Co Ltd:The 高移動度トランジスタ
JP2000100828A (ja) * 1998-09-18 2000-04-07 Sony Corp 半導体装置及びその製造方法
JP2003133332A (ja) * 2001-10-24 2003-05-09 Shin Etsu Handotai Co Ltd 化合物半導体素子
JP2005086102A (ja) * 2003-09-10 2005-03-31 Univ Nagoya 電界効果トランジスタ、及び電界効果トランジスタの作製方法

Also Published As

Publication number Publication date
JP2007019309A (ja) 2007-01-25
EP1909316A4 (en) 2009-06-03
US8076698B2 (en) 2011-12-13
US20090121775A1 (en) 2009-05-14
WO2007007548A1 (ja) 2007-01-18
CN101185158A (zh) 2008-05-21
EP1909316A1 (en) 2008-04-09

Similar Documents

Publication Publication Date Title
JP4712459B2 (ja) トランジスタ及びその動作方法
JP5147197B2 (ja) トランジスタ
JP4705412B2 (ja) 電界効果トランジスタ及びその製造方法
JP4755961B2 (ja) 窒化物半導体装置及びその製造方法
US8148752B2 (en) Field effect transistor
JP4705481B2 (ja) 窒化物半導体装置
US8390029B2 (en) Semiconductor device for reducing and/or preventing current collapse
US20150221727A1 (en) Inverted P-Channel III-Nitride Field Effect Transistor with Hole Carriers in the Channel
US9589951B2 (en) High-electron-mobility transistor with protective diode
US20120119261A1 (en) Semiconductor device
WO2009110254A1 (ja) 電界効果トランジスタ及びその製造方法
JP2007220895A (ja) 窒化物半導体装置およびその製造方法
KR20070003906A (ko) 전하-전달에 의해 유도된 에너지 장벽을 갖는 질화물헤테로접합 트랜지스터 및 그 제조 방법
WO2011010418A1 (ja) 窒化物半導体装置及びその製造方法
WO2020158394A1 (ja) 窒化物半導体装置
JP4815020B2 (ja) 窒化物半導体装置
US20120274402A1 (en) High electron mobility transistor
JP2011142358A (ja) 窒化物半導体装置
JP2011066464A (ja) 電界効果トランジスタ
JP2013239735A (ja) 電界効果トランジスタ
JP5721782B2 (ja) 半導体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20080515

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20101116

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20101228

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20110222

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20110323

R150 Certificate of patent or registration of utility model

Ref document number: 4712459

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150