JPS61140181A - 半導体装置 - Google Patents
半導体装置Info
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- JPS61140181A JPS61140181A JP59262043A JP26204384A JPS61140181A JP S61140181 A JPS61140181 A JP S61140181A JP 59262043 A JP59262043 A JP 59262043A JP 26204384 A JP26204384 A JP 26204384A JP S61140181 A JPS61140181 A JP S61140181A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は超高周波および高速動作の半導体装置に関する
。
。
（従来技術とその問題点）
近年５ｉ−ＩＣを上まわる高速ＩＣとして、ＧａＡＳ
’／ ｗ ｙトキグー）ＦＡＴや、ＡＪＧａＡｓ ／Ｇ
ａ Ａ Ｓ選択ドーグＦＥＴ等化合物半導体を用いた
ＦＩＴを用いたＩＣの研究開発が盛んに行われている。
’／ ｗ ｙトキグー）ＦＡＴや、ＡＪＧａＡｓ ／Ｇ
ａ Ａ Ｓ選択ドーグＦＥＴ等化合物半導体を用いた
ＦＩＴを用いたＩＣの研究開発が盛んに行われている。
しかしながら、このよりなＦＩＴは電流駆動能力がそれ
ほど大きくないためＫｌ、ＳＩ レベルでは期待された
ほど高速化がはかれていないのが問題である。そこでＦ
ＥＴにない電流駆動能力を有するものとして、バイポー
ラトランジスタ特（エミッタにベースよりバンドギャッ
プの大きい半導体を用いたいわゆるヘテロバイポーラト
ランジスタ（ＨＢＴ）を用いた高速ＩＣの実現の試みが
始められている。ここで例えば１９８１年国際電子デバ
イス会議（Ｉｎｔ’Ｊ Ｅｌｅｃｔｒｏｎ ｌ）ｅｖｉ
ｃｅｓＭｅｅｔｉｎｇ）ダイジェスト、６２９頁から６
３２頁にあるようにペースにＧａＡｓｔ−１エミッタに
ＡＪＧａＡｓを用いたものが良く研究されている。しか
しながら、）ＩＢＴでは構造およびプロセスが非常に複
雑で、高集積化には多くの問題点を残している。−！た
特にコレクター−ベース間容量が大きく、高速性も限定
されている。
ほど大きくないためＫｌ、ＳＩ レベルでは期待された
ほど高速化がはかれていないのが問題である。そこでＦ
ＥＴにない電流駆動能力を有するものとして、バイポー
ラトランジスタ特（エミッタにベースよりバンドギャッ
プの大きい半導体を用いたいわゆるヘテロバイポーラト
ランジスタ（ＨＢＴ）を用いた高速ＩＣの実現の試みが
始められている。ここで例えば１９８１年国際電子デバ
イス会議（Ｉｎｔ’Ｊ Ｅｌｅｃｔｒｏｎ ｌ）ｅｖｉ
ｃｅｓＭｅｅｔｉｎｇ）ダイジェスト、６２９頁から６
３２頁にあるようにペースにＧａＡｓｔ−１エミッタに
ＡＪＧａＡｓを用いたものが良く研究されている。しか
しながら、）ＩＢＴでは構造およびプロセスが非常に複
雑で、高集積化には多くの問題点を残している。−！た
特にコレクター−ベース間容量が大きく、高速性も限定
されている。
（発明の目的）
本発明の目的は、電流駆動能力が犬きく、かつ高速で、
超高周波素子および高集積高速ＩＣＫ適した新規な半導
体装置を提供することにある。
超高周波素子および高集積高速ＩＣＫ適した新規な半導
体装置を提供することにある。
（発明の構成）
本発明によれば、低不純物密度の第１の半導体層上に、
それより電子親和力の小さい高純度あるいはｎ型の第２
の半導体層が設けられ、第２の半導体層との界面の第１
の半導体層中に形成された電子に対してオーム性の１対
の電荷の間の導電度を、第２の半導体層側から正孔を注
入することＫよって変調することを特徴とする半導体装
置が得られる。
それより電子親和力の小さい高純度あるいはｎ型の第２
の半導体層が設けられ、第２の半導体層との界面の第１
の半導体層中に形成された電子に対してオーム性の１対
の電荷の間の導電度を、第２の半導体層側から正孔を注
入することＫよって変調することを特徴とする半導体装
置が得られる。
本構成により以下説明するごとく、第１および第２の半
導体のへテロ界面の電子を利用し、高速で、かつ電流駆
動能力の大きく、構造および調造プロセスの簡単な、高
集積、高速ＩＣの実現が可能となる。
導体のへテロ界面の電子を利用し、高速で、かつ電流駆
動能力の大きく、構造および調造プロセスの簡単な、高
集積、高速ＩＣの実現が可能となる。
（構成の詳細な説明）
第」図は本発明による半導体装置の基本構造を示すもの
である。ここで１１は高抵抗基板、例えば半絶縁性Ｇ
ａ Ａ ｓ基板、１２は低不純物密度の第１の半導体層
、例えばア／ドープＧａＡｓ、ｌ、 １３は第１の半導
体よシミ子親和力の小さい第２の半導体層、例えばアン
ドープＡＪＧａＡｓ層、１４は〆の第２の半導体層、例
えばＰ”−ＡＡｔＧａＡｓ層、１５．１６は電子チャネ
ルにオーム性の１対の電極、例えばｎ”−ＧａＡｓ領域
１５ａ＃１６ａと、Ａ １ｌ−Ｇｅオーム性電極１５ｂ
、１６ｂでなる電極％１７はゲート電極、例えばＡｕ−
Ｚｎ電極である。さて制御電極における熱平衡状態にお
けるバンドダイヤグラムは第２図のようである。ζこで
ｇｏ、Ｅｐ、Ｅ７はそれぞれ伝導帯下端、７エルミレベ
ル、価電子帯上端のエネルギーレベルを表わす。次に電
極１５をアースにして、制御電極１７に正の充分大きい
電圧を印加し正孔（○印）を朱印１８のように注入した
場合が第３図である。この時電荷中性となるように電子
が誘起されるが、この電子はエネルギー的に低いヘテロ
界面の第１の牛導体側に蓄積される（１９で示す）。こ
の量は正孔電流を大きくする程増加し、ついにはプラズ
マ状態とな９導電性が極めて増大される。ここで電極１
６に正の電圧を印加したときの正孔および電子の流れを
示したのが第４図である。すなわち、制御電極１７から
電極１５にかけて正孔が活入され、第１の半導体に電子
が大量に誘起され、ヘテロ界面のチャネルの導電度が高
まる。
である。ここで１１は高抵抗基板、例えば半絶縁性Ｇ
ａ Ａ ｓ基板、１２は低不純物密度の第１の半導体層
、例えばア／ドープＧａＡｓ、ｌ、 １３は第１の半導
体よシミ子親和力の小さい第２の半導体層、例えばアン
ドープＡＪＧａＡｓ層、１４は〆の第２の半導体層、例
えばＰ”−ＡＡｔＧａＡｓ層、１５．１６は電子チャネ
ルにオーム性の１対の電極、例えばｎ”−ＧａＡｓ領域
１５ａ＃１６ａと、Ａ １ｌ−Ｇｅオーム性電極１５ｂ
、１６ｂでなる電極％１７はゲート電極、例えばＡｕ−
Ｚｎ電極である。さて制御電極における熱平衡状態にお
けるバンドダイヤグラムは第２図のようである。ζこで
ｇｏ、Ｅｐ、Ｅ７はそれぞれ伝導帯下端、７エルミレベ
ル、価電子帯上端のエネルギーレベルを表わす。次に電
極１５をアースにして、制御電極１７に正の充分大きい
電圧を印加し正孔（○印）を朱印１８のように注入した
場合が第３図である。この時電荷中性となるように電子
が誘起されるが、この電子はエネルギー的に低いヘテロ
界面の第１の牛導体側に蓄積される（１９で示す）。こ
の量は正孔電流を大きくする程増加し、ついにはプラズ
マ状態とな９導電性が極めて増大される。ここで電極１
６に正の電圧を印加したときの正孔および電子の流れを
示したのが第４図である。すなわち、制御電極１７から
電極１５にかけて正孔が活入され、第１の半導体に電子
が大量に誘起され、ヘテロ界面のチャネルの導電度が高
まる。
このチャネル電子（・印）は電極１５．１６間の電界で
加速され、大電流が流れ得る。すなわちチャネルは電子
親和力の異なるヘテロ界面をチャネルとする電界効果ト
ランジスタ（ＦＥＴ）と同様な振舞いをする。すなわち
％電流の変調モードは正孔注入による導電麓変調であシ
、チャネルはＦＥＴ的である。ＦＥＴ的に言えば、本装
置は電極１５と１７とが離れ、かつ熱平衡状態でキャリ
アがなくとも、極めて低いソース抵抗を有し、かつＦＥ
Ｔと同様に極めて小さい、制御電極１７−を極１６間の
フィードバック容量すなわちＦＥＴ的にはゲート−ドレ
インフィードバック容量を有し、かつ大電流駆動能力を
有する。すなわち、本装置忙よってＦＥＴと同様な構造
の簡単さ、高速性、寄生抵抗および容量の小ささを有し
、バイポーラトランジスタ並の大電流駆動を実現するも
のである。なお注入される低速の正孔と、飽和速度で走
行する高速電子の、主として速度差による電流差で電流
が増幅される。またチャネルかへテロ界面での２次元的
電子チャネルであるため低温において性能が大きく向上
する。ここで正孔を半絶縁性基板中に注入して動作する
横型のＧａＡｓ ｎｉｎバイポーラ トランジスタが昭
和５９年度秋季応用物理学会講演番号１５ａ−Ｈ−９に
発表されているが、本発明による半導体装置では、ヘテ
ロ接合を用いたことによる高速性、低寄生容量性および
チャネルの限定による素子分離の容易さ等、特性的にけ
るかに優れており、さらに本発明ｌｌｆ：よる半導体装
置はチャネルがＦＥＴ的であることから、前記報告例と
は明確に区別される。
加速され、大電流が流れ得る。すなわちチャネルは電子
親和力の異なるヘテロ界面をチャネルとする電界効果ト
ランジスタ（ＦＥＴ）と同様な振舞いをする。すなわち
％電流の変調モードは正孔注入による導電麓変調であシ
、チャネルはＦＥＴ的である。ＦＥＴ的に言えば、本装
置は電極１５と１７とが離れ、かつ熱平衡状態でキャリ
アがなくとも、極めて低いソース抵抗を有し、かつＦＥ
Ｔと同様に極めて小さい、制御電極１７−を極１６間の
フィードバック容量すなわちＦＥＴ的にはゲート−ドレ
インフィードバック容量を有し、かつ大電流駆動能力を
有する。すなわち、本装置忙よってＦＥＴと同様な構造
の簡単さ、高速性、寄生抵抗および容量の小ささを有し
、バイポーラトランジスタ並の大電流駆動を実現するも
のである。なお注入される低速の正孔と、飽和速度で走
行する高速電子の、主として速度差による電流差で電流
が増幅される。またチャネルかへテロ界面での２次元的
電子チャネルであるため低温において性能が大きく向上
する。ここで正孔を半絶縁性基板中に注入して動作する
横型のＧａＡｓ ｎｉｎバイポーラ トランジスタが昭
和５９年度秋季応用物理学会講演番号１５ａ−Ｈ−９に
発表されているが、本発明による半導体装置では、ヘテ
ロ接合を用いたことによる高速性、低寄生容量性および
チャネルの限定による素子分離の容易さ等、特性的にけ
るかに優れており、さらに本発明ｌｌｆ：よる半導体装
置はチャネルがＦＥＴ的であることから、前記報告例と
は明確に区別される。
なおＡＪＧａＡｓ層１３はｎ型ドープされていてもよい
が、この場合は層１３は十分薄く、熱平衡状態で。
が、この場合は層１３は十分薄く、熱平衡状態で。
層１３中はもちろんチャネルに、注入正孔に対して無視
しうる程度キャリア数が少いことが必要であり、また層
１２の熱平衡状態のキャリア数も注入正孔に対して十分
少なりことが必要である。
しうる程度キャリア数が少いことが必要であり、また層
１２の熱平衡状態のキャリア数も注入正孔に対して十分
少なりことが必要である。
（実施例）
本発明による半導体装置の実施例の構造は第５図のよう
である。ここでは、第１図における第２の半導体層（Ａ
ＪＧａＡＳ） １３の単一層に代えて、第１の半導体層
（ＧａＡｓ）１２の界面から順次ｎ型Ａ７６．ｚ Ｇａ
６，７ＡＳ層２１、ＡＪＡｓ組成ＸがＡＪ ｏ、ｓ
Ｇａ ０．ＡｓからＧａＡｓ ヘ遷移するｎ型ＡＩ Ｘ
Ｇ ａ 、−Ｘ Ａ ８層２２、ｎ型ＧａＡｓ層ｎを
用いている。したがってＰ′″層１４にはＰ”−ＧａＡ
ｓ層を用いている。電極１５および１６はＡｕ−Ｇｅ−
Ｎｉ を蒸着し、これら、ＧａＡｓ層、ＡＩ！ＧａＡ
ｓ層と合金化させて形成されたものである。また制御電
極１７はＡｌである。ここで表面側でＧ ａ Ａ Ｓを
用いたのはオーム性電極１５および１６を形成しやすぐ
するためおよび表面パッシベーションを容易にするため
であジ、また層２１ないし２３Ｋｎ型を用いたのはやけ
ｐオーム性電極を形成しやすくするためである。ただし
層２１ないし２３は充分薄く、電子チャネルは形成され
ていない。
である。ここでは、第１図における第２の半導体層（Ａ
ＪＧａＡＳ） １３の単一層に代えて、第１の半導体層
（ＧａＡｓ）１２の界面から順次ｎ型Ａ７６．ｚ Ｇａ
６，７ＡＳ層２１、ＡＪＡｓ組成ＸがＡＪ ｏ、ｓ
Ｇａ ０．ＡｓからＧａＡｓ ヘ遷移するｎ型ＡＩ Ｘ
Ｇ ａ 、−Ｘ Ａ ８層２２、ｎ型ＧａＡｓ層ｎを
用いている。したがってＰ′″層１４にはＰ”−ＧａＡ
ｓ層を用いている。電極１５および１６はＡｕ−Ｇｅ−
Ｎｉ を蒸着し、これら、ＧａＡｓ層、ＡＩ！ＧａＡ
ｓ層と合金化させて形成されたものである。また制御電
極１７はＡｌである。ここで表面側でＧ ａ Ａ Ｓを
用いたのはオーム性電極１５および１６を形成しやすぐ
するためおよび表面パッシベーションを容易にするため
であジ、また層２１ないし２３Ｋｎ型を用いたのはやけ
ｐオーム性電極を形成しやすくするためである。ただし
層２１ないし２３は充分薄く、電子チャネルは形成され
ていない。
また制御電極１７およびオーム性電極１５，１６間には
Ｐ”−ＧａＡｓ層を残している。この層は表面電極によ
り空乏化しており、リーク電流は流れず、また表面保護
の役割もしている。
Ｐ”−ＧａＡｓ層を残している。この層は表面電極によ
り空乏化しており、リーク電流は流れず、また表面保護
の役割もしている。
各半導体層の厚さ等は次のようである。臣のアンドープ
Ｇ ａ Ａ ３層はキャリア密度１ｘ １０１４α−３
、厚さ１μｍのＰ−−ＧａＡｓ層、２１ Ｏｎ ＷＡｌ
（Ｌ３ ＧａＯ，？Ａｓ層は厚さ１００Ａ、 ２２の
ｎ ｆＪＡＡ’ Ｘ Ｇａ １−ｚ Ａ４３層は厚さ１
５０Ａ、２３のｎ型ＧａＡｓｏ厚さ５ｏＸで２１ないし
おの層はＳＬが２ Ｘ １ｏｉｌα−１ドーピングされ
ている。またＰ“−ＧａＡ ３層１４はＢｅが３×１０
１ｍ ドープされ、厚さは電極１７下で１．００人
、１７と１５．１６間で５ＯＡである。第６図は、制御
電極（１７）長０．５μｍ、電極幅２００μｍの場合の
電極１７ど電極１５間の順方向の電流−電圧特性である
。電流を大きくすると抵抗はどんどん小さくなる、すな
わち導電度が急速（大きくなることが表われている。第
７図および第８図は本実施例の装置の電流電圧特性を示
し、第７図がＦＥＴモード、第８図がバイポーラモード
である。ＦＥＴモードでは、 相互コンダクタンスが１
５００ｍｓ／ｍｍ 以上と極めて大きく、かつ飽和電
圧が小さい、ソース抵抗の小さい良好な特性が得られた
。相互コンダクタンスは最大３０００ｍｓ／ｍｍが得ら
れた。 またバイポーラモードでは、低コレクタ電流で
電流増幅率２０、高コレクタ電流で電流増幅率８であっ
た。
Ｇ ａ Ａ ３層はキャリア密度１ｘ １０１４α−３
、厚さ１μｍのＰ−−ＧａＡｓ層、２１ Ｏｎ ＷＡｌ
（Ｌ３ ＧａＯ，？Ａｓ層は厚さ１００Ａ、 ２２の
ｎ ｆＪＡＡ’ Ｘ Ｇａ １−ｚ Ａ４３層は厚さ１
５０Ａ、２３のｎ型ＧａＡｓｏ厚さ５ｏＸで２１ないし
おの層はＳＬが２ Ｘ １ｏｉｌα−１ドーピングされ
ている。またＰ“−ＧａＡ ３層１４はＢｅが３×１０
１ｍ ドープされ、厚さは電極１７下で１．００人
、１７と１５．１６間で５ＯＡである。第６図は、制御
電極（１７）長０．５μｍ、電極幅２００μｍの場合の
電極１７ど電極１５間の順方向の電流−電圧特性である
。電流を大きくすると抵抗はどんどん小さくなる、すな
わち導電度が急速（大きくなることが表われている。第
７図および第８図は本実施例の装置の電流電圧特性を示
し、第７図がＦＥＴモード、第８図がバイポーラモード
である。ＦＥＴモードでは、 相互コンダクタンスが１
５００ｍｓ／ｍｍ 以上と極めて大きく、かつ飽和電
圧が小さい、ソース抵抗の小さい良好な特性が得られた
。相互コンダクタンスは最大３０００ｍｓ／ｍｍが得ら
れた。 またバイポーラモードでは、低コレクタ電流で
電流増幅率２０、高コレクタ電流で電流増幅率８であっ
た。
なお本実施例は例えば次の様に製作される。各半導体層
をＭＢＥ法で半絶縁性（８Ｉ）ＧａＡｓ基板上に成長す
る。Ｐ ”−Ｇ ａ Ａ ｓ層１４上にＡノ膜を蒸着す
る。電極１５および１６部分を開口するレジストパター
ンをＡＪ腹膜上形成し、これをマスクとしてＡＪ膜をエ
ツチングし、さらにサイドエツチングして、制御電極１
７を形成する。前記マスクを再び利用して、オーム性電
極用金属のＡＬＥ−Ｇｅ−Ｎｉを蒸着する。ンフトオフ
法によって前記レジストマスクを除去し、１５および１
６部にＡｕ−Ｇｅ −Ｎ ｉ 膜を残置する。熱処理
を行ってＡｕ −Ｑｅ−Ｎｉ膜を各半導体層と合金化さ
せ、オーム性電極１５．１６を形成する。最後に電極１
７と１５．１６間のＰ” −ＧａＡＳ層１４全１４ク電
流がなくなるまでエツチングする。
をＭＢＥ法で半絶縁性（８Ｉ）ＧａＡｓ基板上に成長す
る。Ｐ ”−Ｇ ａ Ａ ｓ層１４上にＡノ膜を蒸着す
る。電極１５および１６部分を開口するレジストパター
ンをＡＪ腹膜上形成し、これをマスクとしてＡＪ膜をエ
ツチングし、さらにサイドエツチングして、制御電極１
７を形成する。前記マスクを再び利用して、オーム性電
極用金属のＡＬＥ−Ｇｅ−Ｎｉを蒸着する。ンフトオフ
法によって前記レジストマスクを除去し、１５および１
６部にＡｕ−Ｇｅ −Ｎ ｉ 膜を残置する。熱処理
を行ってＡｕ −Ｑｅ−Ｎｉ膜を各半導体層と合金化さ
せ、オーム性電極１５．１６を形成する。最後に電極１
７と１５．１６間のＰ” −ＧａＡＳ層１４全１４ク電
流がなくなるまでエツチングする。
なおこの製造工程では、電極１５．１６がｔ極１７に対
して自己整合で形成できるため、容易に高性能な装置が
製作される。
して自己整合で形成できるため、容易に高性能な装置が
製作される。
（発明の効果）
以上本発明によれば、高性能でかつ高集積、量産性に優
れた半導体装置が形成され、個別マイクロ波素子、およ
び高速ＩＣの性能を飛躍的に向上できる。
れた半導体装置が形成され、個別マイクロ波素子、およ
び高速ＩＣの性能を飛躍的に向上できる。
第１図ないし第４図は本発明の半導体装置の基本構造お
よび原理を説明する図、第５図は本発明の実施例の構造
を示し、第６図ないし第８図は実施例の特性を示す。こ
こで、 １１： 半絶縁性ＧａＡｓ基板、１２： アンドー
プＧａＡｓ層、１３：ＡＩＧａＡＳ層、１４：Ｐ”一層
、１５：オーム性電極、 １６：オーム性電極、 １５
ａ：ｎゝ−領域、 １５ｂ＝金属電極、 １６ ａ ：
ｎ ＋領域、 １６ｂ二金属電極、 １７二制御電極
、 ２１：ｎ−ＡＪＧａＡｓ層、 ２２：ローＡｌＸ
Ｇａ、−ｘＡｓ（組成遷移）層、 ２３：ｎ ＧａＡ
ｓ層である。
よび原理を説明する図、第５図は本発明の実施例の構造
を示し、第６図ないし第８図は実施例の特性を示す。こ
こで、 １１： 半絶縁性ＧａＡｓ基板、１２： アンドー
プＧａＡｓ層、１３：ＡＩＧａＡＳ層、１４：Ｐ”一層
、１５：オーム性電極、 １６：オーム性電極、 １５
ａ：ｎゝ−領域、 １５ｂ＝金属電極、 １６ ａ ：
ｎ ＋領域、 １６ｂ二金属電極、 １７二制御電極
、 ２１：ｎ−ＡＪＧａＡｓ層、 ２２：ローＡｌＸ
Ｇａ、−ｘＡｓ（組成遷移）層、 ２３：ｎ ＧａＡ
ｓ層である。
Claims (1)
- 低不純物密度の第１の半導体層上に、それより電子親和
力の小さい高純度あるいはｎ型の第２の半導体層が設け
られ、第２の半導体層との界面の第１の半導体層中に形
成された、電子に対してオーム性の１対の電極の間の導
電度を、第２の半導体層側から正孔を注入することによ
って変調することを特徴とする半導体装置。
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