JPH01187837A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH01187837A JPH01187837A JP63010761A JP1076188A JPH01187837A JP H01187837 A JPH01187837 A JP H01187837A JP 63010761 A JP63010761 A JP 63010761A JP 1076188 A JP1076188 A JP 1076188A JP H01187837 A JPH01187837 A JP H01187837A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/765—Making of isolation regions between components by field effect
-
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体集積回路、特に化合物半導体集積回路
におけるアイソレーション法に関する。
におけるアイソレーション法に関する。
従来、ＧａＡｓ ＩＣに代表される化合物半導体集積
回路のアイソレーション部において、α線入射によって
生じる一時的な導通を抑える方法については、１９８７
年（昭和６２年）春季第３４回応用物理学関係連合講演
会予稿集第３分冊第８４２頁（２９ｐ−ｘ−１２）にお
いて論じられ型半導体層を間に設けることにより抑えた
ものである。以下に従来技術の説明を述べる。第２図は
そのアイソレーション部を示したものである６半絶縁性
基板５上に、高濃度ｎ型不純物層であるｎ゛層３３″を
設け、その間をｐ型不純物層４を設けている。２はオー
ミック電極である。ｐ型不純物層４が無い場合には、ｎ
°層３と１０層３′の間に存在する電子に対するポテン
シャル障壁の高さは０．６８ｅＶと低いため、α線入射
により容易に破れ、−時的な導通状態が生じる。上記従
来技術は、ｐ型不純物層４を新たに設けることにより、
ポテンシャル障壁を１．２８ｅＶと高くすることにより
、α線入射時の一時的な導通を抑えるというものである
。
回路のアイソレーション部において、α線入射によって
生じる一時的な導通を抑える方法については、１９８７
年（昭和６２年）春季第３４回応用物理学関係連合講演
会予稿集第３分冊第８４２頁（２９ｐ−ｘ−１２）にお
いて論じられ型半導体層を間に設けることにより抑えた
ものである。以下に従来技術の説明を述べる。第２図は
そのアイソレーション部を示したものである６半絶縁性
基板５上に、高濃度ｎ型不純物層であるｎ゛層３３″を
設け、その間をｐ型不純物層４を設けている。２はオー
ミック電極である。ｐ型不純物層４が無い場合には、ｎ
°層３と１０層３′の間に存在する電子に対するポテン
シャル障壁の高さは０．６８ｅＶと低いため、α線入射
により容易に破れ、−時的な導通状態が生じる。上記従
来技術は、ｐ型不純物層４を新たに設けることにより、
ポテンシャル障壁を１．２８ｅＶと高くすることにより
、α線入射時の一時的な導通を抑えるというものである
。
ところで、ρ型不純物層４は、通常全て空乏化する条件
で形成され、ｐ型不純物層４に対する電極は設けない。
で形成され、ｐ型不純物層４に対する電極は設けない。
なぜならば、ｐ型不純物層４が導電性を持つと、ｎ層層
（ないしはｎ層）３．３’にｐｎ接合容量が生じ、集積
回路のスピードが低下するからである。そのため、ｐ型
不純物層４に電圧を印加しポテンシャル障壁を引き上げ
ることはできない、一方、ｐ型不純物層４の導入による
ポテンシャル障壁の増加は高々０．６３ ｅ Ｖまでで
あり、α線入射時の一時的な導通を完全に抑制するには
不十分であった。すなわち、このようなアイソレーショ
ン法を用いたＳ ＲＡ Ｍ （ＳｔａｔｉｃＲａｎｄｏ
ｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ ）では、α線入射時
の一時的なアイソレーション部での導通により電流が流
れ、メモリセルに保持していた記憶情報が破壊される（
α線によるソフトエラー）という点で問題があった。
（ないしはｎ層）３．３’にｐｎ接合容量が生じ、集積
回路のスピードが低下するからである。そのため、ｐ型
不純物層４に電圧を印加しポテンシャル障壁を引き上げ
ることはできない、一方、ｐ型不純物層４の導入による
ポテンシャル障壁の増加は高々０．６３ ｅ Ｖまでで
あり、α線入射時の一時的な導通を完全に抑制するには
不十分であった。すなわち、このようなアイソレーショ
ン法を用いたＳ ＲＡ Ｍ （ＳｔａｔｉｃＲａｎｄｏ
ｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ ）では、α線入射時
の一時的なアイソレーション部での導通により電流が流
れ、メモリセルに保持していた記憶情報が破壊される（
α線によるソフトエラー）という点で問題があった。
本発明の目的は、集積回路におけるアイソレーション部
において、α線耐性の大きいアイソレーション法を提供
することにある。
において、α線耐性の大きいアイソレーション法を提供
することにある。
上記目的は、半導体基板に設けられたオーミック電極を
有するｎ型半導体層間のアイソレーション部、またはオ
ーミック電極を有するｐ型半導体層間のアイソレーショ
ン部に電界を印加することができる電極を新たに設ける
ことにより、達成できる。
有するｎ型半導体層間のアイソレーション部、またはオ
ーミック電極を有するｐ型半導体層間のアイソレーショ
ン部に電界を印加することができる電極を新たに設ける
ことにより、達成できる。
ｎ３層間のアイソレーション部上に電極を設け、電圧を
印加することにより、そのポテンシャル障壁を高く引き
上げることができる。このことにより、α線入射時に起
こっていたポテンシャル障壁の破壊を防ぐことができる
。
印加することにより、そのポテンシャル障壁を高く引き
上げることができる。このことにより、α線入射時に起
こっていたポテンシャル障壁の破壊を防ぐことができる
。
すなわち、ＧａＡｓ基板にα線が入射すると電子・正孔
対を多数生じる。α線が４ Ｍ ｅ Ｖの場合。
対を多数生じる。α線が４ Ｍ ｅ Ｖの場合。
発生する電子及び正孔の電荷量はＬ６０ｆＣである。こ
れらの電荷は拡散あるいはドリフトしながらアイソレー
ション部のポテンシャルを複数に乱し、ポテンシャル障
壁が一時的に破れた状態を引き起こす。しかし、アイソ
レーション部上に電極を設け、電圧を印加することによ
りそのポテンシャル障壁を高くすることができる。例え
ば、ショットキｇｔ＋を設けた場合アイソレーション部
の表面のポテンシャルψ８は ψに＝φｕ−Ｖａｌ）Ｐｌｙ となる。ここで、φＢは全屈・半導体接触の障壁の高さ
、Ｖａｐｐｌｙはショットキ電極に印加する電圧である
。この表面ポテンシャルは１．半導体内部までその影響
を及ぼし、ポテンシャルを引き上げる。そして、 Ｖａ
ｐｐｌｙ を負の方向に大きくシ。
れらの電荷は拡散あるいはドリフトしながらアイソレー
ション部のポテンシャルを複数に乱し、ポテンシャル障
壁が一時的に破れた状態を引き起こす。しかし、アイソ
レーション部上に電極を設け、電圧を印加することによ
りそのポテンシャル障壁を高くすることができる。例え
ば、ショットキｇｔ＋を設けた場合アイソレーション部
の表面のポテンシャルψ８は ψに＝φｕ−Ｖａｌ）Ｐｌｙ となる。ここで、φＢは全屈・半導体接触の障壁の高さ
、Ｖａｐｐｌｙはショットキ電極に印加する電圧である
。この表面ポテンシャルは１．半導体内部までその影響
を及ぼし、ポテンシャルを引き上げる。そして、 Ｖａ
ｐｐｌｙ を負の方向に大きくシ。
ψヨを高くすることによって、アイソレーション部のポ
テンシャル障壁を高くすることができる。
テンシャル障壁を高くすることができる。
よって、アイソレーション部にα線が入射した時の一時
的な導通は抑制され、集積回路におけるソフトエラーを
防止することができる。
的な導通は抑制され、集積回路におけるソフトエラーを
防止することができる。
［実施例１］
以下１本発明の実施例１を第１図と第３図により説明す
る。第１図は集積回路のアイソレーション構造の断面構
造図、第３図はソフトエラーの低減効果を示すグラフで
ある。半絶縁性ＧａＡｓ基板Ｓ上にイオン打込みと、そ
の後の高温熱処理工程により、ｐ型不純物層４、高濃度
ｎ型不純物層であるｎ″層３３′を形成する。ｐ型不純
物層４は、Ｍｇイオンを加速電圧４００ Ｋ ｅ Ｖ、
打込み量１．２ Ｘ １０１２ｃｍ−２で打込み・形成
する。また、ｎ゛層３３′は、Ｓｉイオンを用い、加速
電圧１００ＫｅＶ、打込み量３ Ｘ １０１３ａｍ−”
でイオン打込みを行ない形成する。高温熱処理は通常８
００℃の温度で１５分間行なう。
る。第１図は集積回路のアイソレーション構造の断面構
造図、第３図はソフトエラーの低減効果を示すグラフで
ある。半絶縁性ＧａＡｓ基板Ｓ上にイオン打込みと、そ
の後の高温熱処理工程により、ｐ型不純物層４、高濃度
ｎ型不純物層であるｎ″層３３′を形成する。ｐ型不純
物層４は、Ｍｇイオンを加速電圧４００ Ｋ ｅ Ｖ、
打込み量１．２ Ｘ １０１２ｃｍ−２で打込み・形成
する。また、ｎ゛層３３′は、Ｓｉイオンを用い、加速
電圧１００ＫｅＶ、打込み量３ Ｘ １０１３ａｍ−”
でイオン打込みを行ない形成する。高温熱処理は通常８
００℃の温度で１５分間行なう。
次に、ショットキ電極１をスパッタ法により被着し１反
応性ドライエツチングにより加工する。
応性ドライエツチングにより加工する。
ショットキ電極１の材料としては高融点金属であるＷＳ
ｉを用いる。次にオーミック電極２を通常のりフトオフ
法を用いて形成する。
ｉを用いる。次にオーミック電極２を通常のりフトオフ
法を用いて形成する。
ショッ１〜キ電極１とＰ型不純物層４はショットキ接合
となるため、ショットキ電極１に印加する電圧を低くす
れば、ｎ゛層３３″の間の（電子に対する）ポテンシャ
ル障壁を高くすることができる。
となるため、ショットキ電極１に印加する電圧を低くす
れば、ｎ゛層３３″の間の（電子に対する）ポテンシャ
ル障壁を高くすることができる。
よって本実施例によれば、前述の如くα線入射によるｎ
″層３３′間の一時的な導通を抑えることができる。
″層３３′間の一時的な導通を抑えることができる。
第３図に本実施例のアイソレーション構造をＳＲＡＭに
適用した時のソフトエラー低減効果を示す。縦軸はα線
によるＡＲＡＭのソフトエラー発生頻度、横軸はショッ
１〜キ電極１に印加する電圧を示している。図中実線で
示すように１本実施例では、ショットキ電極電圧を低く
するほど、ソフトエラーの発生頻度を低く抑える効果が
大きく、図中破線で示す従来のＳＲＡＭに比べてα線ソ
フトエラーに対して非常に強いＳＲＡＭが実現できる６ また、本実施例においてはｎ′層３，３′間の表面電流
によるリーク成分も大幅に低減する効果があり、アイソ
レーション耐圧の向上、および、バックゲート効果の緩
和をもたらす。
適用した時のソフトエラー低減効果を示す。縦軸はα線
によるＡＲＡＭのソフトエラー発生頻度、横軸はショッ
１〜キ電極１に印加する電圧を示している。図中実線で
示すように１本実施例では、ショットキ電極電圧を低く
するほど、ソフトエラーの発生頻度を低く抑える効果が
大きく、図中破線で示す従来のＳＲＡＭに比べてα線ソ
フトエラーに対して非常に強いＳＲＡＭが実現できる６ また、本実施例においてはｎ′層３，３′間の表面電流
によるリーク成分も大幅に低減する効果があり、アイソ
レーション耐圧の向上、および、バックゲート効果の緩
和をもたらす。
なお、この実施例において、ｐ型不純物層４の形成条件
は、加速エネルギ１０ＫｅＶ〜４００ＫｅＶの範囲の中
で選択し、打込み量は１０１１０１ｌ”以上の範囲の中
で選択するものであっても。
は、加速エネルギ１０ＫｅＶ〜４００ＫｅＶの範囲の中
で選択し、打込み量は１０１１０１ｌ”以上の範囲の中
で選択するものであっても。
よい。さらにイオン種としてＢｅ、Ｃ，Ｚｎのいずれを
用いてもよい。
用いてもよい。
ｎ″層３３′の形成条件は加速エネルギ５０Ｋ ｅ Ｖ
〜２００ Ｋ ｅ Ｖ、打込み量は１×１０１２〜５
Ｘ １０１３ｃｍ−２の範囲で選択するものであって
もよい。イオン種としては、Ｓｅ、Ｓ、ＳｉＦ４のいず
れを用いてもよい、また、このｎ１層３゜３′は、素子
相互の配置の仕方によってｎ型能動層となる場合もある
。この場合には打込みエネルギと打込み量はそれぞれ２
０ＫａＶ〜２００ＫｅＶ、Ｉ Ｘ Ｉ Ｏｌｌａｍ−２
〜Ｉ Ｘ １０１３ｃｍ−”の範囲で選択できる。
〜２００ Ｋ ｅ Ｖ、打込み量は１×１０１２〜５
Ｘ １０１３ｃｍ−２の範囲で選択するものであって
もよい。イオン種としては、Ｓｅ、Ｓ、ＳｉＦ４のいず
れを用いてもよい、また、このｎ１層３゜３′は、素子
相互の配置の仕方によってｎ型能動層となる場合もある
。この場合には打込みエネルギと打込み量はそれぞれ２
０ＫａＶ〜２００ＫｅＶ、Ｉ Ｘ Ｉ Ｏｌｌａｍ−２
〜Ｉ Ｘ １０１３ｃｍ−”の範囲で選択できる。
°ショク１−キ電極１の材料としてはＷ、ＭｏＳｉ。
Ｔ ｘ Ｗ ＊ Ｗ Ｎ ＊ Ｌ ａ Ｂ ｓも使用で
きる。また９通常のりフトオフ法を用いて、ショットキ
電極１を形成してもよい。この場合、材料としてはＴｉ
。
きる。また９通常のりフトオフ法を用いて、ショットキ
電極１を形成してもよい。この場合、材料としてはＴｉ
。
Ｃｒ、ＡＱ、Ｐｔを用いてもよい。
［実施例２］
以下、本発明の実施例２を第４図を用いて説明する。実
施例１との違いは、ｐ型不純物層４を省いた点であり、
この場合、アイソレーション部は、半絶縁性基板５とな
っている。本実施例では、実施例１に比べｐ型不純物層
４によるポテンシャル障壁が無い分、α線ソフトエラー
耐性は多少小さくなるが、金Ｊρ（電極１′印加する電
圧を充分低くすることによりカバーできる。本実施例に
よれば、ｐ型不純物層４を形成する工程を省くことがで
き。
施例１との違いは、ｐ型不純物層４を省いた点であり、
この場合、アイソレーション部は、半絶縁性基板５とな
っている。本実施例では、実施例１に比べｐ型不純物層
４によるポテンシャル障壁が無い分、α線ソフトエラー
耐性は多少小さくなるが、金Ｊρ（電極１′印加する電
圧を充分低くすることによりカバーできる。本実施例に
よれば、ｐ型不純物層４を形成する工程を省くことがで
き。
集積回路製造工程を短縮する効果がある。
［実施例３］
以下、本発明の実施例３を第５図を用いて説明する。実
施例１との違いは片側のオーミック電極２を省いた点と
、それに代ってショットキ電極１をｎ’１３’上まで形
成した点である。
施例１との違いは片側のオーミック電極２を省いた点と
、それに代ってショットキ電極１をｎ’１３’上まで形
成した点である。
本実施例によれば、集積回路設計における配線設計を簡
略化することができ、集積度を向上する効果がある。
略化することができ、集積度を向上する効果がある。
［実施例４］
以下、本発明の実施例４を第６図を用いて説明する。実
施例１との違いはショク１−キ電極１を省いた点と、そ
れに代ってＳｉ○２膜７をはさみ込んで電極６を形成し
た点である。
施例１との違いはショク１−キ電極１を省いた点と、そ
れに代ってＳｉ○２膜７をはさみ込んで電極６を形成し
た点である。
本実施例によれば、ｐ型不純物層４に電界を印化する際
に、電極６とｐ型不純物層４の間で流れる電流を低減す
る効果がある。
に、電極６とｐ型不純物層４の間で流れる電流を低減す
る効果がある。
以上説明した如く、本発明によればアイソレーション部
にα線が入射した時のポテンシャル障壁の乱れによる一
時的な導通が起こることを阻止することができ、従来の
集積回路のアイソレーション法に比べα線ソフトエラー
に対する耐性を大きくすることができる。
にα線が入射した時のポテンシャル障壁の乱れによる一
時的な導通が起こることを阻止することができ、従来の
集積回路のアイソレーション法に比べα線ソフトエラー
に対する耐性を大きくすることができる。
第１図は本発明の実施例１のアイソレーション構造の断
面図、第２図は従来のアイソレーション構造の断面図、
第３図は本発明の実施例１のソフトエラーの低減効果を
示すグラフ、第４図〜第６図はそれぞれ本発明の実施例
２〜実施例４のアイソレーション構造の断面図である。 １・・・ショットキ電極、２・・・オーミック電極、３
゜３′・・・ｎ゛層（またはｎ型能動層）、４・・・ｐ
型不純物層、５・・・半絶縁性基板、６・・・電極、７
・・ＳｉＯ２膜。
面図、第２図は従来のアイソレーション構造の断面図、
第３図は本発明の実施例１のソフトエラーの低減効果を
示すグラフ、第４図〜第６図はそれぞれ本発明の実施例
２〜実施例４のアイソレーション構造の断面図である。 １・・・ショットキ電極、２・・・オーミック電極、３
゜３′・・・ｎ゛層（またはｎ型能動層）、４・・・ｐ
型不純物層、５・・・半絶縁性基板、６・・・電極、７
・・ＳｉＯ２膜。
Claims (1)
- 【特許請求の範囲】 １、化合物半導体基板と、該化合物半導体基板上に設け
られた互いに隣接する同一導電型の化合物半導体層およ
び該化合物半導体層間のアイソレーション部と、上記化
合物半導体層に電気的に接続したオーミック電極と、上
記アイソレーション部上に設けられた上記アイソレーシ
ヨン部への電界印加用電極を有することを特徴とする半
導体集積回路。 ２、上記化合物半導体層は高濃度ｎ型導電型化合物半導
体層であり、上記アイソレーション部はｐ型導電型化合
物半導体層であり、上記電界印加用電極は上記アイソレ
ーシヨン部とシヨットキ接合しているシヨットキ電極で
ある特許請求の範囲第１項記載の半導体集積回路。 ３、上記ショットキ電極は上記化合物半導体層の一方と
シヨットキ接合してい特許請求の範囲第２項記載の半導
体集積回路。 ４、上記アイソレーション部は半絶縁性化合物半導体層
である特許請求の範囲第１項記載の半導体集積回路。 ５、上記化合物半導体層は高濃度ｎ型導電型化合物半導
体層であり、上記アイソレーション部はｐ型導電型化合
物半導体層であり、上記電界印加用電極は上記アイソレ
ーシヨン部とＭＩＳ（ＭｅｔａｌＩｎｓｕｌａｔｏｒＳ
ｅｍｉｃｏｎｄｕｃｔｏｒ）構造を形成する電極である
特許請求の範囲第１項記載の半導体集積回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63010761A JPH01187837A (ja) | 1988-01-22 | 1988-01-22 | 半導体集積回路 |
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