JPH0695550B2 - 半導体装置 - Google Patents
半導体装置Info
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- JPH0695550B2 JPH0695550B2 JP60074820A JP7482085A JPH0695550B2 JP H0695550 B2 JPH0695550 B2 JP H0695550B2 JP 60074820 A JP60074820 A JP 60074820A JP 7482085 A JP7482085 A JP 7482085A JP H0695550 B2 JPH0695550 B2 JP H0695550B2
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- silicon nitride
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
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- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は放射線の存在する環境下で用いる半導体装置に
関し、特に素子間分離の特性向上を図った半導体装置に
関する。
関し、特に素子間分離の特性向上を図った半導体装置に
関する。
現在、一般に使用されている半導体集積回路装置の素子
間分離領域やフィールド領域は、LOCOS法等によってシ
リコン基板に深く埋設するように形成した厚い（約5000
Å程度）シリコン酸化膜で構成している。例えば、第９
図に示すようにMOS型トランジスタを素子として有する
半導体集積回路装置では、シリコン基板21の主面に分離
領域およびフィールド領域としてのシリコン酸化膜22を
形成し、このシリコン酸化膜22で画成される素子領域に
ゲート絶縁膜23、ゲート電極24およびソース・ドレイン
領域25を形成してMOS型トランジスタを構成している。
間分離領域やフィールド領域は、LOCOS法等によってシ
リコン基板に深く埋設するように形成した厚い（約5000
Å程度）シリコン酸化膜で構成している。例えば、第９
図に示すようにMOS型トランジスタを素子として有する
半導体集積回路装置では、シリコン基板21の主面に分離
領域およびフィールド領域としてのシリコン酸化膜22を
形成し、このシリコン酸化膜22で画成される素子領域に
ゲート絶縁膜23、ゲート電極24およびソース・ドレイン
領域25を形成してMOS型トランジスタを構成している。
前述した分離領域を有する半導体集積回路装置では、分
離領域を構成するシリコン酸化膜22の膜厚が大きいた
め，寄生MOSトランジスタが発生したり界面準位による
リーク電流が流れ易く、素子分離機能が破壊されるとい
う問題がある。
離領域を構成するシリコン酸化膜22の膜厚が大きいた
め，寄生MOSトランジスタが発生したり界面準位による
リーク電流が流れ易く、素子分離機能が破壊されるとい
う問題がある。
即ち、宇宙空間や原子炉周辺では電子、陽子、α線等の
粒子、Ｘ線あるいはガンマ線などの放射線が大量に存在
し、これらが半導体基板内に入射するとシリコン酸化膜
中に正電荷を蓄積したり、シリコン酸化膜とシリコンの
界面に界面準位を発生させる。この蓄積する正電荷量お
よび界面準位量はシリコン酸化膜の膜厚増加と共に急激
に増大し、したがって厚膜に形成された従来の分離領域
構造では多量の正電荷および界面準位が発生し、前述し
たリーク電流の問題が生じることになる。
粒子、Ｘ線あるいはガンマ線などの放射線が大量に存在
し、これらが半導体基板内に入射するとシリコン酸化膜
中に正電荷を蓄積したり、シリコン酸化膜とシリコンの
界面に界面準位を発生させる。この蓄積する正電荷量お
よび界面準位量はシリコン酸化膜の膜厚増加と共に急激
に増大し、したがって厚膜に形成された従来の分離領域
構造では多量の正電荷および界面準位が発生し、前述し
たリーク電流の問題が生じることになる。
本発明者の検討によれば、電離放射線が半導体装置内に
入射するとシリコン酸化膜中に電子−正孔対が発生す
る。その後、その一部は再結合して消滅するが、一部の
電子および正孔はシリコン酸化膜中に捕捉される。その
際電子の移動度は大きく、正または負のバイアスが酸化
膜に印加されると短時間のうちにそのほとんどは酸化膜
外に拡散する。一方、正孔は移動度が小さくシリコン酸
化膜内で捕捉され易いために正の固定電荷が形成され
る。また、シリコン酸化膜とシリコン基板の界面に捕捉
された正孔が界面準位を形成する。これらが前述した問
題の生じるメカニズムと考えられる。
入射するとシリコン酸化膜中に電子−正孔対が発生す
る。その後、その一部は再結合して消滅するが、一部の
電子および正孔はシリコン酸化膜中に捕捉される。その
際電子の移動度は大きく、正または負のバイアスが酸化
膜に印加されると短時間のうちにそのほとんどは酸化膜
外に拡散する。一方、正孔は移動度が小さくシリコン酸
化膜内で捕捉され易いために正の固定電荷が形成され
る。また、シリコン酸化膜とシリコン基板の界面に捕捉
された正孔が界面準位を形成する。これらが前述した問
題の生じるメカニズムと考えられる。
通常、人口衛星搭載用の半導体集積回路装置では105rad
（Si）以上の放射線耐量が要求されているが、現在実用
化されている6000Åの膜厚のシリコン酸化膜では、Ｎチ
ャネルMOS型構造で103rad（Si）,CMOS構造で104rad（S
i）程度の耐量しか得られていない。
（Si）以上の放射線耐量が要求されているが、現在実用
化されている6000Åの膜厚のシリコン酸化膜では、Ｎチ
ャネルMOS型構造で103rad（Si）,CMOS構造で104rad（S
i）程度の耐量しか得られていない。
なお、シリコン酸化膜を薄くすれば放射線耐量は増加で
きるが、反面シリコン酸化膜上に延設する配線とシリコ
ン基板間の配線容量が増大し、回路の機能低下を生じて
しまう。
きるが、反面シリコン酸化膜上に延設する配線とシリコ
ン基板間の配線容量が増大し、回路の機能低下を生じて
しまう。
本発明の半導体装置は、素子の分離領域を10〜50nmの薄
いシリコン酸化膜とその上に形成したボロンリンガラス
層とで構成する。また、シリコン酸化膜上に化学気相成
長したシリコン窒化膜を形成してもよく、更にはボロン
リンガラス層上にシリコン窒化膜とボロンリンガラス層
を交互に形成してもよい。
いシリコン酸化膜とその上に形成したボロンリンガラス
層とで構成する。また、シリコン酸化膜上に化学気相成
長したシリコン窒化膜を形成してもよく、更にはボロン
リンガラス層上にシリコン窒化膜とボロンリンガラス層
を交互に形成してもよい。
次に、本発明について図面を参照して説明する。
第１図ないし第８図は本発明をＰ型シリコン基板上に形
成したＮチャネルMOS型トランジスタをその製造工程に
従って示す図である。
成したＮチャネルMOS型トランジスタをその製造工程に
従って示す図である。
先ず、第１図のようにＰ型シリコン基板１の表面に薄い
シリコン酸化膜２とシリコン窒化膜３を形成し、後これ
らをフォトレジストを利用した公知の蝕刻技術によって
図示のようにパターニングする。そして、このシリコン
窒化膜３をマスクとし、異方性プラズマエッチングおよ
び湿式エッチングを組合わせて前記シリコン基板１の表
面を第２図のように選択的に蝕刻する。このとき、湿式
エッチング工程は蝕刻面を平滑にしさらにプラズマエッ
チングによるダメージを除去するのに有効である。ま
た、蝕刻の深さは製造する半導体集積回路の集積度によ
り決定されるが、数百nm〜数μｍ程度である。前記蝕刻
により形成された溝内には前記シリコン窒化膜３をマス
クとしてボロン等のＰ型不純物をイオン注入し、チャネ
ルストッパ領域４を形成しておく。
シリコン酸化膜２とシリコン窒化膜３を形成し、後これ
らをフォトレジストを利用した公知の蝕刻技術によって
図示のようにパターニングする。そして、このシリコン
窒化膜３をマスクとし、異方性プラズマエッチングおよ
び湿式エッチングを組合わせて前記シリコン基板１の表
面を第２図のように選択的に蝕刻する。このとき、湿式
エッチング工程は蝕刻面を平滑にしさらにプラズマエッ
チングによるダメージを除去するのに有効である。ま
た、蝕刻の深さは製造する半導体集積回路の集積度によ
り決定されるが、数百nm〜数μｍ程度である。前記蝕刻
により形成された溝内には前記シリコン窒化膜３をマス
クとしてボロン等のＰ型不純物をイオン注入し、チャネ
ルストッパ領域４を形成しておく。
次に、表面の熱酸化処理を行ない、第３図のようにシリ
コン窒化膜３の存在しない箇所、つまり前工程で形成さ
れたチャネルストッパ領域４上に膜厚10〜50nm程度のシ
リコン熱酸化膜５を形成する。
コン窒化膜３の存在しない箇所、つまり前工程で形成さ
れたチャネルストッパ領域４上に膜厚10〜50nm程度のシ
リコン熱酸化膜５を形成する。
更に、第４図に鎖線で示すように、全面にシリコン窒化
膜6Aとボロンリンガラス層7Aを堆積した後フォトレジス
ト８を厚く形成し，このフォトレジスト８をパターニン
グしてマスクを形成した上でプラズマエッチング等によ
りボロンリンガラス層7Aとシリコン窒化膜6Aを選択エッ
チングする。これにより、前記シリコン熱酸化膜５上に
のみ同図に実線で示すシリコン窒化膜６とボロンリンガ
ラス層７を積層状態に形成できる。前記シリコン窒化膜
３とシリコン酸化膜２はその後エッチング除去し、これ
により第５図の構造を得る。
膜6Aとボロンリンガラス層7Aを堆積した後フォトレジス
ト８を厚く形成し，このフォトレジスト８をパターニン
グしてマスクを形成した上でプラズマエッチング等によ
りボロンリンガラス層7Aとシリコン窒化膜6Aを選択エッ
チングする。これにより、前記シリコン熱酸化膜５上に
のみ同図に実線で示すシリコン窒化膜６とボロンリンガ
ラス層７を積層状態に形成できる。前記シリコン窒化膜
３とシリコン酸化膜２はその後エッチング除去し、これ
により第５図の構造を得る。
続いて第６図以降は通常のMOS型トランジスタを形成す
る工程をそのまま用いており、同図のように露呈された
シリコン基板１表面に熱酸化によりゲート酸化膜９を形
成し、リンを含有する多結晶シリコン又は高融点金属等
でゲート電極10を形成する。そして、第７図のようにこ
のゲート電極10の側面酸化を行なった後、砒素等のＮ型
不純物を自己整合法によりイオン注入してソース・ドレ
イン領域11を形成する。
る工程をそのまま用いており、同図のように露呈された
シリコン基板１表面に熱酸化によりゲート酸化膜９を形
成し、リンを含有する多結晶シリコン又は高融点金属等
でゲート電極10を形成する。そして、第７図のようにこ
のゲート電極10の側面酸化を行なった後、砒素等のＮ型
不純物を自己整合法によりイオン注入してソース・ドレ
イン領域11を形成する。
その後、第８図のように化学気相成長したリンガラスあ
るいはシリコン酸化膜等の保護絶縁膜12で全体を被覆し
た後、ソース電極13およびドレイン電極14を形成すれば
MOS型トランジスタが完成される。なお、このMOS型トラ
ンジスタ上には更に図外のシリコン窒化膜を保護膜とし
て形成する。
るいはシリコン酸化膜等の保護絶縁膜12で全体を被覆し
た後、ソース電極13およびドレイン電極14を形成すれば
MOS型トランジスタが完成される。なお、このMOS型トラ
ンジスタ上には更に図外のシリコン窒化膜を保護膜とし
て形成する。
このように形成された半導体集積回路装置は、分離領域
がシリコン熱酸化膜５、シリコン窒化膜６およびボロン
リンガラス７の積層構造として構成されているので、シ
リコン窒化膜６、ボロンリンガラス７およびその界面に
は多量の電子−正孔再結合中心が存在される。このた
め、電子−正孔の再結合が頻繁に起り、シリコン熱酸化
膜５中に発生する正電荷量が減少される。また、シリコ
ン熱酸化膜５とシリコン窒化膜６の界面にも同様に高密
度の電子−正孔再結合中心が存在し、したがってシリコ
ン窒化膜６中で生成された正孔が仮にシリコン熱酸化膜
５とシリコン窒化膜６の界面にまで拡散してもこの界面
で捕捉されることになる。これにより、界面準位発生量
は減少することになる。なお、シリコン熱酸化膜５はシ
リコン窒化膜６との界面で正孔の拡散を抑える以外に放
射線照射前の界面準位を低減する機能をも有する（気相
成長したシリコン窒化膜とシリコン基板の界面は、通常
初期の界面準位密度は比較的大きい）。しかも、10〜50
nmとされた薄いシリコン熱酸化膜は、その内部で発生す
る電子−正孔対がわずかとなる。以上の各効果が関連し
て本装置は105rad（Si）以上の放射線耐量を示すことに
なる。
がシリコン熱酸化膜５、シリコン窒化膜６およびボロン
リンガラス７の積層構造として構成されているので、シ
リコン窒化膜６、ボロンリンガラス７およびその界面に
は多量の電子−正孔再結合中心が存在される。このた
め、電子−正孔の再結合が頻繁に起り、シリコン熱酸化
膜５中に発生する正電荷量が減少される。また、シリコ
ン熱酸化膜５とシリコン窒化膜６の界面にも同様に高密
度の電子−正孔再結合中心が存在し、したがってシリコ
ン窒化膜６中で生成された正孔が仮にシリコン熱酸化膜
５とシリコン窒化膜６の界面にまで拡散してもこの界面
で捕捉されることになる。これにより、界面準位発生量
は減少することになる。なお、シリコン熱酸化膜５はシ
リコン窒化膜６との界面で正孔の拡散を抑える以外に放
射線照射前の界面準位を低減する機能をも有する（気相
成長したシリコン窒化膜とシリコン基板の界面は、通常
初期の界面準位密度は比較的大きい）。しかも、10〜50
nmとされた薄いシリコン熱酸化膜は、その内部で発生す
る電子−正孔対がわずかとなる。以上の各効果が関連し
て本装置は105rad（Si）以上の放射線耐量を示すことに
なる。
また、ボロンリンガラスは放射線耐性が高い（正電荷蓄
積量が小さい）のみならず、比較的低温でリフローが可
能であるため深い溝への埋め込みが容易であるという利
点もある。更に、シリコン窒化膜６は電子−正孔再結合
中心として寄与する以外に、ボロンリンガラス層７中の
ボロンが高温熱処理によってシリコン基板１へ拡散する
のを抑制する作用もある。
積量が小さい）のみならず、比較的低温でリフローが可
能であるため深い溝への埋め込みが容易であるという利
点もある。更に、シリコン窒化膜６は電子−正孔再結合
中心として寄与する以外に、ボロンリンガラス層７中の
ボロンが高温熱処理によってシリコン基板１へ拡散する
のを抑制する作用もある。
ここで、前記したボロンリンガラス層７はシリコン熱酸
化膜５上に直接形成してもよく、この場合には前述した
シリコン熱酸化膜５とシリコン窒化膜６の界面における
作用は全てシリコン熱酸化膜５とボロンリンガラス層７
の界面においても同様である。更に、ボロンリンガラス
層７の上に、シリコン窒化膜とボロンリンガラス層を交
互に堆積してもよく、耐性を一層向上することができ
る。
化膜５上に直接形成してもよく、この場合には前述した
シリコン熱酸化膜５とシリコン窒化膜６の界面における
作用は全てシリコン熱酸化膜５とボロンリンガラス層７
の界面においても同様である。更に、ボロンリンガラス
層７の上に、シリコン窒化膜とボロンリンガラス層を交
互に堆積してもよく、耐性を一層向上することができ
る。
以上説明したように本発明は、素子分離領域を10〜50nm
の薄いシリコン酸化膜とボロンリンガラス層とで構成し
ているので、電離放射線が分離領域に入射しても生成さ
れた電子および正孔はほとんど再結合して消滅し、正電
荷蓄積量が大幅に減少する。実際に寄生MOSトランジス
タのしきい値電圧の変動を１×105rad（Si）の照射でも
数Ｖ程度に抑えることができた。また正孔がシリコン酸
化膜とシリコン基板界面まで拡散し難いため界面準位発
生量も少なくなる。したがって隣接したMOS型トランジ
スタ間のリーク電流は１×105rad（Si）照射においても
ほとんど観測されず耐放射線性を大幅に向上することが
できる。
の薄いシリコン酸化膜とボロンリンガラス層とで構成し
ているので、電離放射線が分離領域に入射しても生成さ
れた電子および正孔はほとんど再結合して消滅し、正電
荷蓄積量が大幅に減少する。実際に寄生MOSトランジス
タのしきい値電圧の変動を１×105rad（Si）の照射でも
数Ｖ程度に抑えることができた。また正孔がシリコン酸
化膜とシリコン基板界面まで拡散し難いため界面準位発
生量も少なくなる。したがって隣接したMOS型トランジ
スタ間のリーク電流は１×105rad（Si）照射においても
ほとんど観測されず耐放射線性を大幅に向上することが
できる。
第１図ないし第８図は本発明の半導体装置を製造工程順
に説明するための断面図、第９図は従来のMOS型トラン
ジスタの構造の断面図である。 １…シリコン基板、２…シリコン酸化膜、３…シリコン
窒化膜、４…チャネルストッパ領域、５…シリコン熱酸
化膜、６…シリコン窒化膜、７…ボロンリンガラス、８
…フォトレジスト、９…ゲート酸化膜、10…ゲート電
極、11…ソース・ドレイン領域、12…保護絶縁膜、13…
ソース電極、14…ドレイン電極。
に説明するための断面図、第９図は従来のMOS型トラン
ジスタの構造の断面図である。 １…シリコン基板、２…シリコン酸化膜、３…シリコン
窒化膜、４…チャネルストッパ領域、５…シリコン熱酸
化膜、６…シリコン窒化膜、７…ボロンリンガラス、８
…フォトレジスト、９…ゲート酸化膜、10…ゲート電
極、11…ソース・ドレイン領域、12…保護絶縁膜、13…
ソース電極、14…ドレイン電極。
Claims (1)
- 【請求項１】半導体基板に形成された多数の素子間を電
気的に分離する素子分離領域を有する半導体装置におい
て、前記素子分離領域が、半導体基板の表面を酸化した
10〜50nmの薄いシリコン酸化膜と、このシリコン酸化膜
上に少くとも化学気相成長したボロンリンガラス層とで
構成されていることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60074820A JPH0695550B2 (ja) | 1985-04-09 | 1985-04-09 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60074820A JPH0695550B2 (ja) | 1985-04-09 | 1985-04-09 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61232631A JPS61232631A (ja) | 1986-10-16 |
| JPH0695550B2 true JPH0695550B2 (ja) | 1994-11-24 |
Family
ID=13558329
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60074820A Expired - Fee Related JPH0695550B2 (ja) | 1985-04-09 | 1985-04-09 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0695550B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62104158A (ja) * | 1985-10-31 | 1987-05-14 | Nec Corp | 半導体集積回路装置 |
| JPH0834242B2 (ja) * | 1988-12-08 | 1996-03-29 | 日本電気株式会社 | 半導体装置およびその製造方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59106133A (ja) * | 1982-12-09 | 1984-06-19 | Nec Corp | 集積回路装置 |
-
1985
- 1985-04-09 JP JP60074820A patent/JPH0695550B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61232631A (ja) | 1986-10-16 |
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| JPH07302883A (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |