JP2904635B2 - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JP2904635B2 JP2904635B2 JP4074485A JP7448592A JP2904635B2 JP 2904635 B2 JP2904635 B2 JP 2904635B2 JP 4074485 A JP4074485 A JP 4074485A JP 7448592 A JP7448592 A JP 7448592A JP 2904635 B2 JP2904635 B2 JP 2904635B2
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
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- Semiconductor Memories (AREA)
- Semiconductor Integrated Circuits (AREA)
- Element Separation (AREA)
Description
【０００１】
【産業上の利用分野】この発明は、半導体装置およびそ
の製造方法に係わり、特に半導体基板の内部に配線層を
持つ半導体装置およびその製造方法に関する。
の製造方法に係わり、特に半導体基板の内部に配線層を
持つ半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】従来、半導体基板の内部に配線層を持つ
半導体装置としては、“A 4.2 μｍ2 Half-Vcc Sheath-P
late Capacitor DRAM Cell with Self-Aligned Buried
Plate-Wiring.T.Kaga et al,International Electron D
evices Meeting Technical Digest,1987, p332 〜p33
5”に開示されているダイナミック型ＲＡＭセルや、“H
alf-Vcc Sheath-Plate Capacitor DRAM Cell with Self
-Aligned Buried Plate Wiring.T.Kaga et al,IEEE TRA
NSACTIONS ON ELECTRON DEVICES VOL.35,NO.8,August 1
988,p1257〜p1263 ”に開示されているダイナミック型
ＲＡＭセルがある。
半導体装置としては、“A 4.2 μｍ2 Half-Vcc Sheath-P
late Capacitor DRAM Cell with Self-Aligned Buried
Plate-Wiring.T.Kaga et al,International Electron D
evices Meeting Technical Digest,1987, p332 〜p33
5”に開示されているダイナミック型ＲＡＭセルや、“H
alf-Vcc Sheath-Plate Capacitor DRAM Cell with Self
-Aligned Buried Plate Wiring.T.Kaga et al,IEEE TRA
NSACTIONS ON ELECTRON DEVICES VOL.35,NO.8,August 1
988,p1257〜p1263 ”に開示されているダイナミック型
ＲＡＭセルがある。
【０００３】これらの文献に開示されているセルは、各
トレンチの底からそれぞれＰ型基板内に拡散形成された
Ｎ型拡散層を持ち、そして、Ｎ型拡散層はそれぞれ互い
に接触することにより基板の内部で配線層を構成してい
る。上記セルにおける配線層は、キャパシタのプレ−ト
電極に電位を与える配線として機能している。
トレンチの底からそれぞれＰ型基板内に拡散形成された
Ｎ型拡散層を持ち、そして、Ｎ型拡散層はそれぞれ互い
に接触することにより基板の内部で配線層を構成してい
る。上記セルにおける配線層は、キャパシタのプレ−ト
電極に電位を与える配線として機能している。
【０００４】しかしながら、上記セルでは配線層が基板
の内部に形成されるため、その配線層へ電位を与えるに
は、例えばトレンチの一つを電位供給用のタ−ミナルと
して機能させるような特殊な工夫が必要である。上記セ
ルでは、次のようにして、トレンチの一つをタ−ミナル
（以下タ−ミナル・トレンチと称す）として機能させて
いる。
の内部に形成されるため、その配線層へ電位を与えるに
は、例えばトレンチの一つを電位供給用のタ−ミナルと
して機能させるような特殊な工夫が必要である。上記セ
ルでは、次のようにして、トレンチの一つをタ−ミナル
（以下タ−ミナル・トレンチと称す）として機能させて
いる。
【０００５】トレンチの側壁には、所謂“シ−ス型キャ
パシタ”を構成するために、酸化膜が形成されている。
この酸化膜を、タ−ミナル・トレンチにおいては写真蝕
刻法を用いて除去するようにし、タ−ミナル・トレンチ
では、トレンチ周囲の全面にＮ型拡散層が形成されるよ
うにする。そして、このＮ型拡散層に、その他の各トレ
ンチの底からＰ型基板内に拡散形成された配線層となる
Ｎ型拡散層を接触させる。配線層となるＮ型拡散層への
電位供給は、トレンチ周囲の全面から形成された拡散層
から行われる。
パシタ”を構成するために、酸化膜が形成されている。
この酸化膜を、タ−ミナル・トレンチにおいては写真蝕
刻法を用いて除去するようにし、タ−ミナル・トレンチ
では、トレンチ周囲の全面にＮ型拡散層が形成されるよ
うにする。そして、このＮ型拡散層に、その他の各トレ
ンチの底からＰ型基板内に拡散形成された配線層となる
Ｎ型拡散層を接触させる。配線層となるＮ型拡散層への
電位供給は、トレンチ周囲の全面から形成された拡散層
から行われる。
【０００６】
【発明が解決しようとする課題】以上のように、半導体
基板の内部に配線層を持つ半導体装置では、その配線層
に電位を与えることが容易ではなく、例えばタ−ミナル
・トレンチを形成する等、特殊な工夫をして電位を与え
ているのが実情である。このため、写真蝕刻工程が増加
する等、工程が繁雑化する問題がある。特にタ−ミナル
・トレンチの形成に際しては、トレンチ側面の酸化膜を
選択して除去するため、タ−ミナル・トレンチよりレジ
ストを除去する必要がある。この時、レジストが完全に
除去されずに、タ−ミナル・トレンチ内に残留してしま
う確率が非常に高い。レジストがトレンチ内に残ると、
酸化膜が完全に除去されずに残留するようになり、この
残留酸化膜が拡散マスクとなって拡散不良等を発生させ
る。拡散不良が発生すると、配線層とタ−ミナルとの接
触抵抗が増加する等の問題を生ずる。さらに、レジスト
がトレンチ内に残ると、このレジストに含まれた有害不
純物（重金属等）が装置内に拡がり、装置が不純物によ
って汚染されてしまう、という恐れもある。
基板の内部に配線層を持つ半導体装置では、その配線層
に電位を与えることが容易ではなく、例えばタ−ミナル
・トレンチを形成する等、特殊な工夫をして電位を与え
ているのが実情である。このため、写真蝕刻工程が増加
する等、工程が繁雑化する問題がある。特にタ−ミナル
・トレンチの形成に際しては、トレンチ側面の酸化膜を
選択して除去するため、タ−ミナル・トレンチよりレジ
ストを除去する必要がある。この時、レジストが完全に
除去されずに、タ−ミナル・トレンチ内に残留してしま
う確率が非常に高い。レジストがトレンチ内に残ると、
酸化膜が完全に除去されずに残留するようになり、この
残留酸化膜が拡散マスクとなって拡散不良等を発生させ
る。拡散不良が発生すると、配線層とタ−ミナルとの接
触抵抗が増加する等の問題を生ずる。さらに、レジスト
がトレンチ内に残ると、このレジストに含まれた有害不
純物（重金属等）が装置内に拡がり、装置が不純物によ
って汚染されてしまう、という恐れもある。
【０００７】この発明は、上記のような点に鑑み為され
たもので、その目的は、半導体基体内に形成された配線
層に対して簡単に電位を供給でき、かつ容易に形成でき
る構造を持つ半導体装置およびその製造方法を提供する
ことにある。
たもので、その目的は、半導体基体内に形成された配線
層に対して簡単に電位を供給でき、かつ容易に形成でき
る構造を持つ半導体装置およびその製造方法を提供する
ことにある。
【０００８】
【課題を解決するための手段】上記目的を達成するため
に、この発明に係る半導体装置では、第１導電型の半導
体基体と、この基体内に形成された、この基体の表面に
接する第２導電型の半導体領域と、前記基体内に形成さ
れたトレンチ群と、前記基体の表面から離れた前記基体
の内部領域に形成され、前記トレンチ群を成す各トレン
チそれぞれの少なくとも底に接し、かつ互いに接触して
いる第２導電型の拡散領域群を含む第２導電型の埋込半
導体領域とを具備する。そして、前記半導体領域に、所
定の電位を与える電極を電気的に接続し、前記トレンチ
群を成すトレンチのうちの少なくとも一つを前記半導体
領域内に配置し、この少なくとも一つのトレンチの底に
接する拡散領域を前記半導体領域に接触させることによ
り、前記埋込半導体領域へ前記所定の電位を供給するこ
とを特徴としている。
に、この発明に係る半導体装置では、第１導電型の半導
体基体と、この基体内に形成された、この基体の表面に
接する第２導電型の半導体領域と、前記基体内に形成さ
れたトレンチ群と、前記基体の表面から離れた前記基体
の内部領域に形成され、前記トレンチ群を成す各トレン
チそれぞれの少なくとも底に接し、かつ互いに接触して
いる第２導電型の拡散領域群を含む第２導電型の埋込半
導体領域とを具備する。そして、前記半導体領域に、所
定の電位を与える電極を電気的に接続し、前記トレンチ
群を成すトレンチのうちの少なくとも一つを前記半導体
領域内に配置し、この少なくとも一つのトレンチの底に
接する拡散領域を前記半導体領域に接触させることによ
り、前記埋込半導体領域へ前記所定の電位を供給するこ
とを特徴としている。
【０００９】
【作用】上記構成を有する半導体装置であると、所定の
電位を与える電極が電気的に接続されている半導体領域
を有し、前記トレンチ群を成すトレンチのうちの少なく
とも一つを前記半導体領域内に配置し、この少なくとも
一つのトレンチの底に接し、第２の導電型の埋込半導体
領域を構成している拡散領域を、前記半導体領域に接触
させている。これにより、トレンチの一つに、互いに接
触している拡散領域群により構成された埋込半導体領域
へ、所定の電位を供給するために特殊な工夫が施された
ターミナル・トレンチを形成しなくても、上記構造の埋
込半導体領域に、所定の電位を供給することができる。
したがって、上記構造の埋込半導体領域に対して所定の
電位を供給する構造を、ターミナル・トレンチを備えた
装置に比べ、歩留りが良く、また、装置の信頼性を損な
わずに得ることができる。さらに、前記トレンチ群を成
すトレンチのうちの少なくとも一つを前記半導体領域内
に配置することにより、トレンチを形成するときのマス
クずれによる接触不良の可能性を、さらに低くでき、よ
り高い歩留りで形成できる構造が得られる。
電位を与える電極が電気的に接続されている半導体領域
を有し、前記トレンチ群を成すトレンチのうちの少なく
とも一つを前記半導体領域内に配置し、この少なくとも
一つのトレンチの底に接し、第２の導電型の埋込半導体
領域を構成している拡散領域を、前記半導体領域に接触
させている。これにより、トレンチの一つに、互いに接
触している拡散領域群により構成された埋込半導体領域
へ、所定の電位を供給するために特殊な工夫が施された
ターミナル・トレンチを形成しなくても、上記構造の埋
込半導体領域に、所定の電位を供給することができる。
したがって、上記構造の埋込半導体領域に対して所定の
電位を供給する構造を、ターミナル・トレンチを備えた
装置に比べ、歩留りが良く、また、装置の信頼性を損な
わずに得ることができる。さらに、前記トレンチ群を成
すトレンチのうちの少なくとも一つを前記半導体領域内
に配置することにより、トレンチを形成するときのマス
クずれによる接触不良の可能性を、さらに低くでき、よ
り高い歩留りで形成できる構造が得られる。
【００１０】また、その製造方法も、基体内に第１の半
導体領域を形成するだけで済み、例えばトレンチ内から
レジストを除去することに比べて簡単である。また、第
１の半導体領域は、例えばウェルや深い拡散層（deep d
iffusion）と同一の工程で形成することも可能であり、
工程を増加させずに得ることもできる。
導体領域を形成するだけで済み、例えばトレンチ内から
レジストを除去することに比べて簡単である。また、第
１の半導体領域は、例えばウェルや深い拡散層（deep d
iffusion）と同一の工程で形成することも可能であり、
工程を増加させずに得ることもできる。
【００１１】
【実施例】以下、図面を参照してこの発明を実施例によ
り説明する。図１は、この発明の第１の実施例に係わる
半導体装置の断面図である。
り説明する。図１は、この発明の第１の実施例に係わる
半導体装置の断面図である。
【００１２】図１に示すように、例えばＰ型のシリコン
基板１０内には、トレンチ１２1 〜１２4 が形成されて
いる。基板１０内には、トレンチ１２1 〜１２4 の底か
らそれぞれイオン注入法や不純物の拡散により形成され
たＮ型拡散層１４1 〜１４4が形成されている。Ｎ型拡
散層１４1 〜１４4 は互いに接触することにより電気的
に接続され、これにより、基板１０内に形成された埋込
型配線層１６を構成している。更に基板１０内には、イ
オン注入法や基板１０の表面から不純物を拡散すること
により形成されたＮ型領域１８が形成されている。Ｎ型
領域１８は、電極層２０に電気的に接続されるととも
に、配線層１６にも電気的に接続されている。また、特
に図示はしないが、トレンチ１２1 〜１２4 内には、１
つの電極を配線層１６に電気的に接続するキャパシタ
や、ソ−スまたはドレインの一方を配線層１６に電気的
に接続した絶縁ゲ−ト型ＦＥＴ（例えばＭＯＳＦＥＴ）
等の素子が形成される。
基板１０内には、トレンチ１２1 〜１２4 が形成されて
いる。基板１０内には、トレンチ１２1 〜１２4 の底か
らそれぞれイオン注入法や不純物の拡散により形成され
たＮ型拡散層１４1 〜１４4が形成されている。Ｎ型拡
散層１４1 〜１４4 は互いに接触することにより電気的
に接続され、これにより、基板１０内に形成された埋込
型配線層１６を構成している。更に基板１０内には、イ
オン注入法や基板１０の表面から不純物を拡散すること
により形成されたＮ型領域１８が形成されている。Ｎ型
領域１８は、電極層２０に電気的に接続されるととも
に、配線層１６にも電気的に接続されている。また、特
に図示はしないが、トレンチ１２1 〜１２4 内には、１
つの電極を配線層１６に電気的に接続するキャパシタ
や、ソ−スまたはドレインの一方を配線層１６に電気的
に接続した絶縁ゲ−ト型ＦＥＴ（例えばＭＯＳＦＥＴ）
等の素子が形成される。
【００１３】上記構成の半導体装置によれば、配線層１
６の電位は、電極層２０からＮ型領域１８を介して供給
される。このため、従来のように、タ−ミナル・トレン
チ等、特殊な構造を形成しなくても、配線層１６への供
給が可能である。また、Ｎ型領域１８は、例えばトレン
チ内からのレジストを除去等、難易な工程を経なくて
も、イオン注入法、あるいは基板１０表面からの不純物
の拡散等により形成できるので、その形成が容易であ
る。従って、製造ミスの発生を減少させることができ、
装置の歩留りを下げることもない。また、Ｎ型領域１８
は、例えば図示せぬＮ型ウェル領域、あるいは縦型バイ
ポ−ラトランジスタで用いられるＮ型コレクタ取り出し
領域と同時に形成できる。このため、Ｎ型領域１８を、
Ｎ型ウェル領域、あるいはＮ型コレクタ取り出し領域と
同時に形成すれば、工程数の増加を抑えることができ
る。図２は、この発明の第２の実施例に係わる半導体装
置の断面図である。図２に示すように、Ｎ型領域１８内
に、少なくとも１つのトレンチ１２0 が形成されるよう
にしても良い。
６の電位は、電極層２０からＮ型領域１８を介して供給
される。このため、従来のように、タ−ミナル・トレン
チ等、特殊な構造を形成しなくても、配線層１６への供
給が可能である。また、Ｎ型領域１８は、例えばトレン
チ内からのレジストを除去等、難易な工程を経なくて
も、イオン注入法、あるいは基板１０表面からの不純物
の拡散等により形成できるので、その形成が容易であ
る。従って、製造ミスの発生を減少させることができ、
装置の歩留りを下げることもない。また、Ｎ型領域１８
は、例えば図示せぬＮ型ウェル領域、あるいは縦型バイ
ポ−ラトランジスタで用いられるＮ型コレクタ取り出し
領域と同時に形成できる。このため、Ｎ型領域１８を、
Ｎ型ウェル領域、あるいはＮ型コレクタ取り出し領域と
同時に形成すれば、工程数の増加を抑えることができ
る。図２は、この発明の第２の実施例に係わる半導体装
置の断面図である。図２に示すように、Ｎ型領域１８内
に、少なくとも１つのトレンチ１２0 が形成されるよう
にしても良い。
【００１４】上記構成の半導体装置によれば、トレンチ
１２0 〜１２4 を形成する際、マスクずれが発生したと
しても、Ｎ型領域１８と配線層１６とを接触させること
ができ、Ｎ型領域１８と配線層１６との電気的な導通を
常に確保できる。
１２0 〜１２4 を形成する際、マスクずれが発生したと
しても、Ｎ型領域１８と配線層１６とを接触させること
ができ、Ｎ型領域１８と配線層１６との電気的な導通を
常に確保できる。
【００１５】次に、この発明の第３の実施例に係わる半
導体装置について説明する。第３の実施例は、この発明
に係わる半導体装置を、シ−ス型キャパシタを有し、周
辺回路をＣＭＯＳ回路にて構成したダイナミック型ＲＡ
Ｍに用いた例である。
導体装置について説明する。第３の実施例は、この発明
に係わる半導体装置を、シ−ス型キャパシタを有し、周
辺回路をＣＭＯＳ回路にて構成したダイナミック型ＲＡ
Ｍに用いた例である。
【００１６】図３（ａ）は第３の実施例に係わる装置の
断面図で、図３（ｂ）は埋込型配線層接続部ｂ近傍の拡
大図、図３（ｃ）はシ−ス型キャパシタ部ｃ近傍の拡大
図である。図４（ａ）、（ｂ）、（ｃ）〜図１０
（ａ）、（ｂ）、（ｃ）は、その装置を主要な工程毎に
示した断面図である。以下、第３の実施例に係わる装置
をその製造方法とともに以下に説明する。
断面図で、図３（ｂ）は埋込型配線層接続部ｂ近傍の拡
大図、図３（ｃ）はシ−ス型キャパシタ部ｃ近傍の拡大
図である。図４（ａ）、（ｂ）、（ｃ）〜図１０
（ａ）、（ｂ）、（ｃ）は、その装置を主要な工程毎に
示した断面図である。以下、第３の実施例に係わる装置
をその製造方法とともに以下に説明する。
【００１７】まず、図４（ａ）〜（ｃ）に示すように、
Ｐ型シリコン基板１０内に深いＮ型ウェル１８1 、１８
2 を、例えばイオン注入法を用いて形成する。次いで、
基板１０内にＮ型ウェル２２およびＰ型ウェル２４1 、
２４2 をそれぞれ、例えばイオン注入法を用いて形成す
る。次いで、基板１０上にフィ−ルド酸化膜２６を、例
えばＬＯＣＯＳ法を用いて形成する。
Ｐ型シリコン基板１０内に深いＮ型ウェル１８1 、１８
2 を、例えばイオン注入法を用いて形成する。次いで、
基板１０内にＮ型ウェル２２およびＰ型ウェル２４1 、
２４2 をそれぞれ、例えばイオン注入法を用いて形成す
る。次いで、基板１０上にフィ−ルド酸化膜２６を、例
えばＬＯＣＯＳ法を用いて形成する。
【００１８】次に、図５（ａ）〜（ｃ）に示すように、
基板１０上に薄いシリコン酸化膜（ＳｉＯ2 ）２８を、
熱酸化法あるいはＣＶＤ法を用いて形成する。次いで、
酸化膜２８上にシリコン窒化膜（ＳｉＮX ）３０を、例
えばＣＶＤ法を用いて形成する。次に、基板１０内に深
さ３μｍ程度のトレンチ１２0 〜１２3 を、写真蝕刻法
およびＲＩＥ法を用いて形成する。トレンチ１２0 〜１
２3 は、基板１０の特にメモリセルアレイ形成部、すな
わち、Ｐ型ウェル２４1 が形成された領域に形成され、
フィ−ルド酸化膜２６のエッジ、およびＰ型ウェル２４
1 を貫通して基板１０に達するように形成される。ま
た、少なくとも１つのトレンチ（図中では２４0 ）は、
深いＮ型ウェル１８1 内に形成される。次いで、基板１
０の上方全面に約５０ｎｍの厚みを有するシリコン酸化
膜（ＳｉＯ2 ）を、例えばＣＶＤ法を用いて形成する。
次いで、このシリコン酸化膜を、ＲＩＥ法を用いてエッ
チバックすることによりトレンチ１２0 〜１２3 の側面
上のみに残す。これにより、約５０ｎｍの厚みを有する
シリコン酸化膜で成るシ−ス３２が形成される。次い
で、トレンチ１２0 〜１２3 の底より基板１０内に、例
えばイオン注入法を用いてＮ型不純物、例えばリン
（Ｐ）をド−ズ量１×１０16ｃｍ-2程度で打ち込む。こ
れにより、トレンチ１２0 〜１２3 の底に露呈する基板
１０内には、Ｎ型不純物注入領域３４0 〜３４3 が得ら
れる。このイオン注入工程は、図示せぬホトレジストを
マスクに用いる、あるいは窒化膜３０や側壁絶縁膜３２
をマスクに用いるかのうち、いずれかで行われる。
基板１０上に薄いシリコン酸化膜（ＳｉＯ2 ）２８を、
熱酸化法あるいはＣＶＤ法を用いて形成する。次いで、
酸化膜２８上にシリコン窒化膜（ＳｉＮX ）３０を、例
えばＣＶＤ法を用いて形成する。次に、基板１０内に深
さ３μｍ程度のトレンチ１２0 〜１２3 を、写真蝕刻法
およびＲＩＥ法を用いて形成する。トレンチ１２0 〜１
２3 は、基板１０の特にメモリセルアレイ形成部、すな
わち、Ｐ型ウェル２４1 が形成された領域に形成され、
フィ−ルド酸化膜２６のエッジ、およびＰ型ウェル２４
1 を貫通して基板１０に達するように形成される。ま
た、少なくとも１つのトレンチ（図中では２４0 ）は、
深いＮ型ウェル１８1 内に形成される。次いで、基板１
０の上方全面に約５０ｎｍの厚みを有するシリコン酸化
膜（ＳｉＯ2 ）を、例えばＣＶＤ法を用いて形成する。
次いで、このシリコン酸化膜を、ＲＩＥ法を用いてエッ
チバックすることによりトレンチ１２0 〜１２3 の側面
上のみに残す。これにより、約５０ｎｍの厚みを有する
シリコン酸化膜で成るシ−ス３２が形成される。次い
で、トレンチ１２0 〜１２3 の底より基板１０内に、例
えばイオン注入法を用いてＮ型不純物、例えばリン
（Ｐ）をド−ズ量１×１０16ｃｍ-2程度で打ち込む。こ
れにより、トレンチ１２0 〜１２3 の底に露呈する基板
１０内には、Ｎ型不純物注入領域３４0 〜３４3 が得ら
れる。このイオン注入工程は、図示せぬホトレジストを
マスクに用いる、あるいは窒化膜３０や側壁絶縁膜３２
をマスクに用いるかのうち、いずれかで行われる。
【００１９】次に、図６（ａ）〜（ｃ）に示すように、
基板１０の上方全面にリンがド−プされたＮ型ポリシリ
コン膜を、例えばＣＶＤ法を用いて形成する。次いで、
熱処理することにより、注入領域３４0 〜３４3 に存在
するリンを活性化させ、Ｎ型拡散層１４0 〜１４3 を形
成する。これらの拡散層１４0 〜１４3 は互いに接触す
るように基板１０内に拡散されることにより、埋込型配
線層１６を成す。また、配線層１６は、深いＮ型ウェル
１８1 にも接触させることにより、配線層１６とＮ型ウ
ェル１８1 とを互いに電気的に導通される。次いで、基
板１０の上方全面にホトレジストを塗布する。次いで、
全面露光によりホトレジストをトレンチ１２0 〜１２3
内の途中まで露光する。次いで、ホトレジストの露光部
分を除去する。これにより、トレンチ１２0 〜１２3 内
の途中まで埋め込まれたホトレジスト層３６が得られ
る。次いで、ホトレジスト層３６をマスクに用いてポリ
シリコン膜を除去する。これにより、トレンチ１２0 〜
１２3 内の途中まで形成されたポリシリコン膜３８0 〜
３８3 が得られる。ポリシリコン膜３８0 〜３８3 は配
線層１６に電気的に接続されており、将来、シ−ス型キ
ャパシタのプレ−ト電極となる。
基板１０の上方全面にリンがド−プされたＮ型ポリシリ
コン膜を、例えばＣＶＤ法を用いて形成する。次いで、
熱処理することにより、注入領域３４0 〜３４3 に存在
するリンを活性化させ、Ｎ型拡散層１４0 〜１４3 を形
成する。これらの拡散層１４0 〜１４3 は互いに接触す
るように基板１０内に拡散されることにより、埋込型配
線層１６を成す。また、配線層１６は、深いＮ型ウェル
１８1 にも接触させることにより、配線層１６とＮ型ウ
ェル１８1 とを互いに電気的に導通される。次いで、基
板１０の上方全面にホトレジストを塗布する。次いで、
全面露光によりホトレジストをトレンチ１２0 〜１２3
内の途中まで露光する。次いで、ホトレジストの露光部
分を除去する。これにより、トレンチ１２0 〜１２3 内
の途中まで埋め込まれたホトレジスト層３６が得られ
る。次いで、ホトレジスト層３６をマスクに用いてポリ
シリコン膜を除去する。これにより、トレンチ１２0 〜
１２3 内の途中まで形成されたポリシリコン膜３８0 〜
３８3 が得られる。ポリシリコン膜３８0 〜３８3 は配
線層１６に電気的に接続されており、将来、シ−ス型キ
ャパシタのプレ−ト電極となる。
【００２０】次に、図７（ａ）〜（ｃ）に示すように、
ホトレジスト層３６を除去した後、ポリシリコン膜３８
0 〜３８3 上に酸化膜換算で約５ｎｍの厚みを有する酸
化膜（ＳｉＯ2 ）および窒化膜（ＳｉＮX ）で成る積層
絶縁膜４０を、例えばＣＶＤ法、あるいは熱酸化法／熱
窒化法等を用いて形成する。積層膜４０は将来、シ−ス
型キャパシタの誘電体膜となる。次いで、基板１０の上
方全面にリンがド−プされたＮ型ポリシリコン膜を、例
えばＣＶＤ法を用いて形成する。次いで、このポリシリ
コン膜をトレンチ１２0 〜１２3 内の途中まで残置する
ようにエッチバックする。これにより、ポリシリコン膜
４２0 〜４２3 が得られる。このポリシリコン膜４２0
〜４２3 は将来、シ−ス型キャパシタのストレ−ジ・ノ
−ド電極となる。次いで、基板１０の上方全面にホトレ
ジスト４４を塗布する。次いで、ホトレジスト４４のう
ち、将来ストレ−ジ・ノ−ド接続部となる部分に窓４６
1、４６2 を形成する。次いで、ホトレジスト４４およ
びポリシリコン膜４２2 、４２3 をマスクに用いて、例
えばＲＩＥ法によりシ−ス（ＳｉＯ2 ）３２および積層
絶縁膜４０を部分的に除去する。これにより、トレンチ
１２2 、１２3 の側面にＰ型ウェル２４1 が露呈したス
トレ−ジ・ノ−ド接続部４８1 、４８2 が形成される。
ホトレジスト層３６を除去した後、ポリシリコン膜３８
0 〜３８3 上に酸化膜換算で約５ｎｍの厚みを有する酸
化膜（ＳｉＯ2 ）および窒化膜（ＳｉＮX ）で成る積層
絶縁膜４０を、例えばＣＶＤ法、あるいは熱酸化法／熱
窒化法等を用いて形成する。積層膜４０は将来、シ−ス
型キャパシタの誘電体膜となる。次いで、基板１０の上
方全面にリンがド−プされたＮ型ポリシリコン膜を、例
えばＣＶＤ法を用いて形成する。次いで、このポリシリ
コン膜をトレンチ１２0 〜１２3 内の途中まで残置する
ようにエッチバックする。これにより、ポリシリコン膜
４２0 〜４２3 が得られる。このポリシリコン膜４２0
〜４２3 は将来、シ−ス型キャパシタのストレ−ジ・ノ
−ド電極となる。次いで、基板１０の上方全面にホトレ
ジスト４４を塗布する。次いで、ホトレジスト４４のう
ち、将来ストレ−ジ・ノ−ド接続部となる部分に窓４６
1、４６2 を形成する。次いで、ホトレジスト４４およ
びポリシリコン膜４２2 、４２3 をマスクに用いて、例
えばＲＩＥ法によりシ−ス（ＳｉＯ2 ）３２および積層
絶縁膜４０を部分的に除去する。これにより、トレンチ
１２2 、１２3 の側面にＰ型ウェル２４1 が露呈したス
トレ−ジ・ノ−ド接続部４８1 、４８2 が形成される。
【００２１】次に、図８（ａ）〜（ｃ）に示すように、
ホトレジスト４４を除去した後、接続部４８1 、４８2
よりＰ型ウェル２４1 内に、例えばイオン注入法を用い
てＮ型不純物、例えばリン（Ｐ）を打ち込む。これによ
り、Ｐ型ウェル２４1 内にＮ型領域５０1 、５０2 が得
られる。次いで、基板１０の上方全面にリンがド−プさ
れたＮ型ポリシリコン膜を、例えばＣＶＤ法を用いて形
成する。次いで、このポリシリコン膜をトレンチ１２0
〜１２3 内の途中まで残置するようにエッチバックす
る。これにより、ポリシリコン膜５２0 〜５２3 が得ら
れる。Ｎ型領域５０1 とポリシリコン膜４２2 、および
Ｎ型領域５０2 とポリシリコン膜４２3 はそれぞれ、ポ
リシリコン膜５２2 、５２3 を介して電気的に接続され
る。尚、Ｎ型領域５０1 、５０2 はそれぞれ、ポリシリ
コン膜５２2 、５２3 からの不純物拡散によって形成さ
れても良い。
ホトレジスト４４を除去した後、接続部４８1 、４８2
よりＰ型ウェル２４1 内に、例えばイオン注入法を用い
てＮ型不純物、例えばリン（Ｐ）を打ち込む。これによ
り、Ｐ型ウェル２４1 内にＮ型領域５０1 、５０2 が得
られる。次いで、基板１０の上方全面にリンがド−プさ
れたＮ型ポリシリコン膜を、例えばＣＶＤ法を用いて形
成する。次いで、このポリシリコン膜をトレンチ１２0
〜１２3 内の途中まで残置するようにエッチバックす
る。これにより、ポリシリコン膜５２0 〜５２3 が得ら
れる。Ｎ型領域５０1 とポリシリコン膜４２2 、および
Ｎ型領域５０2 とポリシリコン膜４２3 はそれぞれ、ポ
リシリコン膜５２2 、５２3 を介して電気的に接続され
る。尚、Ｎ型領域５０1 、５０2 はそれぞれ、ポリシリ
コン膜５２2 、５２3 からの不純物拡散によって形成さ
れても良い。
【００２２】次に、図９（ａ）〜（ｃ）に示すように、
窒化膜３０をマスクとして用いて、ポリシリコン膜５２
0 〜５２3 の表面領域を、例えば熱酸化法により酸化
し、シリコン酸化膜（ＳｉＯ2 ）５４0 〜５４3 を形成
する。これにより、トレンチ１２0 〜１２3 の周囲には
サヤ状に酸化膜が形成されることとなり、キャパシタ
は、サヤ状の酸化膜で覆われたトレンチ１２0 〜１２3
の内部に形成された形（シ−ス型）となる。
窒化膜３０をマスクとして用いて、ポリシリコン膜５２
0 〜５２3 の表面領域を、例えば熱酸化法により酸化
し、シリコン酸化膜（ＳｉＯ2 ）５４0 〜５４3 を形成
する。これにより、トレンチ１２0 〜１２3 の周囲には
サヤ状に酸化膜が形成されることとなり、キャパシタ
は、サヤ状の酸化膜で覆われたトレンチ１２0 〜１２3
の内部に形成された形（シ−ス型）となる。
【００２３】次に、図１０（ａ）〜（ｃ）に示すよう
に、酸化膜２８、窒化膜３０および積層絶縁膜４０の露
出している部分を除去する。次いで、Ｎ型ウェル２２お
よびＰ型ウェル２４1 、２４2 等における素子形成領域
表面を例えば熱酸化することにより、ゲ−ト酸化膜（Ｓ
ｉＯ2 ）５６、５８1 、５８2 をそれぞれ形成する。次
いで、基板１０の上方全面に、例えばＮ型ポリシリコン
あるいはシリサイド等で成る導電層を、例えばＣＶＤ法
を用いて形成し、この導電層をパタ−ニングすることに
より、メモリセルアレイ領域上にワ−ド線６０1 〜６０
3 、および周辺回路領域上にゲ−ト６２1 、６２2 をそ
れぞれ形成する。次いで、レジスト（図示せず）等をマ
スクに用いて、Ｐ型ウェル２４1 、２４2 内にそれぞれ
Ｎ型不純物、例えばリンをイオン注入し、セルトランジ
スタのＮ型ソ−ス領域７０1 、７０2 、Ｎ型ドレイン領
域７０3 、周辺回路用Ｎチャネル型ＭＯＳＦＥＴのＮ型
ソ−ス／ドレイン領域７２1 、７２2 、並びにＮ型コン
タクト領域７６1 、７６2 を形成する。この時、Ｎ型ソ
−ス領域７０1 、７０2 はそれぞれ、Ｎ型領域５０1、
５０2 と接触することにより、互いに電気的に接続され
る。次いで、上記レジストを除去した後、新たなレジス
ト（図示せず）等形成し、このレジストをマスクに用い
て、Ｎ型ウェル２２にＰ型不純物、例えばボロンをイオ
ン注入し、周辺回路用Ｐチャネル型ＭＯＳＦＥＴのＰ型
ソ−ス／ドレイン領域７４1 、７４2 、並びにＰ型コン
タクト領域７８1 、７８2 を形成する。
に、酸化膜２８、窒化膜３０および積層絶縁膜４０の露
出している部分を除去する。次いで、Ｎ型ウェル２２お
よびＰ型ウェル２４1 、２４2 等における素子形成領域
表面を例えば熱酸化することにより、ゲ−ト酸化膜（Ｓ
ｉＯ2 ）５６、５８1 、５８2 をそれぞれ形成する。次
いで、基板１０の上方全面に、例えばＮ型ポリシリコン
あるいはシリサイド等で成る導電層を、例えばＣＶＤ法
を用いて形成し、この導電層をパタ−ニングすることに
より、メモリセルアレイ領域上にワ−ド線６０1 〜６０
3 、および周辺回路領域上にゲ−ト６２1 、６２2 をそ
れぞれ形成する。次いで、レジスト（図示せず）等をマ
スクに用いて、Ｐ型ウェル２４1 、２４2 内にそれぞれ
Ｎ型不純物、例えばリンをイオン注入し、セルトランジ
スタのＮ型ソ−ス領域７０1 、７０2 、Ｎ型ドレイン領
域７０3 、周辺回路用Ｎチャネル型ＭＯＳＦＥＴのＮ型
ソ−ス／ドレイン領域７２1 、７２2 、並びにＮ型コン
タクト領域７６1 、７６2 を形成する。この時、Ｎ型ソ
−ス領域７０1 、７０2 はそれぞれ、Ｎ型領域５０1、
５０2 と接触することにより、互いに電気的に接続され
る。次いで、上記レジストを除去した後、新たなレジス
ト（図示せず）等形成し、このレジストをマスクに用い
て、Ｎ型ウェル２２にＰ型不純物、例えばボロンをイオ
ン注入し、周辺回路用Ｐチャネル型ＭＯＳＦＥＴのＰ型
ソ−ス／ドレイン領域７４1 、７４2 、並びにＰ型コン
タクト領域７８1 、７８2 を形成する。
【００２４】次に、図３（ａ）〜（ｃ）に示すように、
基板１０上方に、例えばＣＶＤ法を用いて、シリコン酸
化膜（ＳｉＯ2 ）等で成る層間絶縁膜８０を形成する。
次いで、層間絶縁膜８０内に、Ｎ型ドレイン領域７０3
等に通じるコンタクト孔を形成する。次いで、層間絶縁
膜８０上に、例えばシリサイドあるいはアルミニウム合
金等の導電層を、例えばＣＶＤ法あるいはスパッタ法等
を用いて形成し、この導電層をパタ−ニングすることに
より、ビット線等の配線層８２を形成する。次いで、配
線層８２を覆うように層間絶縁膜８０上に、例えばＣＶ
Ｄ法を用いて、シリコン酸化膜（ＳｉＯ2 ）等で成る層
間絶縁膜８４を形成する。次いで、層間絶縁膜８０、８
４内に、Ｎ型コンタクト領域７６1 、７６2 、Ｐ型コン
タクト領域７８1 、７８2 等に通じるコンタクト孔を形
成する。次いで、層間絶縁膜８４上に、例えばアルミニ
ウム合金等の導電層を、例えばスパッタ法等を用いて形
成し、この導電層をパタ−ニングすることにより、配線
層１６へ電位を供給する電極層２０、各種配線層８６1
〜８６3 、各ウェルへ電位を供給する電極層８８1〜８
８3 等を形成する。以上のような工程を経ることによ
り、この発明の第３の実施例に係わる装置が製造され
る。
基板１０上方に、例えばＣＶＤ法を用いて、シリコン酸
化膜（ＳｉＯ2 ）等で成る層間絶縁膜８０を形成する。
次いで、層間絶縁膜８０内に、Ｎ型ドレイン領域７０3
等に通じるコンタクト孔を形成する。次いで、層間絶縁
膜８０上に、例えばシリサイドあるいはアルミニウム合
金等の導電層を、例えばＣＶＤ法あるいはスパッタ法等
を用いて形成し、この導電層をパタ−ニングすることに
より、ビット線等の配線層８２を形成する。次いで、配
線層８２を覆うように層間絶縁膜８０上に、例えばＣＶ
Ｄ法を用いて、シリコン酸化膜（ＳｉＯ2 ）等で成る層
間絶縁膜８４を形成する。次いで、層間絶縁膜８０、８
４内に、Ｎ型コンタクト領域７６1 、７６2 、Ｐ型コン
タクト領域７８1 、７８2 等に通じるコンタクト孔を形
成する。次いで、層間絶縁膜８４上に、例えばアルミニ
ウム合金等の導電層を、例えばスパッタ法等を用いて形
成し、この導電層をパタ−ニングすることにより、配線
層１６へ電位を供給する電極層２０、各種配線層８６1
〜８６3 、各ウェルへ電位を供給する電極層８８1〜８
８3 等を形成する。以上のような工程を経ることによ
り、この発明の第３の実施例に係わる装置が製造され
る。
【００２５】上記構成のシ−ス型キャパシタを有するダ
イナミック型ＲＡＭによれば、Ｎ型ウェル１８1 を介し
て配線層１６へ所定の電位、例えばハ−フＶＣＣレベル
電位等を供給することができる。また、その製造に際し
ては、この種の従来装置で問題となっていた、タ−ミナ
ル・トレンチを形成するための工程を省略することがで
きる。これにより、タ−ミナル・トレンチの側面から酸
化膜を除去するための写真蝕刻工程が無くなり、残留酸
化膜の問題が解消され、配線層とタ−ミナルとの接触抵
抗が増加する等の問題を改善できる。さらに、上記の工
程では、レジストがトレンチ内に残留する確率も、従来
装置の工程に比べ減少させることができ、不純物汚染の
問題も改善できる。
イナミック型ＲＡＭによれば、Ｎ型ウェル１８1 を介し
て配線層１６へ所定の電位、例えばハ−フＶＣＣレベル
電位等を供給することができる。また、その製造に際し
ては、この種の従来装置で問題となっていた、タ−ミナ
ル・トレンチを形成するための工程を省略することがで
きる。これにより、タ−ミナル・トレンチの側面から酸
化膜を除去するための写真蝕刻工程が無くなり、残留酸
化膜の問題が解消され、配線層とタ−ミナルとの接触抵
抗が増加する等の問題を改善できる。さらに、上記の工
程では、レジストがトレンチ内に残留する確率も、従来
装置の工程に比べ減少させることができ、不純物汚染の
問題も改善できる。
【００２６】また、第３の実施例で説明したダイナミッ
ク型ＲＡＭは、例えば“Process Technologies for A H
igh Speed 16MDRAM with Trench Type Cell ，S Yoshik
awaet al.，Symposium on VLSI Technology Digest of
Technical Papers,1989,p67〜p68 ”に紹介されている
ダイナミック型ＲＡＭと同等の効果を得られるように動
作させることもできる。
ク型ＲＡＭは、例えば“Process Technologies for A H
igh Speed 16MDRAM with Trench Type Cell ，S Yoshik
awaet al.，Symposium on VLSI Technology Digest of
Technical Papers,1989,p67〜p68 ”に紹介されている
ダイナミック型ＲＡＭと同等の効果を得られるように動
作させることもできる。
【００２７】すなわち、第３の実施例で説明したダイナ
ミック型ＲＡＭでは、Ｐ型シリコン基板１０内に深いＮ
型ウェル１８2 が形成されているので、電極層８８1 に
は電位Ｖｂｂを、電極層８８2 には電位Ｖｃｃ（電源電
圧）を、電極層８８3 には電位Ｖｓｓを、電極層２０に
は電位Ｖｃｃ／２（プレ−ト電位）をそれぞれ供給する
ことによって、トリプルウェル構造のダイナミック型Ｒ
ＡＭと同様な動作が可能となる。
ミック型ＲＡＭでは、Ｐ型シリコン基板１０内に深いＮ
型ウェル１８2 が形成されているので、電極層８８1 に
は電位Ｖｂｂを、電極層８８2 には電位Ｖｃｃ（電源電
圧）を、電極層８８3 には電位Ｖｓｓを、電極層２０に
は電位Ｖｃｃ／２（プレ−ト電位）をそれぞれ供給する
ことによって、トリプルウェル構造のダイナミック型Ｒ
ＡＭと同様な動作が可能となる。
【００２８】このように、第３の実施例で説明したダイ
ナミック型ＲＡＭに、上記のような電位を供給すれば、
トリプルウェル構造とほぼ等価な動作状態を得ることが
でき、回路パフォ−マンスが向上する、という効果を得
ることができる。
ナミック型ＲＡＭに、上記のような電位を供給すれば、
トリプルウェル構造とほぼ等価な動作状態を得ることが
でき、回路パフォ−マンスが向上する、という効果を得
ることができる。
【００２９】
【発明の効果】以上説明したように、この発明によれ
ば、半導体基体内に形成された配線層に対して簡単に電
位を供給でき、かつ容易に形成できる構造を持つ半導体
装置およびその製造方法を提供できる。
ば、半導体基体内に形成された配線層に対して簡単に電
位を供給でき、かつ容易に形成できる構造を持つ半導体
装置およびその製造方法を提供できる。
【図１】図１はこの発明の第１の実施例に係わる半導体
装置の断面図。
装置の断面図。
【図２】図２はこの発明の第２の実施例に係わる半導体
装置の断面図。
装置の断面図。
【図３】図３はこの発明の第３の実施例に係わる半導体
装置の断面図。
装置の断面図。
【図４】図４はこの発明の第３の実施例に係わる半導体
装置の主要な第１の工程における断面図。
装置の主要な第１の工程における断面図。
【図５】図５はこの発明の第３の実施例に係わる半導体
装置の主要な第２の工程における断面図。
装置の主要な第２の工程における断面図。
【図６】図６はこの発明の第３の実施例に係わる半導体
装置の主要な第３の工程における断面図。
装置の主要な第３の工程における断面図。
【図７】図７はこの発明の第３の実施例に係わる半導体
装置の主要な第４の工程における断面図。
装置の主要な第４の工程における断面図。
【図８】図８はこの発明の第３の実施例に係わる半導体
装置の主要な第５の工程における断面図。
装置の主要な第５の工程における断面図。
【図９】図９はこの発明の第３の実施例に係わる半導体
装置の主要な第６の工程における断面図。
装置の主要な第６の工程における断面図。
【図１０】図１０はこの発明の第３の実施例に係わる半
導体装置の主要な第７の工程における断面図。
導体装置の主要な第７の工程における断面図。
１０…Ｐ型シリコン基板、１２0 〜１２4 …トレンチ、
１４0 〜１４4 …Ｎ型拡散層、１６…埋込型配線層、１
８、１８1 、１８2 …深いＮ型領域（ウェル）、２０…
電極層、２２…Ｎ型ウェル、２４1 、２４2 …Ｐ型ウェ
ル、２６…フィ−ルド酸化膜、２８…シリコン酸化膜、
３０…シリコン窒化膜、３２…シ−ス（シリコン酸化
膜）、３４0 〜３４3 …Ｎ型不純物注入領域、３６…ホ
トレジスト層、３８0 〜３８3 …ポリシリコン膜（プレ
−ト電極）、４０…積層絶縁膜（誘電体膜）、４２0 〜
４２3 …ポリシリコン膜（ストレ−ジ・ノ−ド電極）、
４４…ホトレジスト、４６1 、４６2 …窓、４８1 、４
８2 …ストレ−ジ・ノ−ド接続部、５０1 、５０2 …Ｎ
型領域、５２0 〜５２3 …ポリシリコン膜、５４0 〜５
４3 …シリコン酸化膜、５６…ゲ−ト酸化膜、５８1 、
５８2 …ゲ−ト酸化膜、６０1 〜６０3 …ワ−ド線、６
２1 、６２2 …ゲ−ト、７０1 、７０2 …Ｎ型ソ−ス領
域、７０3 …Ｎ型ドレイン領域、７２1 、７２2 …Ｎ型
ソ−ス／ドレイン領域、７４1 、７４2 …Ｐ型ソ−ス／
ドレイン領域、７６1 、７６2 …Ｎ型コンタクト領域、
７８1 、７８2 …Ｐ型コンタクト領域、８０…層間絶縁
膜、８２…配線層（ビット線）、８４…層間絶縁膜、８
６1 〜８６3 …配線層、８８1 〜８８3 …電極層。
１４0 〜１４4 …Ｎ型拡散層、１６…埋込型配線層、１
８、１８1 、１８2 …深いＮ型領域（ウェル）、２０…
電極層、２２…Ｎ型ウェル、２４1 、２４2 …Ｐ型ウェ
ル、２６…フィ−ルド酸化膜、２８…シリコン酸化膜、
３０…シリコン窒化膜、３２…シ−ス（シリコン酸化
膜）、３４0 〜３４3 …Ｎ型不純物注入領域、３６…ホ
トレジスト層、３８0 〜３８3 …ポリシリコン膜（プレ
−ト電極）、４０…積層絶縁膜（誘電体膜）、４２0 〜
４２3 …ポリシリコン膜（ストレ−ジ・ノ−ド電極）、
４４…ホトレジスト、４６1 、４６2 …窓、４８1 、４
８2 …ストレ−ジ・ノ−ド接続部、５０1 、５０2 …Ｎ
型領域、５２0 〜５２3 …ポリシリコン膜、５４0 〜５
４3 …シリコン酸化膜、５６…ゲ−ト酸化膜、５８1 、
５８2 …ゲ−ト酸化膜、６０1 〜６０3 …ワ−ド線、６
２1 、６２2 …ゲ−ト、７０1 、７０2 …Ｎ型ソ−ス領
域、７０3 …Ｎ型ドレイン領域、７２1 、７２2 …Ｎ型
ソ−ス／ドレイン領域、７４1 、７４2 …Ｐ型ソ−ス／
ドレイン領域、７６1 、７６2 …Ｎ型コンタクト領域、
７８1 、７８2 …Ｐ型コンタクト領域、８０…層間絶縁
膜、８２…配線層（ビット線）、８４…層間絶縁膜、８
６1 〜８６3 …配線層、８８1 〜８８3 …電極層。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 27/108 H01L 21/822 H01L 21/8242 H01L 27/04
Claims (7)
- 【請求項１】 第１導電型の半導体基体と、 前記基体内に形成された、前記基体の表面に接する第２
導電型の半導体領域と、 前記基体内に形成された、少なくとも一つのトレンチが
前記半導体領域内に配置されているトレンチ群と、前記基体の表面から離れた前記基体の内部領域に形成さ
れ、 前記トレンチ群を成す各トレンチそれぞれの少なく
とも底に接し、かつ互いに接触している第２導電型の拡
散領域群により構成され、これら拡散領域群のうち、前
記半導体領域内に配置されている少なくとも一つのトレ
ンチの底に接する拡散領域が前記半導体領域に接触され
ている第２導電型の埋込半導体領域と、 前記半導体領域に電気的に接続された、この半導体領域
を介して前記埋込半導体領域に所定の電位を与える電極
とを具備することを特徴とする半導体装置。 - 【請求項２】 前記トレンチ群は、前記半導体領域内に
配置されている少なくとも一つトレンチから離れた位置
に配置されている、メモリセルを構成するためのトレン
チ群と、 前記メモリセルを構成するためのトレンチ群と、前記半
導体領域内に配置されている少なくとも一つのトレンチ
との間に配置されている、前記埋込半導体領域を構成す
る前記拡散領域を形成するための少なくとも一つのトレ
ンチと を含み、 前記メモリセルを構成するためのトレンチ群それぞれの
少なくとも底に接する拡散領域群が、前記拡散領域を形
成するための少なくとも一つのトレンチの少なくとも底
に接する拡散領域を介して、前記半導体領域内に配置さ
れている少なくとも一つのトレンチの少なくとも底に接
する拡散領域に接続されている ことを特徴とする請求項
１に記載の半導体装置。 - 【請求項３】 前記基体内に形成された、前記基体の表
面に接する、周辺回路用のトランジスタを構成するため
の領域として用いられている第２導電型の他の半導体領
域を、さらに具備し、 前記半導体領域の、前記基体の表面からの深さが、前記
他の半導体領域の、前記基体の表面からの深さと、実質
的に同じ深さとされている ことを特徴とする請求項１お
よび請求項２いずれかに記載の半導体装置。 - 【請求項４】 前記トレンチ群を成す各トレンチ内には
それぞれ、メモリセルのキャパシタを構成するためのキ
ャパシタ構造体が形成され、これらキャパシタ構造体は
おのおの、同一の構造を有していることを特徴とする請
求項１乃至請求項３いずれか一項に記載の半導体装置。 - 【請求項５】 前記キャパシタ構造体はそれぞれ、スト
レージ・ノード電極となる部分を含み、 前記メモリセルを構成するためのトレンチ群に対しての
み、前記ストレージ・ノード電極となる部分にのみ、ゲ
ートをワード線に結合し、ワード線の電位に応じて、前
記ストレージ・ノード電極をビット線に結合させるセル
トランジスタが設けられていることを特徴とする請求項
２乃至請求項４いずれか一項に記載の半導体装置。 - 【請求項６】 第１導電型の半導体基体内に、前記基体
の表面に接する第２導電型の半導体領域を形成する工程
と、 前記基体内に、少なくとも一つのトレンチが前記半導体
領域内に配置されているトレンチ群を形成する工程と、前記基体の表面から離れた前記基体の内部領域に、 前記
トレンチ群を成す各トレンチそれぞれの少なくとも底か
ら第２導電型の不純物を拡散させ、互いに接触している
第２導電型の拡散領域群により構成され、これら拡散領
域群のうち、前記半導体領域内に配置されている少なく
とも一つのトレンチの底に接する拡散領域が前記半導体
領域に接触されている第２導電型の埋込半導体領域を形
成する工程と、 前記半導体領域に、この半導体領域を介して前記埋込半
導体領域に所定の電位を与える電極を電気的に接続する
工程とを具備することを特徴とする半導体装置の製造方
法。 - 【請求項７】 前記基体内に、前記基体の表面に接す
る、周辺回路用のトラ ンジスタを構成するための領域と
して用いられる第２導電型の他の半導体領域を形成する
工程を具備し、前記半導体領域を、前記他の半導体領域
と同時に形成することを特徴とする請求項６に記載の半
導体装置の製造方法。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4074485A JP2904635B2 (ja) | 1992-03-30 | 1992-03-30 | 半導体装置およびその製造方法 |
| KR1019930004868A KR0178800B1 (ko) | 1992-03-30 | 1993-03-27 | 반도체 장치 및 그 제조 방법 |
| EP93105240A EP0563879B1 (en) | 1992-03-30 | 1993-03-30 | Semiconductor memory device and method of fabricating the same |
| DE69331534T DE69331534T2 (de) | 1992-03-30 | 1993-03-30 | Halbleiter-Speicherbauteil und Verfahren zu seiner Herstellung |
| US08/430,287 US5691550A (en) | 1992-03-30 | 1995-04-28 | Semiconductor device and method of manufacturing the same |
| US08/890,376 US5959324A (en) | 1992-03-30 | 1997-07-11 | Semiconductor device including an improved terminal structure |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4074485A JP2904635B2 (ja) | 1992-03-30 | 1992-03-30 | 半導体装置およびその製造方法 |
Publications (2)
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