JPH10189770A - 半導体装置 - Google Patents
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- JPH10189770A JPH10189770A JP8345092A JP34509296A JPH10189770A JP H10189770 A JPH10189770 A JP H10189770A JP 8345092 A JP8345092 A JP 8345092A JP 34509296 A JP34509296 A JP 34509296A JP H10189770 A JPH10189770 A JP H10189770A
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Abstract
(57)【要約】
【目的】 領域による高低差を緩和し、形成されるコン
タクトホールの深さの差を少なくして、配線パターンの
精度を向上させると共に信頼性の向上を図る。 【構成】 周辺回路領域Ａとメモリセル領域Ｂとにゲー
ト電極４、ｎ型拡散層３を有するＭＯＳＦＥＴと形成
し、第１層間絶縁膜６を形成する。領域ＢにＧＮＤ配線
７を形成すると共に領域Ａにダミー配線７ａを形成す
る。第２層間絶縁膜８を形成し、領域Ｂにポリシリコン
抵抗配線９を形成すると共に領域Ａにダミー配線９ａを
形成する。第３層間絶縁膜１０を形成し、領域Ａにおい
てゲート電極上にコンタクトホール１１ａを形成し、領
域Ｂにおいて拡散層３上にコンタクトホール１１ｂを形
成する。Ａｌ配線１２を形成する。
タクトホールの深さの差を少なくして、配線パターンの
精度を向上させると共に信頼性の向上を図る。 【構成】 周辺回路領域Ａとメモリセル領域Ｂとにゲー
ト電極４、ｎ型拡散層３を有するＭＯＳＦＥＴと形成
し、第１層間絶縁膜６を形成する。領域ＢにＧＮＤ配線
７を形成すると共に領域Ａにダミー配線７ａを形成す
る。第２層間絶縁膜８を形成し、領域Ｂにポリシリコン
抵抗配線９を形成すると共に領域Ａにダミー配線９ａを
形成する。第３層間絶縁膜１０を形成し、領域Ａにおい
てゲート電極上にコンタクトホール１１ａを形成し、領
域Ｂにおいて拡散層３上にコンタクトホール１１ｂを形
成する。Ａｌ配線１２を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置に関し、
特にコンタクト開口時の深さの差を装置内部でなくし、
下層配線と上層配線との間で安定した接続を行うことを
可能ならしめた半導体装置に関するものである。
特にコンタクト開口時の深さの差を装置内部でなくし、
下層配線と上層配線との間で安定した接続を行うことを
可能ならしめた半導体装置に関するものである。
【０００２】
【従来の技術】ＳＲＡＭなどの半導体装置では、メモリ
セル領域ではＭＯＳトランジスタ上に電源配線や負荷と
なる抵抗配線やＴＦＴが形成されるため、周辺回路領域
との間に大きな段差が形成される。そのため、メモリセ
ル領域と周辺回路領域とに同時にコンタクトホールを開
口しようとする場合には、異なる深さのコンタクトホー
ルを開口しなければならないため、さまざまな問題が生
じる。
セル領域ではＭＯＳトランジスタ上に電源配線や負荷と
なる抵抗配線やＴＦＴが形成されるため、周辺回路領域
との間に大きな段差が形成される。そのため、メモリセ
ル領域と周辺回路領域とに同時にコンタクトホールを開
口しようとする場合には、異なる深さのコンタクトホー
ルを開口しなければならないため、さまざまな問題が生
じる。
【０００３】図４は、従来のＳＲＡＭのメモリセル領域
と周辺回路領域を含む部分での断面図である。図４にお
いて、周辺回路領域をＡ、メモリセル領域をＢにて示
す。図４において、１はｐ型シリコン基板、２は、素子
間を分離するフィールド絶縁膜、３は、ソース・ドレイ
ン領域を構成するｎ型拡散層、４は、ポリシリコンまた
はポリサイドにて形成されたゲート電極、５は、ゲート
電極４の側面に形成された絶縁膜からなるサイドウォー
ル、６は第１層間絶縁膜、７は、高融点金属シリサイド
からなるＧＮＤ配線、８は第２層間絶縁膜、９はポリシ
リコン抵抗配線、１０は第３層間絶縁膜、１１ａは、周
辺回路領域Ａのゲート電極４上に開口されたコンタクト
ホール、１１ｂは、メモリセル領域Ｂのｎ型拡散層３上
に開口されたコンタクトホール、１２はＡｌ配線であ
る。
と周辺回路領域を含む部分での断面図である。図４にお
いて、周辺回路領域をＡ、メモリセル領域をＢにて示
す。図４において、１はｐ型シリコン基板、２は、素子
間を分離するフィールド絶縁膜、３は、ソース・ドレイ
ン領域を構成するｎ型拡散層、４は、ポリシリコンまた
はポリサイドにて形成されたゲート電極、５は、ゲート
電極４の側面に形成された絶縁膜からなるサイドウォー
ル、６は第１層間絶縁膜、７は、高融点金属シリサイド
からなるＧＮＤ配線、８は第２層間絶縁膜、９はポリシ
リコン抵抗配線、１０は第３層間絶縁膜、１１ａは、周
辺回路領域Ａのゲート電極４上に開口されたコンタクト
ホール、１１ｂは、メモリセル領域Ｂのｎ型拡散層３上
に開口されたコンタクトホール、１２はＡｌ配線であ
る。
【０００４】図５は、周辺回路領域にバイポーラトラン
ジスタを形成した場合の製造途中段階での断面図であっ
て、図４と共通する部分には同一の参照番号が付せられ
ているので、重複する説明は省略する。図４において、
３ａはエミッタ領域であるｎ型拡散層、１３は、ゲート
電極および基板上に形成された層間絶縁膜、１４は、ｎ
型不純物がドープされたポリシリコンエミッタ電極であ
り、１１ｃは、ポリシリコンエミッタ電極１４上に開口
されたコンタクトホールである。
ジスタを形成した場合の製造途中段階での断面図であっ
て、図４と共通する部分には同一の参照番号が付せられ
ているので、重複する説明は省略する。図４において、
３ａはエミッタ領域であるｎ型拡散層、１３は、ゲート
電極および基板上に形成された層間絶縁膜、１４は、ｎ
型不純物がドープされたポリシリコンエミッタ電極であ
り、１１ｃは、ポリシリコンエミッタ電極１４上に開口
されたコンタクトホールである。
【０００５】なお、層間絶縁膜に形成されるビアホール
を介して下層の配線層と上層の配線層とを接続する技術
に関しては以下の従来例が知られている。半導体素子
の形成された領域上と、半導体素子の形成されていない
領域上とに下層配線層が形成され、その上に層間絶縁膜
が形成され、それぞれの下層配線層上にビアホールが形
成される場合に、半導体素子の形成されていない領域に
おいては、下層配線の下に段差緩衝用のダミーパターン
を複数層設ける（特開平７−１５３７５６号公報）。
ビアホールが開口される下層配線層の周辺の同一面上に
ダミーパッドを形成しておき、その上に層間絶縁膜を形
成しビアホールの開口後、上層配線層を形成する（特開
平４−２１８９１８号公報）。
を介して下層の配線層と上層の配線層とを接続する技術
に関しては以下の従来例が知られている。半導体素子
の形成された領域上と、半導体素子の形成されていない
領域上とに下層配線層が形成され、その上に層間絶縁膜
が形成され、それぞれの下層配線層上にビアホールが形
成される場合に、半導体素子の形成されていない領域に
おいては、下層配線の下に段差緩衝用のダミーパターン
を複数層設ける（特開平７−１５３７５６号公報）。
ビアホールが開口される下層配線層の周辺の同一面上に
ダミーパッドを形成しておき、その上に層間絶縁膜を形
成しビアホールの開口後、上層配線層を形成する（特開
平４−２１８９１８号公報）。
【０００６】
【発明が解決しようとする課題】図４に示されるよう
に、従来の半導体装置では、周辺回路領域Ａとメモリセ
ル領域Ｂとで形成されるコンタクトホールの深さに大き
な差が生じる。而して、コンタクトホール開口のための
エッチング工程では、深い方のコンタクトホール１１ｂ
が完全に形成できるまでエッチングを続ける必要がある
ため、浅い方のコンタクトホール１１ａでは、ゲート電
極のＣの部分に損傷が発生する。このような損傷は、コ
ンタクトの接続信頼性上好ましくなく、またエッチング
により発生したポリシリコンなどが以降の工程中にゴミ
などの異物の発生源となり好ましくない。
に、従来の半導体装置では、周辺回路領域Ａとメモリセ
ル領域Ｂとで形成されるコンタクトホールの深さに大き
な差が生じる。而して、コンタクトホール開口のための
エッチング工程では、深い方のコンタクトホール１１ｂ
が完全に形成できるまでエッチングを続ける必要がある
ため、浅い方のコンタクトホール１１ａでは、ゲート電
極のＣの部分に損傷が発生する。このような損傷は、コ
ンタクトの接続信頼性上好ましくなく、またエッチング
により発生したポリシリコンなどが以降の工程中にゴミ
などの異物の発生源となり好ましくない。
【０００７】また、図５に示すバイポーラトランジスタ
を含む半導体装置の場合、ポリシリコンエミッタ電極１
４は浅いコンタクトホール１１ｃの底、Ｄの位置に損傷
を受け、トランジスタ特性が劣化する。例えばｎｐｎト
ランジスタの場合、ｎ型のポリシリコンエミッタ電極の
膜厚が薄くなったことにより、ポリシリコンエミッタ電
極中でのホールの再結合が減少し、バイポーラトランジ
スタの電流増幅率ｈＦＥが低下する。
を含む半導体装置の場合、ポリシリコンエミッタ電極１
４は浅いコンタクトホール１１ｃの底、Ｄの位置に損傷
を受け、トランジスタ特性が劣化する。例えばｎｐｎト
ランジスタの場合、ｎ型のポリシリコンエミッタ電極の
膜厚が薄くなったことにより、ポリシリコンエミッタ電
極中でのホールの再結合が減少し、バイポーラトランジ
スタの電流増幅率ｈＦＥが低下する。
【０００８】また、Ａｌ配線１２の下地層に大きな段差
が存在している場合にはＡｌのパターニングに困難が生
じる。すなわち、第１に、段差のあるウェハ上に塗付さ
れたフォトレジストは、場所によって異なった膜厚に形
成され、そして膜厚が異なっている場合には、同じ露光
時間により露光しても露光後のレジスト幅が異なってし
まうため、でき上がりの配線幅も異なってくる。そのた
め、図６に示すようにマスク設計を行い、メモリセル部
の配線幅と周辺部の配線幅を同一寸法に設計して
も、標高の高い領域での配線幅に比較して標高の低い
領域での配線幅が細く形成され、結果的に周辺回路領
域のＡｌ配線の対コンタクトマージンがメモリセル領
域のコンタクトマージンよりも小さくなってしまう。
このことを回避するには、Ａｌ配線の幅やコンタクト径
をチップ内の場所によって変えることが考えられるが、
マスク設計が煩雑になり得策ではない。段差の大きい基
板表面でのＡｌのパターニング時の第２の問題点は、基
板上に形成された段差に対して焦点深度が不足して解像
できない領域が発生し、その結果精度の高いパターンの
形成が困難となることである。よって、本発明の解決す
べき課題は、ウェハ面内での高低差を緩和し開口すべき
コンタクトホールの深さの差を少なくして、これにより
上層配線のパターニングを精度よく行い得るようにする
とともに下層配線と上層配線との間の安定した接続を可
能にすることである。
が存在している場合にはＡｌのパターニングに困難が生
じる。すなわち、第１に、段差のあるウェハ上に塗付さ
れたフォトレジストは、場所によって異なった膜厚に形
成され、そして膜厚が異なっている場合には、同じ露光
時間により露光しても露光後のレジスト幅が異なってし
まうため、でき上がりの配線幅も異なってくる。そのた
め、図６に示すようにマスク設計を行い、メモリセル部
の配線幅と周辺部の配線幅を同一寸法に設計して
も、標高の高い領域での配線幅に比較して標高の低い
領域での配線幅が細く形成され、結果的に周辺回路領
域のＡｌ配線の対コンタクトマージンがメモリセル領
域のコンタクトマージンよりも小さくなってしまう。
このことを回避するには、Ａｌ配線の幅やコンタクト径
をチップ内の場所によって変えることが考えられるが、
マスク設計が煩雑になり得策ではない。段差の大きい基
板表面でのＡｌのパターニング時の第２の問題点は、基
板上に形成された段差に対して焦点深度が不足して解像
できない領域が発生し、その結果精度の高いパターンの
形成が困難となることである。よって、本発明の解決す
べき課題は、ウェハ面内での高低差を緩和し開口すべき
コンタクトホールの深さの差を少なくして、これにより
上層配線のパターニングを精度よく行い得るようにする
とともに下層配線と上層配線との間の安定した接続を可
能にすることである。
【０００９】
【課題を解決するための手段】上述した課題を解決する
ための本発明による半導体装置は、半導体基板の表面領
域内および／または半導体基板上に複数の下層導電体層
が形成され、その上に層間絶縁膜を介して１ないし複数
の中間配線層が形成され、さらにその上に層間絶縁膜を
介して上層配線層が形成され、前記下層導電体層上に開
口されたコンタクトホールを介して該下層導電体層と前
記上層配線層とが接続されているものであって、近傍に
回路動作に必要な中間配線層が形成されていないコンタ
クトホール層の近傍には前記中間配線層と同一の材料で
同時に形成されたダミー配線が配置されていることを特
徴としている。
ための本発明による半導体装置は、半導体基板の表面領
域内および／または半導体基板上に複数の下層導電体層
が形成され、その上に層間絶縁膜を介して１ないし複数
の中間配線層が形成され、さらにその上に層間絶縁膜を
介して上層配線層が形成され、前記下層導電体層上に開
口されたコンタクトホールを介して該下層導電体層と前
記上層配線層とが接続されているものであって、近傍に
回路動作に必要な中間配線層が形成されていないコンタ
クトホール層の近傍には前記中間配線層と同一の材料で
同時に形成されたダミー配線が配置されていることを特
徴としている。
【００１０】
【発明の実施の形態】本発明による半導体装置は、メモ
リセル領域ＢにＭＯＳトランジスタ（３、４）が、周辺
回路領域ＡにＭＯＳトランジスタ（３、４）またはバイ
ポーラトランジスタ（３ａ、１４）が形成され、その上
に層間絶縁膜（６、８）を介して１ないし複数の中間配
線層が形成され、さらにその上に層間絶縁膜（１０）を
介して上層配線層（１２）が形成され、メモリセル領域
に形成されたＭＯＳトランジスタのソース・ドレイン拡
散層（３）上、および、周辺回路領域に形成されたＭＯ
Ｓトランジスタのゲート電極（４）またはバイポーラト
ランジスタのエミッタ電極（１４）上にコンタクトホー
ルが開口され、コンタクトホールを介してメモリセル領
域の前記ソース・ドレイン拡散層、および、周辺回路領
域の前記ゲート電極または前記エミッタ電極と前記上層
配線層とが接続されているものであって、メモリセル領
域に形成されたコンタクトホール（１１ｂ）の近傍には
回路動作に必要な中間配線層（７、９）が形成され、周
辺回路領域に形成されたコンタクトホール（１１ａ、１
１ｃ）の近傍には前記回路動作に必要な中間配線層と同
一材料で同時に形成されたダミー配線（７ａ、９ａ）が
配置されていることを特徴としている。
リセル領域ＢにＭＯＳトランジスタ（３、４）が、周辺
回路領域ＡにＭＯＳトランジスタ（３、４）またはバイ
ポーラトランジスタ（３ａ、１４）が形成され、その上
に層間絶縁膜（６、８）を介して１ないし複数の中間配
線層が形成され、さらにその上に層間絶縁膜（１０）を
介して上層配線層（１２）が形成され、メモリセル領域
に形成されたＭＯＳトランジスタのソース・ドレイン拡
散層（３）上、および、周辺回路領域に形成されたＭＯ
Ｓトランジスタのゲート電極（４）またはバイポーラト
ランジスタのエミッタ電極（１４）上にコンタクトホー
ルが開口され、コンタクトホールを介してメモリセル領
域の前記ソース・ドレイン拡散層、および、周辺回路領
域の前記ゲート電極または前記エミッタ電極と前記上層
配線層とが接続されているものであって、メモリセル領
域に形成されたコンタクトホール（１１ｂ）の近傍には
回路動作に必要な中間配線層（７、９）が形成され、周
辺回路領域に形成されたコンタクトホール（１１ａ、１
１ｃ）の近傍には前記回路動作に必要な中間配線層と同
一材料で同時に形成されたダミー配線（７ａ、９ａ）が
配置されていることを特徴としている。
【００１１】［作用］本発明によれば、形成すべきコン
タクトホールの周辺に中間配線層が形成されていないと
きには、中間配線層と同層で同一材料からなるダミー配
線がそのコンタクトホールの周辺に配置される。これに
より、二つの効果が期待できる。 中間配線層が形成されている領域と形成されていな
い領域とで高低差が少なくなる。 中間配線層が形成されている領域に形成されるコン
タクトホールの深さと、中間配線層が形成されていない
領域に形成されるコンタクトホールの深さとの差が少な
くなる。
タクトホールの周辺に中間配線層が形成されていないと
きには、中間配線層と同層で同一材料からなるダミー配
線がそのコンタクトホールの周辺に配置される。これに
より、二つの効果が期待できる。 中間配線層が形成されている領域と形成されていな
い領域とで高低差が少なくなる。 中間配線層が形成されている領域に形成されるコン
タクトホールの深さと、中間配線層が形成されていない
領域に形成されるコンタクトホールの深さとの差が少な
くなる。
【００１２】上記の結果、塗付されたフォトレジスト
の膜厚がウェハ面内で均一化されるとともにフォトレジ
スト露光時に面内全領域が焦点深度の範囲内に納まるこ
とから、パターニングの精度が向上する。さらに、上記
により、浅い方のコンタクトホールのオーバーエッチ
ングの程度が緩和され、ポリシリコン電極などの損傷が
軽減され膜減りが少なくなることにより、素子特性の劣
化、接続信頼性の低下を防止することができる。
の膜厚がウェハ面内で均一化されるとともにフォトレジ
スト露光時に面内全領域が焦点深度の範囲内に納まるこ
とから、パターニングの精度が向上する。さらに、上記
により、浅い方のコンタクトホールのオーバーエッチ
ングの程度が緩和され、ポリシリコン電極などの損傷が
軽減され膜減りが少なくなることにより、素子特性の劣
化、接続信頼性の低下を防止することができる。
【００１３】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１は、本発明の第１の実施例を示す半導
体装置の断面図である。図の左側部分が周辺回路領域Ａ
であり、図の右側部分がメモリセル領域Ｂである。この
実施例では、周辺回路領域Ａでは、ゲート電極が上層の
Ａｌ配線に接続され、メモリセル領域Ｂでは、ソース・
ドレイン拡散層がビット線であるＡｌ配線と接続されて
いる。
て説明する。図１は、本発明の第１の実施例を示す半導
体装置の断面図である。図の左側部分が周辺回路領域Ａ
であり、図の右側部分がメモリセル領域Ｂである。この
実施例では、周辺回路領域Ａでは、ゲート電極が上層の
Ａｌ配線に接続され、メモリセル領域Ｂでは、ソース・
ドレイン拡散層がビット線であるＡｌ配線と接続されて
いる。
【００１４】図１に示される半導体装置を製造するに
は、まずｐ型シリコン基板１上にＬＯＣＯＳ法により膜
厚３５００Å程度のフィールド酸化膜２を形成する。次
に、領域Ａ、Ｂの双方に熱酸化により膜厚１００Å程度
のゲート酸化膜を形成した後、ＣＶＤ法により多結晶シ
リコンを約２０００〜４０００Å程度成長させ、ＰＯＣ
ｌ3 を原料としてガラス層を形成して熱処理を行って多
結晶シリコンを低抵抗化した後に、パターニングしてゲ
ート電極４を形成する。その後、ゲート電極４をマスク
としてリン（Ｐ）を１×１０13／ｃｍ2 のドーズ量でイ
オン注入した後、シリコン酸化膜を１０００Å程度全面
に成長させ異方性エッチングを行ってサイドウォール５
を形成する。そして、ゲート電極４とサイドウォール５
をマスクとしてヒ素（Ａｓ）を１×１０15／ｃｍ2 のド
ーズ量でイオン注入してＬＤＤ構造のｎ型拡散層３を形
成する。その後、ＣＶＤ法によりシリコン酸化膜を１０
００Å程度成長させて第１層間絶縁膜６を形成する。
は、まずｐ型シリコン基板１上にＬＯＣＯＳ法により膜
厚３５００Å程度のフィールド酸化膜２を形成する。次
に、領域Ａ、Ｂの双方に熱酸化により膜厚１００Å程度
のゲート酸化膜を形成した後、ＣＶＤ法により多結晶シ
リコンを約２０００〜４０００Å程度成長させ、ＰＯＣ
ｌ3 を原料としてガラス層を形成して熱処理を行って多
結晶シリコンを低抵抗化した後に、パターニングしてゲ
ート電極４を形成する。その後、ゲート電極４をマスク
としてリン（Ｐ）を１×１０13／ｃｍ2 のドーズ量でイ
オン注入した後、シリコン酸化膜を１０００Å程度全面
に成長させ異方性エッチングを行ってサイドウォール５
を形成する。そして、ゲート電極４とサイドウォール５
をマスクとしてヒ素（Ａｓ）を１×１０15／ｃｍ2 のド
ーズ量でイオン注入してＬＤＤ構造のｎ型拡散層３を形
成する。その後、ＣＶＤ法によりシリコン酸化膜を１０
００Å程度成長させて第１層間絶縁膜６を形成する。
【００１５】次に、スパッタ法により全面にタングステ
ンシリサイド（ＷＳｉ）を１０００Å程度の膜厚に堆積
し、これをパターニングしてメモリセル領域ＢにＧＮＤ
配線７を形成する。このとき、同時に周辺回路領域Ａに
おいても、将来コンタクトホールの形成される領域から
は０．４μｍ〜１μｍ離れた位置にダミー配線７ａを形
成する。次に、ＣＶＤ法によりシリコン酸化膜を１００
０Å程度成長させて第２層間絶縁膜８を形成し、引き続
き、ＣＶＤ法により多結晶シリコンを８００Å程度の膜
厚に成長させ、パターニングを行って、メモリセル領域
Ｂにポリシリコン抵抗配線９を形成する。このときも同
様に、周辺回路領域Ａにおいても、将来コンタクトホー
ルの形成される領域からは０．４μｍ〜１μｍ離れた位
置にダミー配線９ａを同時に形成する。さらに、ＣＶＤ
法によりＢＰＳＧ膜を３０００〜５０００Åの膜厚に成
長させ、平坦性をよくするために熱処理を施して第３層
間絶縁膜１０を形成する。
ンシリサイド（ＷＳｉ）を１０００Å程度の膜厚に堆積
し、これをパターニングしてメモリセル領域ＢにＧＮＤ
配線７を形成する。このとき、同時に周辺回路領域Ａに
おいても、将来コンタクトホールの形成される領域から
は０．４μｍ〜１μｍ離れた位置にダミー配線７ａを形
成する。次に、ＣＶＤ法によりシリコン酸化膜を１００
０Å程度成長させて第２層間絶縁膜８を形成し、引き続
き、ＣＶＤ法により多結晶シリコンを８００Å程度の膜
厚に成長させ、パターニングを行って、メモリセル領域
Ｂにポリシリコン抵抗配線９を形成する。このときも同
様に、周辺回路領域Ａにおいても、将来コンタクトホー
ルの形成される領域からは０．４μｍ〜１μｍ離れた位
置にダミー配線９ａを同時に形成する。さらに、ＣＶＤ
法によりＢＰＳＧ膜を３０００〜５０００Åの膜厚に成
長させ、平坦性をよくするために熱処理を施して第３層
間絶縁膜１０を形成する。
【００１６】次に、フォトリソグラフィ法および反応性
イオンエッチングにより、周辺回路領域Ａではゲート電
極４の表面を露出させるコンタクトホール１１ａを、メ
モリセル領域Ｂ領域では、ｎ型拡散層３の表面を露出さ
せるコンタクトホール１１ｂを、それぞれ０．５μｍ×
０．５μｍ程度の大きさに開口する。続いて、スパッタ
法により膜厚３０００Å程度のＡｌ膜を堆積し、これを
パターニングしてＡｌ配線１２を形成する。
イオンエッチングにより、周辺回路領域Ａではゲート電
極４の表面を露出させるコンタクトホール１１ａを、メ
モリセル領域Ｂ領域では、ｎ型拡散層３の表面を露出さ
せるコンタクトホール１１ｂを、それぞれ０．５μｍ×
０．５μｍ程度の大きさに開口する。続いて、スパッタ
法により膜厚３０００Å程度のＡｌ膜を堆積し、これを
パターニングしてＡｌ配線１２を形成する。
【００１７】図２は、本発明の第２の実施例を示す半導
体装置の製造途中段階での断面図である。図２におい
て、図１に示す第１の実施例の部分と同等の部分には同
一の参照番号が付せられているので、重複した説明は省
略する。メモリセル領域ＢにおいてＬＤＤ構造のＭＯＳ
トランジスタを形成し、周辺回路領域Ａにおいてｎｐｎ
バイポーラトランジスタのコレクタ領域とベース領域
（いずれも図示せず）を形成した後、ＣＶＤ法によりシ
リコン酸化膜を１０００Å程度の膜厚に堆積して層間絶
縁膜１３を形成し、フォトリソグラフィ法およびドライ
エッチングによりエミッタ形成領域上に開口を形成す
る。次に、ＣＶＤ法により多結晶シリコンを１５００Å
程度の膜厚に堆積し、リン拡散を行って低抵抗化した後
パターニングしてポリシリコンエミッタ電極１４を形成
する。この工程中において、エミッタ電極１４の下面に
はエミッタ電極からのリン拡散により、エミッタ領域と
なるｎ型拡散層３ａが形成される。
体装置の製造途中段階での断面図である。図２におい
て、図１に示す第１の実施例の部分と同等の部分には同
一の参照番号が付せられているので、重複した説明は省
略する。メモリセル領域ＢにおいてＬＤＤ構造のＭＯＳ
トランジスタを形成し、周辺回路領域Ａにおいてｎｐｎ
バイポーラトランジスタのコレクタ領域とベース領域
（いずれも図示せず）を形成した後、ＣＶＤ法によりシ
リコン酸化膜を１０００Å程度の膜厚に堆積して層間絶
縁膜１３を形成し、フォトリソグラフィ法およびドライ
エッチングによりエミッタ形成領域上に開口を形成す
る。次に、ＣＶＤ法により多結晶シリコンを１５００Å
程度の膜厚に堆積し、リン拡散を行って低抵抗化した後
パターニングしてポリシリコンエミッタ電極１４を形成
する。この工程中において、エミッタ電極１４の下面に
はエミッタ電極からのリン拡散により、エミッタ領域と
なるｎ型拡散層３ａが形成される。
【００１８】続いて、第１の実施例の場合と同様に、層
間絶縁膜６、８、１０の堆積が行われ、メモリセル領域
ＢではＧＮＤ配線７、ポリシリコン抵抗配線９が形成さ
れ、これと同時に周辺回路領域Ａにおいてはダミー配線
７ａ、９ａが形成され、さらに、ｎ型拡散層３の表面と
ポリシリコンエミッタ電極１４の表面を露出させるコン
タクトホール１１ｂ、１１ｃが開口される。その後、Ａ
ｌの堆積とそのパターニングによりＡｌ配線が形成され
るが、その図示は省略されている。コンタクトホールの
開口工程において、周辺回路領域Ａとメモリセル領域Ｂ
とでコンタクトホールの深さの差が少なくなったことに
より、ポリシリコンエミッタ電極１４表面の損傷は緩和
され、その結果、トランジスタの電流増幅率ｈＦＥの低
下は防止される。図３に、本実施例によるトランジスタ
の電流増幅率ｈＦＥのコレクタ電流依存性を従来例の場
合と対比して示す。
間絶縁膜６、８、１０の堆積が行われ、メモリセル領域
ＢではＧＮＤ配線７、ポリシリコン抵抗配線９が形成さ
れ、これと同時に周辺回路領域Ａにおいてはダミー配線
７ａ、９ａが形成され、さらに、ｎ型拡散層３の表面と
ポリシリコンエミッタ電極１４の表面を露出させるコン
タクトホール１１ｂ、１１ｃが開口される。その後、Ａ
ｌの堆積とそのパターニングによりＡｌ配線が形成され
るが、その図示は省略されている。コンタクトホールの
開口工程において、周辺回路領域Ａとメモリセル領域Ｂ
とでコンタクトホールの深さの差が少なくなったことに
より、ポリシリコンエミッタ電極１４表面の損傷は緩和
され、その結果、トランジスタの電流増幅率ｈＦＥの低
下は防止される。図３に、本実施例によるトランジスタ
の電流増幅率ｈＦＥのコレクタ電流依存性を従来例の場
合と対比して示す。
【００１９】以上好ましい実施例について説明したが、
本発明はこれら実施例に限定されるものではなく、特許
請求の範囲に記載された範囲内において各種の変更が可
能なものである。例えば、ゲート電極はポリシリコンに
代えポリサイドなど他の材料を用いて形成することがで
き、またコンタクトホール内は配線材料であるＡｌによ
り充填するのではなくタングステン（Ｗ）などの材料に
て埋め込むこともできる。また、本発明は、ＳＲＡＭば
かりではなくＤＲＡＭや他の一般的な半導体装置にも適
用が可能なものである。
本発明はこれら実施例に限定されるものではなく、特許
請求の範囲に記載された範囲内において各種の変更が可
能なものである。例えば、ゲート電極はポリシリコンに
代えポリサイドなど他の材料を用いて形成することがで
き、またコンタクトホール内は配線材料であるＡｌによ
り充填するのではなくタングステン（Ｗ）などの材料に
て埋め込むこともできる。また、本発明は、ＳＲＡＭば
かりではなくＤＲＡＭや他の一般的な半導体装置にも適
用が可能なものである。
【００２０】
【発明の効果】以上説明したように、本発明による半導
体装置は下層配線と上層配線とをコンタクトホールを介
して接続する際に周囲に中間配線層が形成されているコ
ンタクトホールと周囲に中間配線層が形成されていない
コンタクトホールとが混在している場合には、周囲に中
間配線層が形成されていないコンタクトホールの周囲に
中間配線層と同時に形成されたダミー配線を形成するも
のであるので、以下の効果を享受することができる。 中間配線層が形成されている領域と形成されていな
い領域とが混在しているウェハ上で基板表面に形成され
る高低差を少なくすることができる。 中間配線層が形成されている領域に形成されるコン
タクトホールの深さと、中間配線層が形成されていない
領域に形成されるコンタクトホールの深さとの差を少な
くすることができる。
体装置は下層配線と上層配線とをコンタクトホールを介
して接続する際に周囲に中間配線層が形成されているコ
ンタクトホールと周囲に中間配線層が形成されていない
コンタクトホールとが混在している場合には、周囲に中
間配線層が形成されていないコンタクトホールの周囲に
中間配線層と同時に形成されたダミー配線を形成するも
のであるので、以下の効果を享受することができる。 中間配線層が形成されている領域と形成されていな
い領域とが混在しているウェハ上で基板表面に形成され
る高低差を少なくすることができる。 中間配線層が形成されている領域に形成されるコン
タクトホールの深さと、中間配線層が形成されていない
領域に形成されるコンタクトホールの深さとの差を少な
くすることができる。
【００２１】基板表面の高低差が緩和されたことによ
り、その表面にフォトレジスト膜を形成した場合にその
膜厚はウェハ面内で均一化されるため、出来上がり寸法
の場所による差は緩和される。また、焦点深度から外れ
る領域がなくなることから解像度が改善されパターニン
グの精度が向上する。また、形成されるコンタクトホー
ルの深さの差が少なくなることから、浅い方のコンタク
トホールのオーバーエッチングの程度が緩和され、下層
配線層の膜減りが少なくなることにより、上下配線層の
接続の信頼性の向上させることができる。また、下層配
線層の材料が異物となる可能性が低減することから信頼
性と歩留りの向上を図ることができる。さらに、下層配
線層がエミッタ電極である場合には、エミッタ電極の膜
減りが少なくなることによりトランジスタの電流増幅率
ｈＦＥの低下を防止することができる。
り、その表面にフォトレジスト膜を形成した場合にその
膜厚はウェハ面内で均一化されるため、出来上がり寸法
の場所による差は緩和される。また、焦点深度から外れ
る領域がなくなることから解像度が改善されパターニン
グの精度が向上する。また、形成されるコンタクトホー
ルの深さの差が少なくなることから、浅い方のコンタク
トホールのオーバーエッチングの程度が緩和され、下層
配線層の膜減りが少なくなることにより、上下配線層の
接続の信頼性の向上させることができる。また、下層配
線層の材料が異物となる可能性が低減することから信頼
性と歩留りの向上を図ることができる。さらに、下層配
線層がエミッタ電極である場合には、エミッタ電極の膜
減りが少なくなることによりトランジスタの電流増幅率
ｈＦＥの低下を防止することができる。
【図１】 本発明の第１の実施例を示す断面図。
【図２】 本発明の第２の実施例を示す断面図。
【図３】 本発明の第２の実施例の効果を説明するため
の特性図。
の特性図。
【図４】 従来例の断面図。
【図５】 従来例の断面図。
【図６】 従来例の問題点を説明するためのマスクレイ
アウト図。
アウト図。
１ ｐ型シリコン基板 ２ フィールド絶縁膜 ３、３ａ ｎ型拡散層 ４ ゲート電極 ５ サイドウォール ６ 第１層間絶縁膜 ７ ＧＮＤ配線 ７ａ ダミー配線 ８ 第２層間絶縁膜 ９ ポリシリコン抵抗配線 ９ａ ダミー配線 １０ 第３層間絶縁膜 １１ａ、１１ｂ、１１ｃ コンタクトホール １２ Ａｌ配線 １３ 層間絶縁膜 １４ ポリシリコンエミッタ電極
Claims (4)
- 【請求項１】 半導体基板の表面領域内および／または
半導体基板上に複数の下層導電体層が形成され、その上
に層間絶縁膜を介して１ないし複数の中間配線層が形成
され、さらにその上に層間絶縁膜を介して上層配線層が
形成され、前記下層導電体層上に開口されたコンタクト
ホールを介して該下層導電体層と前記上層配線層とが接
続されている半導体装置において、近傍に回路動作に必
要な中間配線層が形成されていないコンタクトホール層
の近傍には前記中間配線層と同一の材料で同時に形成さ
れたダミー配線が配置されていることを特徴とする半導
体装置。 - 【請求項２】 メモリセル領域にＭＯＳトランジスタ
が、周辺回路領域にＭＯＳトランジスタまたはバイポー
ラトランジスタが形成され、その上に層間絶縁膜を介し
て１ないし複数の中間配線層が形成され、さらにその上
に層間絶縁膜を介して上層配線層が形成され、メモリセ
ル領域に形成されたＭＯＳトランジスタのソース・ドレ
イン拡散層上、および、周辺回路領域に形成されたＭＯ
Ｓトランジスタのゲート電極またはバイポーラトランジ
スタのエミッタ電極上にコンタクトホールが開口され、
コンタクトホールを介してメモリセル領域の前記ソース
・ドレイン拡散層、および、周辺回路領域の前記ゲート
電極または前記エミッタ電極と前記上層配線層とが接続
されている半導体装置において、メモリセル領域に形成
されたコンタクトホールの近傍には回路動作に必要な中
間配線層が形成され、周辺回路領域に形成されたコンタ
クトホールの近傍には前記回路動作に必要な中間配線層
と同一材料で同時に形成されたダミー配線が形成されて
いることを特徴とする半導体装置。 - 【請求項３】 メモリセル領域のコンタクトホールの近
傍に形成された前記回路動作に必要な中間配線層が、Ｇ
ＮＤ配線およびポリシリコン抵抗配線であることを特徴
とする請求項２記載の半導体装置。 - 【請求項４】 前記コンタクトホール内に導電体プラグ
が形成され、前記上層配線層であるＡｌ配線が、前記導
電体プラグを介して下層導電体層と接続されていること
を特徴とする請求項１または２記載の半導体装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8345092A JP2923912B2 (ja) | 1996-12-25 | 1996-12-25 | 半導体装置 |
| US08/995,985 US6023099A (en) | 1996-12-25 | 1997-12-22 | Semiconductor integrated circuit device with dummy pattern for equalizing thickness of inter-level insulating structure |
| DE19757417A DE19757417C2 (de) | 1996-12-25 | 1997-12-23 | Integrierte Halbleiterschaltungsvorrichtung mit Hilfsmuster zum Ausgleichen der Dicke einer Zwischenniveau-Isolierstruktur |
| KR1019970073785A KR100284066B1 (ko) | 1996-12-25 | 1997-12-24 | 인터레벨절연구조의두께를평준화하기위한더미패턴을갖는반도체집적회로장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8345092A JP2923912B2 (ja) | 1996-12-25 | 1996-12-25 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10189770A true JPH10189770A (ja) | 1998-07-21 |
| JP2923912B2 JP2923912B2 (ja) | 1999-07-26 |
Family
ID=18374237
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8345092A Expired - Fee Related JP2923912B2 (ja) | 1996-12-25 | 1996-12-25 | 半導体装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6023099A (ja) |
| JP (1) | JP2923912B2 (ja) |
| KR (1) | KR100284066B1 (ja) |
| DE (1) | DE19757417C2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100347082B1 (ko) * | 1998-11-17 | 2002-08-03 | 닛본 덴기 가부시끼가이샤 | 반도체장치의 배선구조 |
| KR100351915B1 (ko) * | 2000-12-19 | 2002-09-12 | 주식회사 하이닉스반도체 | 반도체 메모리 소자의 제조 방법 |
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| DE19907127C1 (de) * | 1999-02-19 | 2000-08-10 | Siemens Ag | Integrierte Halbleiterschaltungsanordnung mit stabilisierten Leiterbahnen |
| US6483144B2 (en) * | 1999-11-30 | 2002-11-19 | Agere Systems Guardian Corp. | Semiconductor device having self-aligned contact and landing pad structure and method of forming same |
| JP2001168098A (ja) * | 1999-12-10 | 2001-06-22 | Seiko Epson Corp | 半導体装置及びパターンデータ作成方法 |
| US6251773B1 (en) * | 1999-12-28 | 2001-06-26 | International Business Machines Corporation | Method of designing and structure for visual and electrical test of semiconductor devices |
| JP2001210645A (ja) * | 2000-01-28 | 2001-08-03 | Mitsubishi Electric Corp | 半導体装置及び半導体装置の製造方法 |
| WO2003034485A2 (en) * | 2001-10-16 | 2003-04-24 | Koninklijke Philips Electronics N.V. | Multilevel poly-si tiling for semiconductor circuit manufacture |
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| US7315466B2 (en) | 2004-08-04 | 2008-01-01 | Samsung Electronics Co., Ltd. | Semiconductor memory device and method for arranging and manufacturing the same |
| US7978561B2 (en) | 2005-07-28 | 2011-07-12 | Samsung Electronics Co., Ltd. | Semiconductor memory devices having vertically-stacked transistors therein |
| KR101731914B1 (ko) * | 2010-12-10 | 2017-05-04 | 삼성디스플레이 주식회사 | 액정 표시 장치 및 이의 제조 방법 |
| US8945996B2 (en) | 2011-04-12 | 2015-02-03 | Micron Technology, Inc. | Methods of forming circuitry components and methods of forming an array of memory cells |
| KR102376504B1 (ko) | 2015-07-02 | 2022-03-18 | 삼성전자주식회사 | 반도체 소자 |
| US9853052B1 (en) | 2016-09-16 | 2017-12-26 | Toshiba Memory Corporation | Semiconductor device and method for manufacturing same |
| JP2018056238A (ja) * | 2016-09-27 | 2018-04-05 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
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| US5177584A (en) * | 1988-04-11 | 1993-01-05 | Hitachi, Ltd. | Semiconductor integrated circuit device having bipolar memory, and method of manufacturing the same |
| US4916514A (en) * | 1988-05-31 | 1990-04-10 | Unisys Corporation | Integrated circuit employing dummy conductors for planarity |
| US5220199A (en) * | 1988-09-13 | 1993-06-15 | Hitachi, Ltd. | Semiconductor integrated circuit device in which a semiconductor chip is mounted with solder bumps for mounting to a wiring substrate |
| JPH04218918A (ja) * | 1990-04-27 | 1992-08-10 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| JPH0482263A (ja) * | 1990-07-25 | 1992-03-16 | Sharp Corp | 半導体記憶装置 |
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| KR930011462B1 (ko) * | 1990-11-23 | 1993-12-08 | 현대전자산업 주식회사 | 다층배선의 단차를 완화시키는 방법 |
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| JP2990870B2 (ja) * | 1991-07-18 | 1999-12-13 | 松下電器産業株式会社 | 半導体集積回路装置及びその製造方法 |
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-
1996
- 1996-12-25 JP JP8345092A patent/JP2923912B2/ja not_active Expired - Fee Related
-
1997
- 1997-12-22 US US08/995,985 patent/US6023099A/en not_active Expired - Lifetime
- 1997-12-23 DE DE19757417A patent/DE19757417C2/de not_active Expired - Fee Related
- 1997-12-24 KR KR1019970073785A patent/KR100284066B1/ko not_active IP Right Cessation
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|---|---|
| JP2923912B2 (ja) | 1999-07-26 |
| DE19757417A1 (de) | 1998-07-23 |
| DE19757417C2 (de) | 2003-04-03 |
| US6023099A (en) | 2000-02-08 |
| KR19980064631A (ko) | 1998-10-07 |
| KR100284066B1 (ko) | 2001-03-02 |
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