KR930011462B1 - 다층배선의 단차를 완화시키는 방법 - Google Patents

다층배선의 단차를 완화시키는 방법 Download PDF

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Abstract

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Description

다층배선의 단차를 완화시키는 방법
제1도는 종래의 기수로 DRAM 셀을 형성한 상태의 단면도.
제2도는 제1도 공정후 비트라인 도전층을 소정부분 제거할 경우 단차가 심한 부분에 스트링거(Stringer)가 형성된 상태의 단면도.
제3도는 본 발명에 의해 단차가 심한 부분에 모조층을 형성하여 단차를 완화시킨 상태의 단면도.
제4a도 및 제4b도는 다층배선 구조의 단차가 심한 부분에 계단식 또는 피라미드식 모조층을 형성한 상태의 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 실리콘 기판 2 : 필드 산화막
3 : 게이트선 4 : 소오스/드레인
5 : 절연층 6 : 전하저장전극
7 : 캐패시터 유전체막 8 : 플레이트전극
9 : 절연층 10 : 비트라인용 도전층
10A : 스트링거(Stringer) 11 : 제1도전층
12 : 제2도전층 13 : 제3도전층
11A : 제1모조층 12A : 제2모조층
13A : 제3모조층
본 발명은 고집적 반도체 소자의 다층 배선 제조시 발생되는 단차를 완화시키는 방법에 관한 것으로, 특히 단차를 완만하게 하기 위하여 단차가 심하게 발생된 영역 측면에 모조층을 완만하게 형성하여 다층배선의 단차를 완화시키는 방법에 관한 것이다.
칩의 집적도가 높아짐에 따라 다층의 도전층 배선, 절연층 또는 여러층의 금속(Metal)을 사용하는 경우 단차(Topology)가 발생된다. 예를들면 DRAM을 제조할때 4개의 도전층용 폴리실리콘층과 이중금속층을 사용하게 되는데, 주변회로와 메모리셀과의 경계부분에서 제1도와 같은 높은 단차가 생기게 된다. 이후 비트라인용 도전층을 식각하게 되면 심한 경사면을 따라서 제2도에 도시한 것과 같이 비트라인 도전층의 일부가 남은 스트링거(Stringer)가 남게되어 인접하는 도전층과의 브리지(Bridge) 현상이 생긴다. 또한 비트라인 도전층에 형성할때 심한 경사면으로 인한 단선이 생길 가능성도 있다.
따라서 본 발명은 상기한 바와 같이 단차로 인하여 발생된 문제들을 해결하기 위하여 단차를 완만하게 하기 위하여 모조층(Dummy layer)을 낮은 지역에 사용하여 경사를 완만하게 하는 방법을 제공하는데 그 목적이 있다.
본 발명에 의하면 다층배선 형성시 발생되는 단차를 완화시키기 위하여 제1도전층, 제2도전층 및 제3도전층을 순차적으로 형성하고 패턴을 형성하되, 그 측면에 상기 패턴 공정시 단차 완화용 모조층을 경사지게 형성하는 것을 특징으로 한다.
이하 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다. 여기에서 본 발명은 DRAM 셀에 적용하여 설명하지만 다층배선을 갖는 모든 반도체 소자에 본 발명의 기술이 적용될 수 있다.
제1도는 실리콘 기판(1) 상부에 필드산화막(2)을 형성한 다음, 워드라인용 게이트선(3), 소오스/드레인(4)을 형성하고, 상기 소오스/드레인(4)에 접속된 전하저장전극(6), 캐패시터 유전체막(7)과 플레이트전극(8)으로 이루어지는 적층캐패시터(15)를 형성하고, 전체적으로 절연층(9)을 형성한 후 비트라인 도전층(10)을 형성한 상태의 단면도로서, 적층캐패시터(15)의 측면에는 단차가 심하게 발생되는 것을 알 수 있다.
제2도는 제1도의 공정후에 비트라인 도전층(10)의 소정부분을 식각하는 공정에서 단차가 심한 적층캐패시터(15) 측면의 경사진곳에 비트라인용 도전층(10)의 소정부분이 남아 스트링거(10A)가 형성된 상태의 단면도이다. 이 스트링거는 후공정에 의해 형성되는 도전층과 브리지 현상이 발생될 수 있다.
제3도는 본 발명에 의해 DRAM셀을 형성하는 공정에서, 적층캐패시터(15)측면의 단차가 심한 부분에 모조층(20)을 형성한 상태의 단면도이다. 상기 모조층(20)을 형성하는 단계는 워드라인용 게이트선(3) 형성시 제1모조층(3A)을 형성하고 전하저장전극(6) 형성시 제2모조층(6A)을 상기 제1모조층(3A) 보다 좁은 폭으로 형성한 것이다. 그리고, 상기 적층캐패시터(15) 상부 및 필드산화막(2) 상부에 절연층(9)을 형성하여 단차를 완만하게 형성한 후에 비트라인 도전층(10) 형성함으로서, 후공정으로 비트라인 도전층(10)의 소정부분을 삭제할때 스트링거(제2도의 10A)가 남지 않는다. 상기 제1 및 제2모조층(3A 및 6A)의 실리콘 기판(1)과 접속시킨다.
제4a도 및 제4b도는 기판 상부에 제1도전층(11), 제2도전층(12) 및 제3도전층(13)을 적층시키는 단계에서 제1모조층(11A), 제2모조층(12A) 및 제3모조층(13A)을 계단식 또는 피라미드식으로 형성한 상태의 단면도이다. 즉 모조층(20)의 형태는 단차가 발생되는 부분에 따라 알맞은 형태로 변형시킬 수 있다.
상술한 본 발명에 의하면 단차가 높은 지역과 낮은 지역 사이의 경계면의 경사를 완만하게 해주기 때문에 이 방법을 사용하지 않았을 경우 생길 가능성이 많은 스트링거에 의한 브리지 현상을 없애준다. 또한 심한 경사때문에 생길 가능성이 있는 여러가지의 공정상의 문제점들을 방지할 수 있다.

Claims (3)

  1. 다층배선이 형성되는 반도체 칩에서 셀지역과 주변회로 지역의 경계면에서 발생되는 급격한 단차를 완화시키기 위하여, 셀 지역에 도전층 패턴을 다층으로 적층하는 동시에 셀 지역과 주변회로의 경계지역에도 셀 지역과 분리된 도전층 패턴이 다층으로 적층된 단차 완화용 모조층을 형성하는 것을 특징으로 하는 다층배선의 단차를 완화시키는 방법.
  2. 제1항에 있어서, 상기 모조층은 제1, 제2도전층 패턴 또는 제1, 제2, 제3도전층 패턴으로 적층하되 각각의 도전층 패턴을 셀 지역에 도전층 패턴을 형성할때 동시에 형성하는 것을 특징으로 하는 다층 배선의 단차를 완화시키는 방법.
  3. 제1항 또는 제2항에 있어서, 상기 모조층은 계단형 또는 피라밋 형태로 도전층 패턴을 적층하는 것을 특징으로 하는 다층 배선의 단차를 완화시키는 방법.
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