KR950004516A - 반도체 기억장치의 제조방법 - Google Patents

반도체 기억장치의 제조방법 Download PDF

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KR950004516A
KR950004516A KR1019940013363A KR19940013363A KR950004516A KR 950004516 A KR950004516 A KR 950004516A KR 1019940013363 A KR1019940013363 A KR 1019940013363A KR 19940013363 A KR19940013363 A KR 19940013363A KR 950004516 A KR950004516 A KR 950004516A
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히사시 오가와
스스무 마쯔모또
신 하시모또
히로유기 우미모또
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모리시다 요이치
마쯔시다 덴기 산교 가부시끼가이샤
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    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
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  • Semiconductor Memories (AREA)
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Abstract

본 발명은 스택형 메모리셀을 갖는 DRAM에 있어서, 메모리셀어레이영역과 주변회로영역의 단차부의 절대단차 및 플로우각을 감소하여 후의 배선패턴의 형성을 용이하게 하기 위한 반도체 기억장치의 제조방법에 관한 것으로, 그 구성은 반도체 기판(1)의 메모리셀어레이영역(40)상에 워드선이 되는 게이트전극(5), 비트선(6) 및 전하축적전극(7)을 각각 형성한 후, 전하축적전극(7)상에 용량절연막(8)을 개재하여 플레이트전극(9)을 형성하고, 반도체 기판(1)상에 메모리셀어레이영역(40) 및 주변회로영역(30)에 BPSG막(10)을 형성한 후, 이 BPSG막(10)상에 메모리셀어레이영역(40)이 개구한 레지스트패턴(11)을 형성하며, 레지스트패턴(11)을 마스크로서 BPSG막(10)에 대하여 에칭을 행함으로써, BPSG막(10)의 메모리셀어레이영역(40)을 제거하고, 레지스트패턴(11)을 제거한 후 BPSG막(10)을 가열하여 리플로우하므로써 평탄화하는 것을 특징으로 한다.

Description

반도체 기억장치의 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 제1실시예에 관한 반도체 기억장치의 제조방법의 일공정을 표시하는 단면도.

Claims (11)

  1. 반도체 기판상의 메모리셀어레이 영역에 워드선, 비트선 및 전하축적전극을 각각 형성하는 제1의 공정과, 상기 전하축적전극상에 용량 절연막을 개재하여 플레이트전극을 형성하는 제2의 공정과, 반도체 기판상의 메모리셀 어레이 영역 및 주변회로영역에 열유동성을 갖는 층간절연막을 형성하는 제3의 공정과, 상기 층간절연막상에 메모리셀어레이영역이 개구한 레지스트패턴을 형성하는 제4의 공정과 상기 레지스트패턴을 마스크로서 상기 층간절연막에 대하여 에칭을 행함으로써 상기 층간절연막에서 메모리셀 어레이 영역의 상측부분을 제거하는 제5공정과, 상기 레지스트패턴을 제거한 후 상기 층간절연막을 가열하여 리플로우하는 제6공정을 구비하고 있는 것을 특징으로 하는 반도체 기억장치의 제조방법.
  2. 제1항에 있어서, 상기 제4공정은 상기 제5공정에서 상기 층간절연막에서의 주변회로영역의 연부에 메모리셀어레이영역을 둘러싸는 철(凸)부가 잔존하도록 상기 레지스트패턴을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 기억장치의 제조방법.
  3. 제2항에 있어서, 상기 제4공정은, 상기 제5공정에 있어서 메모리셀어레이영역과의 사이에 간격을 두고 상기 철(凸)부가 잔존하도록 상기 레지스트패턴을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 기억장치의 제조방법.
  4. 제1항에 있어서, 상기 제4공정은, 상기 제5공정에 있어서 상기 층간절연막에서의 주변회로 영역의 연부에 메모리셀어레이영역을 에워싸는 요(凹)부가 형성되도록 상기 레지스트패턴을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 기억장치의 제조방법.
  5. 제4항에 있어서, 상기 제4공정은, 상기 제5공정에 있어서 메모리셀어레이영역과의 사이에 간격을 두고, 상기 요(凹)부가 형성되도록 상기 레지스트패턴을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 기억장치의 제조방법.
  6. 반도체 기판상의 메모리셀어레이 영역에 워드선, 비트선 및 전하축적전극을 각각 형성하는 제1의 공정과, 상기 전하축적전극상에 용량 절연막을 개재하여 플레이트전극을 형성하는 제2의 공정과, 반도체 기판상의 메모리셀어레이 영역 및 주변회로영역에 주변회로영역이 개구한 레지스트패턴을 형성하는 제3공정과, 상기 레지스트패턴을 마스크로서 반도체 기판상의 주변회로영역에 단차완화용의 절연막을 형성하는 제4공정과, 상기 레지스트패턴을 제거한 후, 반도체 기판상의 메모리셀어레이영역 및 주변회로영역에 열유동성을 갖는 층간절연막을 형성하는 제5공정과, 상기 층간절연막을 가열하여 리플로우하는 제6공정을 구비하고 있는 것을 특징으로 하는 반도체 기억장치의 제조방법.
  7. 제6항에 있어서, 상기 제4공정에서의 단차완화용의 절연막은 반도체 기판상에 액상성장법에 의해 형성된 SiO2막인 것을 특징으로 하는 반도체 기억장치의 제조방법.
  8. 제6항에 있어서, 상기 제3공정은, 상기 제5공정에 있어 형성하는 층간절연막에서의 주변회로영역의 연부에 메모리셀어레이영역을 포함하는 요(凹)부가 형성되도록 상기 레지스트패턴을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 기억장치의 제조방법.
  9. 반도체 기판상의 메모리셀어레이 영역에 워드선, 비트선 및 전하축적전극을 각각 형성하는 제1공정과, 반도체 기판상의 메모리셀어레이 영역 및 주변회로영역에 용량 절연막으로 되는 절연막을 형성한 후, 이 절연막상에 플레이트 전극으로 되는 도전막을 형성하는 제2공정과, 상기 도전막상에 주변회로영역이 개구한 플레이트전극 형성용의 레지스트 패턴을 형성하는 제3공정과, 상기 레지스트패턴을 마스크로서 상기 도전막에 대하여 에칭을 행함으로써 상기 도전막으로 되는 플레이트전극을 형성하는 제4공정과, 상기 레지스트패턴을 마스크로서 반도체 기판상의 주변회로영역에 단차완화용의 절연막을 형성하는 제5공정과, 상기 레지스트 패턴을 제거한 후, 반도체 기판상의 메모리셀어레이영역 및 주변회로영역에 열유동성을 갖는 층간절연막을 형성하는 제6공정과, 상기 층간절연막을 가열하여 리플로우하는 제7공정을 구비하고 있는 것을 특징으로 하는 반도체 기억장치의 제조방법.
  10. 제9항에 있어서, 상기 제5공정에서의 단차완화용의 절연막은 반도체 기판상에 액상성장법에 의해 형성된 SiO2막인 것을 특징으로 하는 반도체 기억장치의 제조방법
  11. 제9항에 있어서, 상기 제3공정은, 상기 제5공정에서 형성하는 층간절연막에서의 주변회로영역의 연부에 메모리셀어레이영역을 에워싸는 요(凹)부가 형성되도록 상기 레지스트패턴을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 기억장치의 제조방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019940013363A 1993-07-13 1994-06-14 반도체 기억장치의 제조방법 KR0150252B1 (ko)

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