KR100402935B1 - 반도체 장치 제조 방법 - Google Patents

Abstract

1. 청구범위에 기재된 발명이 속한 기술분야

반도체 장치 제조 방법.

2. 발명이 해결하고자 하는 기술적 과제

비트라인과 전하저장전극 콘택매개물간에 오버랩 마진으로 인해 마스크 공정시 약간의 미스-얼라인으로도 발생되어도 브릿지를 방지하여, 공정마진을 향상시키고자 함.

3. 발명의 해결 방법의 요지

콘택매개물 상에 브릿지 방지용 절연막을 형성하며, 상기 절연막의 비트라인 콘택 부위를 오픈시킬때 네가티브 포토레지스트를 사용한 마스크 공정을 수행한다.

4. 발명의 중요한 용도

DRAM 제조 공정

Description

반도체 장치 제조 방법

본 발명은 반도체 장치 제조 방법에 관한 것으로, 특히 다이나믹 램(Dynamic RAM) 제조 시, 비트라인 전도막과 전하저장전극 전도막 간의 단락을 방지하고하는 반도체 장치 제조 방법에 관한 것이다.

반도체 메모리 소자의 집적도가 높아짐에 따라 DRAM을 제조 함에 있어, 비트라인 콘택홀과 전하저장전극 콘택홀을 동시에 형성하는 방법이 제안되고 있다.

도 1은 종래기술에 따른 DRAM 제조 공정중의 한 단면도로서, 층간산화막(13)을 선택 식각하여 실리콘 기판(11)의 트랜지스터의 접합(10)에 비트라인 콘택홀 및 전하저장전극 콘택홀을 동시에 형성하고, 비트라인용 전도막(13)을 증착 후 패터닝하여 비트라인(13a)과 전하저장전극 콘택 매개물(13b)를 형성한 다음, 층간산화막의 형성 공정, 전하저장전극 콘택홀 형성 공정을 차례로 실시한 다음, 전하저장전극(15)을 형성한 상태이다.

도면에 도시된 바와같이 종래기술은 비트라인콘택홀과 전하저장전극 콘택홀을 동시에 형성함으로써, 전하저장전극 콘택 마진을 높여주었으나, 비트라인(13a)과 전하저장전극 콘택 매개물(13b)간의 스페이스 마진이 작아서(≤0.05㎛) 비트라인 마스크 작업시 약간의 미스-얼라인(Mis-align)이 발생하게되더라도 서로 브릿지되어 소자의 동작에 치명적인 손상을 주는 결과를 가져온다.

본 발명은 비트라인과 전하저장전극 콘택 매개물간의 브릿지를 방지하는 반도체 장치 제조 방법을 제공함을 그 목적으로 한다.

도 1은 종래기술에 따른 DRAM 제조 공정중의 한 단면도,

도 2A 내지 도 2D는 본 발명의 일실시예에 따른 DRAM 제조 공정도.

* 도면의 주요부분에 대한 부호의 설명

20: 트랜지스터의 접합 21: 실리콘 기판

22: 제1층간산화막 23a: 비트라인 콘택 매개물

23b: 전하저장전극 콘택 매개물 24: 브릿지 방지용 절연막

25: 네가티브 포토레지스트 패턴 26: 비트라인용 전도막

26a: 비트라인 27,29: 포레지스트 패턴

28: 제2층간산화막

본 발명의 반도체 장치 제조 방법은, 제1층간절연막을 선택식각하여 제1콘택홀과 제2콘택홀을 형성하는 단계; 상기 제1콘택홀과 제2콘택홀 내부에 각각 제1콘택 매개물과 제2콘택 매개물을 형성하는 단계; 상기 제1콘택 매개물이 오픈된 절연막패턴을 형성하는 단계; 오픈되어 노출된 상기 제1콘택 매개물에 콘택되는 제2전도막패턴을 형성하는 단계; 및 전체구조 상부에 제2층간절연막을 형성하고 선택 식각하여 상기 제2콘택 매개물을 노출시키는 단계를 포함하여 이루어진다.

도 2A 내지 도 2D는 본 발명의 일실시예에 따른 DRAM 제조 공정도로서, 이를 통해 본 발명의 일실시예를 상세히 설명한다.

먼저, 도 2A와 같이 제1층간산화막(22)을 선택 식각하여 실리콘 기판(21)의 트랜지스터의 접합(20)에 비트라인 콘택홀 및 전하저장전극 콘택홀을 동시에 형성하고, 도핑된 폴리실리콘 물질과 같은 콘택 매개용 전도막(23)을 증착 후, 두 콘택홀의 상부가 열릴때까지 마스크 없이 전면 건식 식각을 실시하여, 비트라인 콘택 매개물(23a)과 전하저장전극 콘택 매개물(23b)를 형성한다. 전면식각은 클로린 베어링 가스를 사용한 플라즈마 식각을 이용한다.

이어서, 도 2B와 같이 층간산화막(22)과 1.5:1 이상의 식각선택비를 갖는 TEOS막과 갖은 박막으로 브릿지 방지용 절연막(24)을 전면에 증착하고, 그 상부에 네가티브 포토레지스트를 형성한 다음, 비트라인 마스크 공정으로 네가티브 포토레지스트 패턴(25)을 형성한다. 네가티브 포토레지스트는 일반적인 포지티브 포토레지스트와는 달리 노광된 부분이 현상되지 않고 노광되지 않은 부분이 현상되는 특성을 가지고 있어, 별도의 레티클 없이 기존의 DRAM 제조 공정에서 사용하고 있는 레티클(비트라인 레티클)을 사용하여 작업을 진행 할수 있다.

이어서, 도 2C는 네가티브 포토레지스트 패턴(25)을 식각장벽으로 절연막(24)을 건식식각한 다음, 네가티브 포토레지스트 패턴(25)을 제거하고, 비트라인용 전도막(26)을 형성한 후 비트라인 마스크 공정으로 포토레지스트 패턴(27)을 형성한 상태로서, 이때, 마스크 공정시의 미스-얼라인으로 인해 레지스트 패턴(27)이 전하저장전극 콘택 쪽으로 치우쳐 있음을 알 수 있다.

계속해서, 도 2D는 건식식각에 의해 비트라인(26a)을 형성한 다음, 레지스트 패턴(27)을 제거하고, 제2층간산화막(28)을 증착한 후, 전하저장전극 마스크용 레지스트 패턴(29) 형성한 상태로서, 이때 도면의 (A)지역에서 보이는 것 같이 비트라인(26a)이 미스-얼라인되어 전하저장전극용 콘택 부위로 침범하여도 전하저장전극용 콘택의 윗부분에 기 형성된 브릿지 방지용 절연막(24)에 의하여 보호되어, 향후 전하저장전극용 콘택을 형성할 때(도면 2D도의 점선 참조)에 도면의 (B)만큼의 마진을 여전히 존재시켜 자기정렬식각의 특성을 가진다.

이상의 설명에서 본 발명을 DRAM 제조 공정을 일예로써 설명하였으나, 본 발명은 이와 비슷한 공정을 필요로하는 반도체 소자 제조 공정에 모두 적용할 수 있는 등, 본 발명은 기술적 사상을 벗어나지 않은 범위에서 변형 및 치환될 수 있다.

본 발명은 비트라인 콘택홀과 전하저장전극 콘택홀을 동시에 형성하는 공정으로 반도체 소자를 제조 함에 있어, 비트라인과 전하저장전극 콘택 간의 브릿지를 방지하는 충분한 공정마진을 확보하여 반도체소자의 특성을 향상시키고 수율을 증가시키는 효과가 있다.

Claims (7)

1. 제1층간절연막을 선택식각하여 제1콘택홀과 제2콘택홀을 형성하는 단계;

   상기 제1콘택홀과 제2콘택홀 내부에 각각 제1콘택 매개물과 제2콘택 매개물을 형성하는 단계;

   상기 제1콘택 매개물이 오픈된 절연막패턴을 형성하는 단계;

   오픈되어 노출된 상기 제1콘택 매개물에 콘택되는 제2전도막패턴을 형성하는 단계; 및

   전체구조 상부에 제2층간절연막을 형성하고 선택식각하여 상기 제2콘택 매개물을 노출시키는 단계를 포함하여 이루어지는 반도체 장치 제조 방법.
2. 제1항에 있어서,

   상기 제1콘택홀과 제2콘택홀은 각기 DRAM의 비트라인 콘택홀 및 전하저장전극 콘택홀이고, 상기 제2전도막 패턴은 비트라인임을 특징으로 하는 반도체 장치 제조 방법.
3. 제1항에 있어서,

   제1콘택 매개물과 제2콘택 매개물을 형성하는 단계는,

   전체구조 상부에 매개물질을 형성하는 단계;

   상기 제1 및 제2콘택홀 내부에 상기 매개물질이 함몰되도록 마스크 없이 전면식각하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 장치 제조 방법.
4. 제2항에 있어서,

   상기 제1콘택 매개물이 오픈된 절연막패턴을 형성하는 단계는,

   전체구조 상부에 절연막을 형성하고, 네가티브 포토레지스트를 사용한 비트라인 마스크 및 식각 공정을 실시하여 이루어지는 것을 특징으로 하는 반도체 장치 제조 방법.
5. 제4항에 있어서,

   상기 절연막은 상기 제1층간절연막과 1.5: 1 이상의 식각선택비를 갖는 박막인 것을 특징으로 하는 반도체 장치 제조 방법.
6. 제3항에 있어서,

   상기 제1 및 제2 콘택매개물질은 도핑된 폴리실리콘막인 것을 특징으로 하는 반도체 장치 제조 방법.
7. 제6항에 있어서,

   상기 제1 및 제2콘택홀 내부에 상기 매개물질을 함로시키기 위한 전면식각은 클로린 베어링 가스를 사용한 플라즈마 식각에 의해 이루어지는 것을 특징으로 하는 반도체 장치 제조 방법.