KR100252887B1 - 반도체소자의 제조방법 - Google Patents

반도체소자의 제조방법 Download PDF

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Abstract

반도체소자의 제조방법에 관한 것으로 특히, 비트라인과 스토리지 노드간의 마진을 확보하고, 노드 콘택홀 하부에서의 기판과의 스트레스를 최소화하기에 적당한 반도체소자의 제조방법에 관한 것이다. 이와 같은 반도체소자의 제조방법은 반도체기판상에 소정간격으로 게이트 전극을 형성하는 단계, 상기 게이트 전극을 포함한 전면상에 제 1 층간 절연막을 형성하는 단계, 상기 게이트 전극 일측면의 상기 제 1 층간 절연막을 선택적으로 제거하여 비트라인 콘택홀을 형성하는 단계, 상기 비트라인 콘택홀 및 비트라인 콘텍홀에 인접한 제 1 층간 절연막상에 비트라인을 형성하는 단계, 상기 비트라인을 포함한 상기 제 1 층간 절연막상에 제 1, 제 2 절연막과 제 2 층간 절연막 및 제 3 절연막을 차례로 형성하는 단계, 노드 콘택홀 영역을 정의하여 상기 노드 콘택홀 영역의 상기 제 3 절연막과 제 2 층간 절연막을 선택적으로 제거하는 단계, 상기 노드 콘택홀 영역의 상기 제 3 절연막 및 제 2 층간 절연막의 측면에 측벽 스페이서를 형성하는 단계, 상기 측벽 스페이서 사이의 상기 제 2, 제 1 절연막 및 제 1 층간절연막을 선택적으로 제거하여 노드 콘택홀을 형성하는 단계, 상기 노드 콘택홀 및 노드 콘택홀에 인접한 상기 제 3 절연막상에 스토리지 노드를 형성하는 단계, 상기 제 3 절연막과 제 2 층간 절연막을 제거하는 단계, 상기 스토리지 노드 표면에 유전막과 상기 유전막상에 플레이트 노드를 형성하는 단계를 포함한다.

Description

반도체소자의 제조방법
본 발명은 반도체소자의 제조방법에 관한 것으로 특히, 비트라인과 스토리지 노드간의 마진을 확보하고, 노드 콘택홀 하부에서의 노드 콘택홀과 기판과의 스트레스를 최소화하기에 적당한 반도체소자의 제조방법에 관한 것이다.
이하에서, 첨부된 도면을 참조하여 종래 반도체소자의 제조방법을 설명하기로 한다.
도 1a 내지 도 1c는 종래 반도체소자의 제조공정 단면도이다.
먼저, 도 1a에 나타낸 바와 같이, 반도체기판(1)상에 통상의 공정을 사용하여 필드산화막(2)을 형성한다. 이어서, 상기 필드산화막(2)을 포함한 기판 전면상에 게이트 절연막(3), 폴리실리콘층 및 캡 게이트 절연막(5)을 차례로 형성한다음 통상의 공정으로 선택적으로 패터닝(포토리소그래피공정 + 식각공정)하여 게이트 전극(4)들을 형성한다. 이때, 상기 게이트 전극(4)은 데이터 라인(Data line)이다. 이어서, 상기 게이트 전극(4)의 측면에 산화막을 이용한 산화막 측벽 스페이서(6)를 형성한다. 그다음, 상기 게이트 전극(4)들을 포함한 기판 전면에 제 1 층간 산화막(7)을 형성한다. 이어서, 비트라인 콘택홀 영역을 정의하여 상기 비트라인 콘택홀 영역의 상기 제 1 층간 산화막(7)을 선택적으로 패터닝(포토리소그래피공정 + 식각공정)하여 비트라인 콘택홀(8)을 형성한다. 이때, 상기 비트라인 콘택홀 영역은 상기 반도체기판(1)상측중 상기 게이트 전극(4)의 일측면으로 정의한다. 계속해서, 상기 비트라인 콘택홀(8) 및 비트라인 콘택홀(8)에 인접한 제 1 층간 산화막(7)상에 비트라인(9)을 형성한다. 이어서, 상기 비트라인(9)을 포함한 제 1 층간 산화막(7) 전면에 산화막(10)과 질화막(11)을 차례로 형성한다.
도 1b에 나타낸 바와 같이, 상기 질화막(11) 전면상에 제 2 층간 산화막(12)을 형성한다. 이어서, 노드 콘택홀 영역을 정의하여 노드 콘택홀 영역의 상기 제 2 층간 산화막(12), 질화막(11), 산화막(10) 및 제 1 층간 산화막(7)을 선택적으로 제거하여 노드 콘택홀(13)을 형성한다. 이때, 상기 콘택홀의 크기를 크게하기 위하여 비트라인(9) 측면의 질화막(11)역시 제거되도록 노드 콘택홀(13)을 형성한다.
도 1c에 나타낸 바와 같이, 상기 노드 콘택홀(13)내의 상기 제 2 층간 산화막(12), 질화막(11), 산화막(10) 및 제 1 층간 산화막(7)의 측면에 질화막 측벽 스페이서(14)를 형성한다. 이어서, 상기 질화막 측벽 스페이서(14)를 포함한 상기 노드 콘택홀(13) 및 노드 콘택홀(13)에 인접한 제 2 층간 산화막(12)상에 스토리지 노드(14)를 형성한다. 이때, 상기 스토리지 노드(14)는 크라운(또는, 실린더형) 형상으로 형성한다. 이어서, 상기 스토리지 노드(14) 표면에 유전막(15)과 상기 유전막(15)상에 플레이트 노드(16)를 형성하여 디램 반도체소자를 완성한다. 이때, 상기 질화막 측벽 스페이서(14)를 형성하는 이유는 반도체소자가 고집적화, 미세화함에 따라 정렬 마진이 줄어들어 노드 콘택홀(13)을 형성하는 공정중에 비트라인(9)이나 게이트 전극(4)의 측면이 노출될 가능성이 높기 때문에 오정렬로 인한 비트라인(9)이나 게이트 전극(4)측면 노출에 대응하기 위하여 질화막을 이용하여 측벽 스페이서(14)를 형성하는 것이다.
종래 반도체소자의 제조방법에 있어서는 다음과 같은 문제점이 있었다.
첫째, 노드 콘택홀을 형성하는 공정에서 비트라인을 형성한다음 산화막을 개재하여 형성한 질화막중 비트라인 측면의 질화막을 필수적으로 제거하여야 하는데 오정렬이 심할 경우 게이트 전극(데이타 라인) 상면이나 측면의 산화막(캡 게이트 산화막)이나 측벽 스페이서부분까지 후속식각공정(노드 콘택홀 형성을 위한)중 제거되고, 더욱 심할 경우에는 비트라인의 측면에 형성된 산화막(도 1c의 "B"부분)까지 노출되어 비트라인과 게이트 전극간에 누설전류가 발생하는등 반도체소자로서의 신뢰도를 저하시킨다.
둘째, 비트라인 콘택홀에 질화막을 이용한 측벽 스페이서를 형성할 때 반도체기판까지 질화막 측벽 스페이서를 형성하게 되는데 그와 같은 경우 질화막과 실리콘으로 구성되는 반도체기판간의(도 1c의 "A"부분) 팽창계수차가 크므로 상호간에 스트레스가 발생하여 접합 누설 전류를 발생시키게 되어 디램의 특성인 리플레쉬(refresh) 특성 열화 및 번인(burn-in)후 테스트시 신뢰성을 약화시킨다.
셋째, 비트라인 콘택홀에 형성하는 질화막 측벽 스페이서가 기판까지 형성됨에 따라 노드 콘택홀의 크기가 줄어들게 되어 비트라인 콘택홀에 형성되는 스토리지 노드가 기판과 접촉하는 면적이 줄어들어 데이터 리드/라이트(read/write)동작시의 전하량을 감소시키게 됨에 따라 이 또한 리플레쉬 특성을 열화시키게 된다.
본 발명은 상기한 바와 같은 종래 반도체소자 제조방법의 문제점을 해결하기 위하여 안출한 것으로 비트라인을 형성한후 전면에 형성되는 질화막의 측면을 식각하지 않은 상태에서 질화막을 이용한 측벽 스페이서 형성공정을 실시하여 정렬 마진을 확보하고, 비트라인 및 게이트 전극에 대한 누설전류 발생을 방지하고, 기판과의 스트레스를 방지한 반도체소자의 제조방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1c는 종래 반도체소자의 제조공정 단면도
도 2a 내지 도 2c는 본 발명 반도체소자의 제조공정 단면도
도면의 주요부분에 대한 부호의 설명
21 : 반도체기판 22 : 필드 산화막
23 : 게이트 산화막 24 : 게이트 전극
25 : 캡 게이트 산화막 26 : 산화막 측벽 스페이서
27 : 제 1 층간 산화막 28 : 비트라인 콘택홀
29 : 비트라인 30 : 산화막
31 : 질화막 32 : 제 2 층간 산화막
33 : SiON층 34 : 콘택홀
35 : 질화막 측벽 스페이서 36 : 노드 콘택홀
37 : 스토리지 노드 38 : 유전막
39 : 플레이트 노드
본 발명에 따른 반도체소자의 제조방법은 반도체기판상에 소정간격으로 게이트 전극을 형성하는 단계와, 상기 게이트 전극을 포함한 전면상에 제 1 층간 절연막을 형성하는 단계와, 상기 게이트 전극 일측면의 상기 제 1 층간 절연막을 선택적으로 제거하여 비트라인 콘택홀을 형성하는 단계와, 상기 비트라인 콘택홀 및 비트라인 콘텍홀에 인접한 제 1 층간 절연막상에 비트라인을 형성하는 단계와, 상기 비트라인을 포함한 상기 제 1 층간 절연막상에 제 1, 제 2 절연막과 제 2 층간 절연막 및 제 3 절연막을 차례로 형성하는 단계, 노드 콘택홀 영역을 정의하여 상기 노드 콘택홀 영역의 상기 제 3 절연막과 제 2 층간 절연막을 선택적으로 제거하는 단계, 상기 노드 콘택홀 영역의 상기 제 3 절연막 및 제 2 층간 절연막의 측면에 측벽 스페이서를 형성하는 단계, 상기 측벽 스페이서 사이의 상기 제 2, 제 1 절연막 및 제 1 층간절연막을 선택적으로 제거하여 노드 콘택홀을 형성하는 단계, 상기 노드 콘택홀 및 노드 콘택홀에 인접한 상기 제 3 절연막상에 스토리지 노드를 형성하는 단계, 상기 제 3 절연막과 제 2 층간 절연막을 제거하는 단계, 상기 스토리지 노드 표면에 유전막과 상기 유전막상에 플레이트 노드를 형성하는 단계를 포함한다.
이와 같은 본 발명 반도체소자의 제조방법을 첨부된 도면을 참조하여 설명하기로 한다.
도 2a 내지 도 2c는 본 발명 반도체소자의 제조공정 단면도이다.
먼저, 도 2a에 나타낸 바와 같이, 반도체기판(21)상에 통상의 공정을 사용하여 필드산화막(22)을 형성한다. 이어서, 상기 필드산화막(22)을 포함한 기판 전면상에 게이트 산화막(23), 폴리실리콘층 및 캡 게이트 산화막(25)을 차례로 형성한다음 통상의 공정으로 선택적으로 패터닝(포토리소그래피공정 + 식각공정)하여 게이트 전극(24)들을 형성한다. 이때, 상기 게이트 전극(24)은 데이터 라인(Data line)이다. 이어서, 상기 게이트 전극(24)의 측면에 산화막을 이용한 산화막 측벽 스페이서(26)를 형성한다. 그다음, 상기 게이트 전극(24)들을 포함한 기판 전면에 제 1 층간 산화막(27)을 형성한다. 이어서, 상기 비트라인 콘택홀 영역을 정의하여 상기 비트라인 콘택홀 영역의 상기 제 1 층간 산화막(27)을 선택적으로 패터닝(포토리소그래피공정 + 식각공정)하여 비트라인 콘택홀(28)을 형성한다. 이때, 상기 비트라인 콘택홀 영역은 상기 게이트 전극(24)의 일측면으로 정의한다. 계속해서, 상기 비트라인 콘택홀(28) 및 비트라인 콘택홀(28)에 인접한 제 1 층간 산화막(27)상에 비트라인(29)을 형성한다. 이어서, 상기 비트라인(29)을 포함한 제 1 층간 산화막(27) 전면에 산화막(30)과 질화막(31)을 차례로 형성한다. 그다음, 상기 질화막(31)전면에 제 2 층간 산화막(32)과 SiON층(33)을 차례로 형성한다. 이어서, 상기 SiON층(33)상에 감광막(PR)을 도포한다음 노광 및 현상공정으로 노드 콘택홀 영역을 정의하여 노드 콘택홀 영역의 상기 감광막(PR)이 제거되도록 패터닝한다. 그다음, 패터닝된 상기 감광막(PR)을 마스크로 이용한 식각공정으로 상기 SiON층(33) 및 제 2 층간 산화막(32)을 선택적으로 제거하여 콘택홀(34)을 형성한다. 이때, 질화막(31)을 식각스톱층으로 이용한다. 그리고, 상기 노드 콘택홀 영역은 상기 비트라인(29)을 일측면에 형성한 게이트 전극(24)의 타측면으로 정의한다. 그리고, 상기 콘택홀(34)은 상기 질화막(31)사이에 형성되도록 한다.
도 2b에 나타낸 바와 같이, 상기 콘택홀(34)내의 상기 SiON층(33) 및 제 2 층간 산화막(32)의 측면에 질화막 측벽 스페이서(35)를 형성한다. 이어서, 상기 질화막 측벽 스페이서(35)를 마스크로 이용한 식각공정으로 상기 질화막(31), 산화막(30) 및 제 1 층간 산화막(27)을 선택적으로 식각하여 노드 콘택홀(36)을 형성한다. 이때, 상기 비트라인(29) 사이에 형성된 질화막(31)을 식각하면서 질화막 측벽 스페이서(35)가 어느 정도 식각되더라도 상기 단차가 높은 부분의 질화막(31)사이에 콘택홀(34)이 형성되도록 하였기 때문에 비트라인(29)에 대한 특별한 손상은 없을 것이다. 그리고, 상기 산화막(30)과 제 1 층간 산화막(27)에 대한 식각공정 시간을 조절하여 노드 콘택홀(36)의 크기를 조절한다.
도 2c에 나타낸 바와 같이, 상기 노드 콘택홀(36) 및 노드 콘택홀(36)에 인접한 SiON층(33)상에 스토리지 노드(37)를 형성한다. 이때, 상기 스토리지 노드(37)는 크라운(또는, 실린더형) 형상으로 형성한다. 이어서, 상기 SiON층(33) 및 제 2 층간 절연막(32)을 제거한다. 이때, 상기 질화막(31)을 식각 스톱층으로 이용한다. 이어서, 상기 질화막(31)을 포함한 질화막 측벽 스페이서(35) 및 상기 스토리지 노드(37) 표면에 유전막(38)과 상기 유전막(38)상에 플레이트 노드(39)를 형성하여 디램 반도체소자를 완성한다. 이때, 상기 스토리지 노드(37)는 폴리실리콘으로 형성한다.
본 발명에 따른 반도체소자의 제조방법에 있어서는 다음과 같은 효과가 있다.
첫째, 노드 콘택홀을 형성하는 공정이 비트라인 측면의 질화막 사이에 우선 콘택홀을 형성한다음 콘택홀내에 측벽 스페이서를 형성한후 측벽 스페이서를 마스크로 이용한 식각공정으로 노드 콘택홀을 형성하게 되므로 비트라인이나 게이트 전극의 측면이 노출될 가능성이 없어 신뢰도 높은 반도체소자를 제공할 수 있다.
둘째, 비트라인 콘택홀 하부의 반도체기판상에 폴리실리콘(스토리지 노드)이 콘택 되므로 팽창계수차가 적어 상호간에 스트레스를 줄이므로 접합 누설 전류 발생을 방지할 수 있어 디램의 특성인 리플레쉬(refresh) 특성 및 번인(burn-in)후 테스트시 신뢰성을 향상시킨다.
셋째, 비트라인 상측의 질화막까지만 측벽 스페이서를 형성한후 노드 콘택홀을 형성할 때 식각시간을 조절함에 따라 노드 콘택홀의 크기가 조절되므로 노드 콘택홀의 크기를 크게하는 것이 가능하여 스토리지 노드와 반도체기판과의 접촉 저항의 감소가 이루어지므로 리플레쉬 특성을 향상시킬 수 있다.
넷째, 질화막상측의 제 2 층간 산화막과 SiON층을 제거한후 유전막과 플레이트 노드를 형성하는 공정을 실시하므로 커패시턴스를 향상시킬 수 있다.

Claims (3)

  1. 반도체기판상에 소정간격으로 게이트 전극을 형성하는 단계;
    상기 게이트 전극을 포함한 전면상에 제 1 층간 절연막을 형성하는 단계;
    상기 게이트 전극 일측면의 상기 제 1 층간 절연막을 선택적으로 제거하여 비트라인 콘택홀을 형성하는 단계;
    상기 비트라인 콘택홀 및 비트라인 콘텍홀에 인접한 제 1 층간 절연막상에 비트라인을 형성하는 단계;
    상기 비트라인을 포함한 상기 제 1 층간 절연막상에 제 1, 제 2 절연막과 제 2 층간 절연막 및 제 3 절연막을 차례로 형성하는 단계;
    노드 콘택홀 영역을 정의하여 상기 노드 콘택홀 영역의 상기 제 3 절연막과 제 2 층간 절연막을 선택적으로 제거하는 단계;
    상기 노드 콘택홀 영역의 상기 제 3 절연막 및 제 2 층간 절연막의 측면에 측벽 스페이서를 형성하는 단계;
    상기 측벽 스페이서 사이의 상기 제 2, 제 1 절연막 및 제 1 층간절연막을 선택적으로 제거하여 노드 콘택홀을 형성하는 단계;
    상기 노드 콘택홀 및 노드 콘택홀에 인접한 상기 제 3 절연막상에 스토리지 노드를 형성하는 단계;
    상기 제 3 절연막과 제 2 층간 절연막을 제거하는 단계;
    상기 스토리지 노드 표면에 유전막과 상기 유전막상에 플레이트 노드를 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체소자의 제조방법.
  2. 제 1 항에 있어서, 상기 제 3 절연막은 SiON층으로 형성함을 특징으로 하는 반도체소자의 제조방법.
  3. 제 1 항에 있어서, 상기 측벽 스페이서는 상기 제 1 절연막과 제 1 층간 절연막과 식각선택비가 다른 물질로 형성하여 상기 노드 콘택홀을 형성할 때 상기 노드 콘택홀의 크기를 조절하는 것을 특징으로 하는 반도체소자의 제조방법.
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