KR100268938B1 - 반도체 메모리 장치의 제조방법 - Google Patents

Abstract

반도체 메모리 장치의 제조방법에 관한 것으로 특히, 고집적 디램셀의 정렬 마진을 향상하기에 적당한 반도체 메모리 장치의 제조방법에 관한 것이다. 이와 같은 반도체 메모리 장치의 제조방법은 반도체기판상에 제 1, 제 2 및 제 3 절연막을 차례로 형성하는 단계, 상기 제 3 및 제 2 절연막을 선택적으로 제거하여 콘택홀을 형성하는 단계, 상기 콘택홀내의 제 2 및 제 3 절연막 측면에 측벽 스페이서를 형성하는 단계, 상기 측벽 스페이서를 마스크로 이용한 식각공정으로 상기 제 1 절연막을 식각하여 노드 콘택홀을 형성하는 단계, 상기 측벽 스페이서를 제거하는 단계, 상기 노드 콘택홀 및 콘택홀을 포함한 제 3 절연막 표면을 따라서 커패시터 제 1 전극을 형성하는 단계, 상기 커패시터 제 1 전극을 식각하여 제 3 절연막의 상측면을 노출시키는 단계, 상기 제 3 절연막을 제거하는 단계, 상기 커패시터 제 1 전극을 포함한 전면에 유전막을 형성하는 단계, 상기 유전막 전면에 커패시터 제 2 전극을 형성하는 단계를 포함한다.

Description

반도체 메모리 장치의 제조방법

본 발명은 반도체 메모리 장치의 제조방법에 관한 것으로 특히, 고집적 디램셀의 정렬 마진을 향상하기에 적당한 반도체 메모리 장치의 제조방법에 관한 것이다.

반도체소자의 발전에 따라 하나의 반도체 칩상에 많은 소자들을 집적시키는 작업이 활발히 진행되고 있다. 특히 DRAM(Dynamic Random Access Memory)의 메모리셀에 있어서는 소자크기를 최소로 하기 위해서 여러가지 다양한 셀 구조가 제안되고 있다.

일반적으로 DRAM 메모리셀은 하나의 트랜지스터와 하나의 커패시터로 구성된다. 이와 같이 하나의 트랜지스터와 하나의 커패시터로 구성된 메모리셀에 있어서, 신호전하는 트랜지스터(스위칭 트랜지스터)에 연결되는 커패시터의 스토리지 노드(Storage Node)에 저장된다. 따라서 반도체 메모리 소자의 고집적화로 인해 메모리셀의 크기가 작아지면 이에 따라 커패시터의 크기도 작아지게 되므로 스토리지 노드에 저장할 수 있는 전하의 수도 감소하게 된다. 그러므로 원하는 신호를 오동작 하는 일 없이 전달하기 위해서는 신호전달에 필요한 커패시터 용량확보를 위해 메모리셀의 커패시터 스토리지 노드가 어떤 정해진 값 이상의 표면적을 가져야 한다. 따라서 메모리셀 크기의 축소화를 위해서는 커패시터의 스토리지 노드가 반도체기판의 제한된 영역내에 상대적으로 큰 표면적을 가져야 한다. 그러므로 커패시터의 형태가 평판(Parallel Plate) 구조에서 핀(FIN) 또는 실린더 구조 등을 이용하게 되었다.

이와 같은 종래 반도체 메모리 장치의 제조방법을 첨부된 도면을 참조하여 설명하기로 한다.

도 1a 내지 도 1f는 종래 반도체 메모리장치의 제조공정 단면도이다.

먼저, 도 1a에 나타낸 바와 같이, 반도체기판(1)상에 제 1 산화막(2) 및 질화막(3)을 차례로 형성한다. 이어서, 상기 질화막(3)상에 감광막(PR₁)을 도포한다음, 노드 콘택홀 영역을 정의하여 노광 및 현상공정으로 노드 콘택홀 영역의 감광막(PR₁)이 제거되도록 패터닝한다.

도 1b에 나타낸 바와 같이, 상기 패터닝된 감광막(PR₁)을 마스크로 이용한 식각공정으로 상기 질화막(3) 및 제 1 산화막(2)을 선택적으로 제거하여 노드 콘택홀(4)을 형성한다. 이어서, 상기 감광막(PR₁)을 제거한다. 그다음, 상기 노드 콘택홀(4)을 포함한 질화막(3) 전면에 제 1 폴리실리콘층(5) 및 제 2 산화막(6)을 차례로 형성한다.

도 1c에 나타낸 바와 같이, 상기 제 2 산화막(6)상에 감광막(PR₂)을 도포한다음, 노광 및 현상공정으로 스토리지 노드 형성영역을 정의하여 스토리지 노드 형성영역에만 남도록 상기 감광막(PR₂)을 패터닝한다. 이어서, 패터닝된 감광막(PR₂)을 마스크로 이용한 식각공정으로 상기 제 2 산화막(6) 및 제 1 폴리실리콘층(5)을 선택적으로 제거한다. 이때, 상기 질화막(3)이 에치스토퍼로서의 역할을 한다.

도 1d에 나타낸 바와 같이, 상기 감광막(PR₂)을 제거한다. 이어서, 상기 제 2 산화막(6)을 포함한 기판 전면에 제 2 폴리실리콘층(7)을 형성한다음 상기 제 2 폴리실리콘층(7)을 에치백하여 상기 제 2 산화막(6)의 측면에 측벽 스페이서 형상으로 패터닝한다.

도 1e에 나타낸 바와 같이, 상기 제 2 산화막(6)을 제거하여 제 1 및 제 2 폴리실리콘층(5)(7)으로 구성된 스토리지 노드(8)를 완성한다.

도 1f에 나타낸 바와 같이, 상기 스토리시 노드(8)표면에 유전막(9)과 유전막(9)상에 플레이트 노드(10)를 형성한다.

도 2a 내지 도 2b는 도 1c의 공정을 평면상에서 나타낸 도면으로 도 2a는 정상적인 상태의 스토리지 노드 영역을 패터닝한 평면도이고, 도 2b는 오정렬(mis-align)되었을 경우의 평면도이다.

즉, 반도체소자가 점차로 고집적화함에 따라 커패시터의 스토리지 노드 또한 고집적화하는데 노드 콘택홀(4)상측에 장방형으로 패터닝되는 스토리지 노드(제 1 폴리실리콘층(5))의 경우 장측방향(A)에서의 정렬도는 크게 문제점이 발생할 가능성이 없지만, 단측방향(B)에서의 정렬도는 반도체소자가 고집적화할수록 정확한 정렬을 필요로 한다.

특히, 도 2b에 나타낸 바와 같이, 오정렬이 발생하였을 경우 콘택홀(4)내의 제 1 폴리실리콘층(5)이 식각되어 제거되는 등의 문제점이 발생하게 된다.

종래 반도체 메모리 장치의 제조방법에 있어서는 다음과 같은 문제점이 있었다.

첫째, 반도체소자가 고집적화함에따라 발생하는 정렬정밀도를 정확하게 맞추기 어려워 장방형으로 형성되는 스토리지 노드 영역을 정의하여 패터닝하는 공정에서 특히, 단측방향 노드 콘택홀내의 스토리지 노드가 식각되어 반도체 메모리 장치로서의 신뢰도를 저하시키는 문제점이 있었다.

둘째, 실리더형 스토리지 노드를 형성하는 공정시 두층의 폴리실리콘층을 사용함은 물론 감광막을 이용한 패터닝공정 또한 2회이므로 공정이 복잡한 문제점이 있었다.

본 발명은 상기한 바와 같은 종래 반도체 메모리 장치의 문제점을 해결하기 위하여 안출한 것으로 노드 콘택홀을 포함한 그 주변에 스토리지 노드를 형성하기 위한 공정을 실시할 때 자동 정렬법을 이용하여 미스-얼라인 발생가능성을 없앤 반도체 메모리 장치의 제조방법을 제공하는데 그 목적이 있다.

도 1a 내지 도 1f는 종래 반도체 메모리 장치의 제조공정 단면도

도 2a 내지 도 2b는 도 1c의 공정을 평면상에서 나타낸 도면

도 3a 내지 도 3f는 본 발명 반도체 메모리 장치의 제조공정 단면도

도면의 주요부분에 대한 부호의 설명

11 : 반도체기판 12 : 제 1 절연막

13 : 제 2 절연막 14 : 제 3 절연막

15 : 제 1 노드 콘택홀 16 : 제 4 절연막

17 : 제 2 노드 콘택홀 18a : 스토리지 노드

19 : 유전막 20 : 플레이트 노드

본 발명에 따른 반도체 메모리 장치의 제조방법은 반도체기판상에 제 1, 제 2 및 제 3 절연막을 차례로 형성하는 단계, 상기 제 3 및 제 2 절연막을 선택적으로 제거하여 콘택홀을 형성하는 단계, 상기 콘택홀내의 제 2 및 제 3 절연막 측면에 측벽 스페이서를 형성하는 단계, 상기 측벽 스페이서를 마스크로 이용한 식각공정으로 상기 제 1 절연막을 식각하여 노드 콘택홀을 형성하는 단계, 상기 측벽 스페이서를 제거하는 단계, 상기 노드 콘택홀 및 콘택홀을 포함한 제 3 절연막 표면을 따라서 커패시터 제 1 전극을 형성하는 단계, 상기 커패시터 제 1 전극을 식각하여 제 3 절연막의 상측면을 노출시키는 단계, 상기 제 3 절연막을 제거하는 단계, 상기 커패시터 제 1 전극을 포함한 전면에 유전막을 형성하는 단계, 상기 유전막 전면에 커패시터 제 2 전극을 형성하는 단계를 포함한다.

이와 같은 본 발명 반도체 메모리장치의 제조방법을 첨부된 도면을 참조하여 설명하기로 한다.

도 3a 내지 도 3f는 본 발명 반도체 메모리 장치의 제조공정 단면도이다.

먼저, 도 3a에 나타낸 바와 같이, 반도체 기판(11)상에 제 1, 제 2 및 제 3 절연막(12)(13)(14)을 차례로 형성한다. 이어서, 상기 제 3 절연막(14)상에 감광막(PR₁₀)을 도포한다음 노광 및 현상공정으로 노드 콘택홀 영역을 정의하여 노드 콘택홀 영역의 감광막(PR₁₀)을 선택적으로 패터닝한다. 이어서, 패터닝된 상기 감광막(PR₁₀)을 마스크로 이용한 식각공정으로 상기 제 3 및 제 2 절연막(14)(13)선택적으로 제거하여 제 1 노드 콘택홀(15)을 형성한다. 이때, 상기 제 1 및 제 3 절연막(12)(14)은 산화막으로 형성하고, 제 2 절연막(13)은 질화막으로 형성한다. 그리고, 상기 제 1 노드 콘택홀(15)은 상기 반도체기판(11)까지 형성하는 것이 아닌 스토리지 노드 형성영역을 정의한 것이다.

도 3b에 나타낸 바와 같이, 상기 감광막(PR₁₀)을 제거한다. 그다음, 상기 제 1 노드 콘택홀(15)을 포함한 기판 전면에 제 4 절연막(16)을 형성한다. 그다음, 반응성 이온 식각법(RIE : Reactive Ion Etch)을 이용하여 상기 제 4 절연막(16)을 제 1 절연막(12)의 상측면이 노출되도록 식각하여 제 3 및 제 2 절연막(14)(13)의 측면에 측벽 스페이서 형상으로 패터닝한다. 그다음, 측벽 스페이서 형상으로 패터닝된 제 4 절연막(16)을 마스크로 이용한 식각공정으로 반도체기판(11)의 상측면이 노출되도록 제 1 절연막(12)을 식각하여 제 2 노드 콘택홀(17)을 형성한다. 이때, 상기 제 4 절연막(16)은 제 1 절연막(12)과 식각선택비가 다른 물질을 사용하며, 질화막으로 형성한다. 즉, 상기 제 1 및 제 3 절연막(12)(14)은 식각선택비가 동일한 물질로 형성되고, 상기 제 2 및 제 4 절연막(13)(16)과는 식각선택비가 다른 물질로 형성되는 것이다.

도 3c에 나타낸 바와 같이, 상기 제 4 절연막(16)을 제거한다. 그다음, 상기 제 2 노드 콘택홀(17) 및 제 1 노드 콘택홀(15)을 포함한 기판 전면에 폴리실리콘층(18)을 형성한다. 이때, 상기 폴리실리콘층(18)이 반도체 기판(11)과 콘택된다. 좀더 자세히 설명하면 반도체기판(11)내의 불순물 확산영역(소오스/드레인 영역)(도시하지 않음)과 콘택하게 된다.

도 3d에 나타낸 바와 같이, 반응성이온식각법을 이용한 에치백 공정으로 상기 제 3 절연막(14)의 상측면이 노출될때까지 상기 폴리실리콘층(18)을 식각하여 스토리지 노드(18a)를 형성한다. 즉, 이미 반도체기판(11)과 콘택되어 있는 상기 폴리실리콘층(18)을 스토리지 노드 영역에만 남도록 패터닝한 것으로 제 1 및 제 2 노드 콘택홀(15)(17)내에 스토리지 노드(18a)가 오정렬되지 않고, 셀프-얼라인되는 것을 알 수 있다.

도 3e에 나타낸 바와 같이, 상기 제 3 절연막(14)을 제거한다.

도 3f에 나타낸 바와 같이, 상기 스토리지 노드(18a) 표면에 유전막(19)을 도포한후 상기 유전막(19) 전면에 플레이트 노드(20)를 형성한다.

본 발명에 따른 반도체 메모리 장치의 제조방법에 있어서는 다음과 같은 효과가 있다.

첫째, 노드 콘택홀을 형성할 때 제 1 노드 콘택홀과 상기 제 1 노드 콘택홀 내에 형성되는 제 2 노드 콘택홀을 이용하여 스토리지 노드를 오정렬없이 셀프-얼라인으로 정확히 패터닝하여 신뢰도 높은 반도체 메모리 장치의 제조방법을 제공할 수 있다.

둘째, 감광막을 이용한 패터닝공정이 줄어들어, 공정이 단순해지므로 생산성 및 수율을 향상시킬수 있다.

Claims (2)

1. 반도체기판상에 제 1, 제 2 및 제 3 절연막을 차례로 형성하는 단계;

   상기 제 3 및 제 2 절연막을 선택적으로 제거하여 콘택홀을 형성하는 단계;

   상기 콘택홀내의 제 2 및 제 3 절연막 측면에 측벽 스페이서를 형성하는 단계;

   상기 측벽 스페이서를 마스크로 이용한 식각공정으로 상기 제 1 절연막을 식각하여 노드 콘택홀을 형성하는 단계;

   상기 측벽 스페이서를 제거하는 단계;

   상기 노드 콘택홀 및 콘택홀을 포함한 제 3 절연막 표면을 따라서 커패시터 제 1 전극을 형성하는 단계;

   상기 커패시터 제 1 전극을 식각하여 제 3 절연막의 상측면을 노출시키는 단계;

   상기 제 3 절연막을 제거하는 단계;

   상기 커패시터 제 1 전극을 포함한 전면에 유전막을 형성하는 단계;

   상기 유전막 전면에 커패시터 제 2 전극을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 메모리 장치의 제조방법.
2. 제 1 항에 있어서, 상기 제 1 및 제 3 절연막은 동일한 식각선택비를 갖는 물질로 형성하고, 제 2 및 제 4 절연막과는 식각선택비가 다른 물질을 사용하여 형성하는 것을 특징으로 하는 반도체 메모리 장치의 제조방법.

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