KR970012990A - 자기 정렬을 이용한 커패시터 제조방법 - Google Patents

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KR970012990A
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capacitor
forming
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KR1019950028520A
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문철연
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김광호
삼성전자 주식회사
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    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
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    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
    • H—ELECTRICITY
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Abstract

반도체 메모리 장치를 제조하는 방법에 있어서, 자기 정렬을 이용하여 커패시터의 스토리지 전극을 제조하는 방법을 개시한다. 본 발명은 트랜지스터가 형성된 반도체 기판상에 제1절연층, 제1도전층, 제2절연층 및 감광막을 순차적으로 적층한 후 감광막 패턴을 형성하는 공정과, 상기 감광막 패턴을 마스크로 하여 제2절연층 및 제1도전층을 건식식각하는 공정과, 커패시터의 상부 실린더를 구성하는 제2도전층 및 제3절연층을 적층하는 공정과, 상기 제3절연층을 이방성 식각하여 상기 제2도전층 측벽에 스페이서를 형성하는 공정과, 상기 스페이서를 마스크로 하여 상기 제2도전층, 제1절연층을 식각하여 매몰 콘택을 형성하는 공정과, 상기 매몰 콘택에 제3도전층을 증착하여 커패시터의 하부 원기둥을 형성하는 공정과, 상기 결과물에 유전막 및 플래이트 전극을 형성하는 공정으로 이루어진다.

Description

자기 정렬을 이용한 커패시터 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제3A도 내지 제3F도는 본 발명에 의한 고집적 반도체장치의 커패시터 제조방법을 각 단계별로 순차적으로 도시한 공정단면도

Claims (3)

  1. 활성영역과 비활성영역으로 구분되어진 후 게이트 절연막 및 게이트 전극이 형성되어진 반도체 기판 전면에 제1절연층, 제1도전층, 제2절연층, 및 감광막을 순차적으로 적층하는 공정; 스토리지 전극을 형성하기 위한 감광막을 패터닝하는 공정; 상기 감광막 패턴을 마스크로 하여 제2절연층 및 제1도전층을 건식식각하는 공정; 커패시터의 상부 실린더를 구성하는 제2도전층 및 제3절연층을 적층하는 공정; 상기 제3절연층을 이방성 식각하여 상기 제2도전층 측벽에 제3절연층 스페이서를 형성하는 공정; 상기 스페이서를 마스크로 하여 상기 제2도전층, 제1절연층을 식각하여 매몰 콘택을 형성하는 공정; 상기 매몰 콘택에 제3도전층을 증착하여 커패시터의 하부 원기둥을 형성하는 공정; 상기 결과물에 유전막 및 플래이트 전극을 형성하는 공정으로 이루어진 커패시터 제조방법.
  2. 제1항에 있어서, 상기 제1절연층 제2절연층 및 제3절연층은 HTO(High Temperature Oxide), LTO(Low Temperature Oxide), BPSG(Borophoshprus Silica Glass), 및 USG(Undoped Silica Glass) 등과 같은 산화막인 것을 특징으로 하는 반도체 메모리 장치의 커패시터 제조방법.
  3. 제1항에 있어서, 상기 제1도전층, 제2도전층, 및 제3도전층은 도핑돈 다결정 실리콘인 것을 특징으로 하는 반도체 메모리 장치의 커패시터 제조 방법.
KR1019950028520A 1995-08-31 1995-08-31 자기 정렬을 이용한 커패시터 제조방법 KR970012990A (ko)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100268938B1 (ko) * 1997-07-10 2000-10-16 김영환 반도체 메모리 장치의 제조방법

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