KR960006719B1 - 반도체 메모리장치의 셀프얼라인콘택 형성방법 - Google Patents

Abstract

내용 없음

Description

반도체 메모리장치의 셀프얼라인콘택 형성방법

제1도는 종래의 셀프얼라인콘택을 위한 스페이서 형성방법을 설명하기 위한 도면.

제2도는 종래기술에 의한 셀프얼라인콘택을 형성하기 위한 레이아웃도.

제3도 내지 제7도는 상기 제2도의 레이아웃을 적용하여 종래의 셀프일라인콘택을 형성하는 방법을 나타낸 공정순서도.

제8도는 본 발명의 셀프얼라인콘택을 위한 스페이서 형성방법을 설명하기 위한 도면.

제9도는 본 발명의 셀프얼라인콘택을 형성하기 위한 레이아웃도.

제10도 내지 제12도는 상기 제9도의 레이아웃을 적용하여 본 발명의 셀프얼라인콘택을 형성하는 방법을 나타낸 공정순서도.

본 발명은 반도체장치의 제조방법에 관한 것으토, 특히 매몰 비토라인(Buried Bit-line)을 채용한 스택형 메모리셀 구조에 있어서외 비트라인 접속을 위한 셀프일라인콘택(Self-align contact) 형성방법에 관한것이다.

반도체장치의 고집적화에 의해서 여러층의 층간절연막을 통하여 콘택을 형성하게 됨에 따라 안정적인 콘택형성에 문제점이 나타나게 되었고, 반도체소자의 스케일링다운(Scaling down)에 의해 액티브영역이 협소해지게 되어 충분한 마진을 가지고 콘택을 오픈(open)시킬 수 없게 되었다. 이러한 문제점을 해결하기 위해 셀프얼라인콘택이 제안되었다.

반도체 메모러셀의 셀영역을 감소시키는데 유용한 셀프얼라인콘택 기술은 초기에는 콘택영역이 트랜지스터 게이트와 필드산화막과 겹쳐지는 것이 가능한 셀디자인인 트렌치형 커패시터에 제안된 기술이었으나 점차로 여러구조의 메모리셀에 적용되어 갔다. 이중에서 "J. Electrochem. Soc., Vol.139, No.8, pp. 2318-2322 1992"에는 셀프얼라인콘택 기술을 이용하여 STC(Stacked capacitor cells)을 제조하는 방법이 개시되어 있다.

이밖에 64Mb급 이상의 반도체메모리소자에 있어서 채용되고 있는 매몰 비트라인 구조에 있어서는 매몰콘택 형성의 어려움을 극복하기 위해 트랜지스터 게이트와 필드산화막을 이용한 2-겹(2-fold) 셀프얼라인구조를 사용하고 있다. 제1도는 이와 같은 트랜지스터 게이트(G)와 필드산화막(FO)에 스페이서(S1) 형성기술을 이용한 셀프얼라인 구조를 도시하고 있다.

다음에 제2도 내지 제7도를 참조하여 종래의 셀프얼라인콘택 헝성방법을 설명하면 다음과 같다.

제2도는 종래의 셀프얼라인콘택 형성을 위한 패턴 레이아웃도이고, 제3도 내지 제7도는 셀프얼라인콘택 형성공정을 순서대로 도시한 것으로, 제2도의 A-A'선으로 잘랐을 때의 그 단면도를 나타낸 것이다.

먼저, 제3도를 참조하면, 반도체기판(1)상에 제2도의 액티브영역(AC)을 한정하는 패턴을 사용하여 통상의 소자분리공정을 통하여 필드산화막(2)을 형성한다.

다음에 제4도를 참조하면, 상기 필드산화막(2) 형성공정에 의해 액티브영역과 필드영역으로 구분된 반도체기판(1)상에 게이트산화막(3), 게이트전극층(4) 및 절연막(5)으로서, 예컨대 HOT(High Temperature Oxide)막을 차례로 형성한 후, 제2도의 게이트패턴(G)을 이용하여 상기 절연막(5), 게이트전극층(4) 및 게이트산화막(3)을 패터닝하여 트랜지스터 게이트를 형성한다.

이어서 제5도를 참조하면, 상기 결과물 전면에 스페이서 형성용 절연층(6)을 증착한다.

다음에 제6도를 참조하면, 상기 형성된 스페이서 형성용 절연층을 이방성식각하여 상기 게이트 측벽에 스페이서(6A)를 형성한다. 제2도에 상기 스페이서 형성용 절연층이 이방성식각에 의해 다른 부분은 식각되고 게이트(G) 측벽에만 스페이서(S1)로 남은 모양을 나타내었다.

상기한 종래의 셀프얼라인콘택 형성방법에 있어서는, 스페이서 형성을 위한 식각공정시 게이트가 없는 영역, 즉 필드영역이 과도식각(overetch)되는 문제가 생긴다. 제7도는 제2도의 C-C'선으토 잘랐을 때의 단면도로서, 상기한 문제점을 보여준다. 도시한 바와 같이 상기 종래의 방법에서는 셀프얼라인콘택을 위한 스페이서 형성을 위해 게이트와 필드산화막을 측벽으로 이용하기 때문에 게이트가 없는 지역의 드러나 있는 필드산화막(2)은 스페이서 형성을 위한 이방성식각시 과토식각(X)됨으로써 필드산화막의 두께가 감소되고 이에 따라 소자분리(Isolation) 능력이 취약해져 펀치쓰루(punchthrough) 가능성이 커지게 되어 소자의 신뢰성이 저하되며, 게이트가 있는 지역과 없는 지역의 단차가 커져 후속공정에 어려움이 큰 문제도 있다.

본 발명은 상술한 문제점을 해결하기 위한 것으로, 게이트와 비트라인패턴을 이용하여 셀프일라인콘택을위한 스페이서를 형성함으로써 펀치쓰루등과 같은 특성의 저하가 일어나지 않는 반도체장치의 제조방법을 제공하는 것을 그 목적으로 한다.

상기 목적을 달성하기 위해 본 발명은 반도체 메모리장치의 셀프얼라인콘택 형성방법에 있어서, 엑티브영역과 필드영역으로 구분된 반도체기판상의 소정영역을 트랜지스터를 형성한 후, 결과물 전면에 스페이서 형성용 절연층을 형성하는 공정, 상기 절연층상에 상기 게이트와는 수직이고 상기 액티브영역과는 평행하게 상기 필드영역상에 비트라인패턴을 형성하는 공정, 상기 절연층을 액티브영역이 노출될때까지 이방성식각하는 공정, 및 상기 비트라인패턴을 제거하는 공정을 구비한 것을 특징으로 한다.

또한, 본 발명은 반도체 메모리장치의 셀프얼라인콘택 형성방법에 있어서, 액티브영역과 필드영역으로 구분된 반도체기판상의 소정영역에 트랜지스터를 형성한 후, 결과물 전면에 스페이서 형성용 절연층을 형성하는 공정, 상기 절연층상에 상기 게이트와는 수직이고 상기 액티브영역과는 평행하게 상기 필드영역상에 비트라인패턴을 형성하는 공정, 상기 절연층의 일부를 식각하는 공정, 상기 비트라인패턴을 제거하는 공정,및 상기 나머지 절연층을 액티브영역이 노출될때까지 이방성식각하는 공정을 구비한 것을 특징으로 한다.

본 발명의 반도체장치의 셀프얼라인콘택 형성방법은 제8도에 도시한 바와 같이 스페이서 형성공정에 있어서, 스페이서 형성을 위한 절연층을 증착한 후 이 절연층상에 게이토(G)와 수직으토 배치되고 액티브영역과는 평행한 비트라인패턴(BP)를 형성한 다음 이방성식각을 행하여 게이트(G)와 필드산화막(FO)의 측벽에 스페이서(S1)를 형성한다. 이에 따라 스페이서 형성을 위한 이방성식각공정시 상기 비트라인패턴(BP)이 필드영역이 식각되는 것을 막아주고 또, 이 비트라인패턴(BP)에 의해 그 하부의 스페이서 형성용절연층이 식각되지 않고 남게 되어 게이토 형성으로 인한 단차를 감소시키는 역할을 하여 후속공정이 용이하게 된다.

이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.

제9도 내지 제12도를 참조하여 본 발명의 일실시예에 의한 셀프얼라인콘택 형성방법을 설명하면 다음과같다.

제9도는 본 발명의 일실시예에 의한 셀프얼라인콘택 형성을 위한 패턴 레이아웃도이고, 제10도 내지 제12도는 셀프얼라인콘택 형성공정을 순서대로 도시한 것이다.

먼저, 상기 종래의 제3도 내지 제5도와 동일한 공정에 의해 스페이서 형성용 절연층(6)까지 형성한다. 다음에 제9도와 제9도의 B-B'으로 잘랐을 때의 단면도인 제10도를 참조하면, 소자분리영역상에 상기게이트(G)와는 수직이고 액티브영역(AC)과는 평행한 비트라인패턴(제9도중의 참조부호 BP, 제10도중의 참조부호 7)을 형성한다. 이때, 상기 비트라인패턴은 실제의 도전층으로 이루어진 비트라인이 아니고 비트라인패턴 형성을 위한 마스크를 적용하여 형성한 포토레지스트로 된 패턴이다.

이어서 제9도와 제9도의 A-A'선 및 C-C'선으로 각각 잘랐을 때의 각각의 단면도들인 제11도 및 제12도를 참조하면, 상기 반도체기판 전면에 형성된 스페이서 형성용 절연층을 이방성식각하여 스페이서(6A)를 형성함과 동시에 셀프얼라인콘택(SAC)을 형성한다. 이때, 종래에는 모두 식각되었던 소자분리영역상의스페이서 형성용 절연층이 상기 비트라인패턴(BP)에 의해 식각되지 않고 제12도에 도시된 바와 같이 남아있게 되고(6B), 이에 따라 필드산화막(2)이 식각되는 일은 없게 된다. 이후, 상기 비트라인패턴을 제거하면 게이트측벽에 형성된 스페이서와 비트라인패턴 하부에 남아 있는 절연층으로 둘러싸인 액티브영역인 콘택영역(SAC)이 생기게 된다.

본 발명의 다른 실시예로서, 상기 비트라인패턴을 형성한 후, 상기 스페이서 형성용 절연층을 어느 정도부분식각(Partial etch)한 다음 상기 비트라인패턴을 제거하고 나서 나머지 절연층을 액티브영역이 노출될때가지 이방성식각할 수도 있다. 이와 같이 하면 제9도에 게이트와 비트라인패턴이 겹치는 부분(D)에서의 단차를 줄일 수 있게 되고 이에 따라 후속공정이 용이하게 된다.

상기 비트라인패턴은 기존의 비트라인 형성용 마스크를 이용하여 형성하는 것으로 별도의 마스크가 필요없으므로 비용이 추가되거나 하는 일없이 용이하게 형성하여 이용할 수 있다.

상술한 본 발명에 의하면, 종래 셀프얼라인콘택 형성시 게이트측벽 스페이서 형성공정에서 과도식각되던 필드산화막을 비트라인패턴을 필드산화막상에 형성하여 이를 스페이서 형성을 위한 이방성식각시에 이용함으로서 필드산화막이 식각되는 것을 방지하여 소자분리특성이 나빠지는 것을 방지하고 이에 따른 펀치쓰루 유발가능성을 배제시킬 수 있다.

Claims (3)

1. 반도체 메모리장치의 셀프얼라인콘택 형성방법에 있어서, 액티브영역과 필드영역으로 구분된 반도체기판상의 소정영역에 트랜지스터를 형성한 후, 결과물 전면에 스페이서 형성용 절연층을 형성하는 공정, 상기절연층상에 상기 게이트와는 수직이고 상기 액티브영역과는 평행하게 상기 필드영역상에 비트라인패턴을 형성하는 공정, 상기 절연층을 액티브영역이 노출될때까지 이방성식각하는 공정, 및 상기 비트라인패턴을 제거하는 공정을 구비한 것을 특징으토 하는 반도체 메모리장치의 셀프얼라인콘택 형성방법.
2. 제1항에 있어서, 상기 비트라인패턴은 포토레지스트로 형성하는 것을 특징으로 하는 반도체 메모리장치의 셀프얼라인콘택 형성방법.
3. 반도체 메모리장치의 셀프얼라인콘댁 형성방법에 있어서, 액티브영역과 필드영역으로 구분된 반도체기판상의 소정영역에 트랜지스터를 형성한 후, 결과물 전면에 스페이서 형성용 절연층을 형성하는 공정, 상기절연층상에 상기 게이트와는 수직이고 상기 액티브영역과는 평행하게 상기 필드영역상에 비트라인패턴을 형성하는 공정, 상기 절연층의 일부를 식각하는 공정, 상기 비트라인패턴을 제거하는 공정, 및 상기 나머지 절연층을 액티브영역이 노출될때까지 이방성식각하는 공정을 구비한 것을 특징으로 하는 반도체 메모리장치의 셀프얼라인콘택 형성방법.