KR960006744B1 - 비트선과 스토리지노드를 중첩시킨 반도체 메모리 소자 및 그 제조방법 - Google Patents
비트선과 스토리지노드를 중첩시킨 반도체 메모리 소자 및 그 제조방법 Download PDFInfo
- Publication number
- KR960006744B1 KR960006744B1 KR1019910004139A KR910004139A KR960006744B1 KR 960006744 B1 KR960006744 B1 KR 960006744B1 KR 1019910004139 A KR1019910004139 A KR 1019910004139A KR 910004139 A KR910004139 A KR 910004139A KR 960006744 B1 KR960006744 B1 KR 960006744B1
- Authority
- KR
- South Korea
- Prior art keywords
- bit line
- forming
- storage node
- lines
- insulating film
- Prior art date
Links
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
Landscapes
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
내용 없음
Description
제1도 (a)-(b)는 종래의 대표적인 제조공정도.
제2도는 제1도의 레이아우트.
제3도 (a)-(i)는 본 발명의 1실시예에 따른 제조공정도.
제4도는 제3도의 레이아우트이다.
* 도면의 주요부분에 대한 부호의 설명
11:반도체기판 12:필드산화막
13:게이트 l4:소오스 및 드레인영역
15,17:산화막 16,21:질화막
18,22,23:측벽 19:비트선
20:평탄화용 절연막 24:스토리지노드
25:유전체막 26:플래이트
본 발명은 반도체 메모리 소자에 관한 것으로, 특히 집적도 향상을 도모하기 위하여 비트선과 스토리지노드를 중첩시킨 반도체 메모리 소자 및 그 제조방법에 관한 것이다.
제1도 (a)-(d)는 종래의 대표적인 제조공정도로서, 우선 반도체 기판(l}상에 게이트(2), 소오스 및 드레인영역(3), 산화막(4)을 차례로 형성한 후(제1도(a)), 비트선 콘택을 내고 고융점 금속이나 실리사이드등으로 되는 비트라인(5)과 산화막(6)을 도포한 후 소정의 부분으로 제한한 다음(제1도(b)), 그 양측에 산화막으로 되는 측벽(7)을 형성한 후(제1도(c)), 그 위에 스토리지노드(8), 유전체막(9), 플래이트(10)로 되는 커패시터를 형성하여 제조하였다.
그러나, 이러한 종래기술에 의해 제조된 반도체 메모리 소자는 그것의 레이아우트를 도시한 제2도에 나타난 바와 같이 비트선(5)과 커패시터를 입체적으로 분리시킴에 따라 액티브영역(AR)을 비트선(5)과 워드선(2)에 대하여 대각선방향이 되도록 배치하여야 하므로 단위셀 면적이 증가하고 굴곡부에 의하여 왜곡이 발생되는 문제점이 있었다.
본 발명은 이와 같은 문제점을 해결하기 위한 것으로, 본 발명의 목적은 액티브 영역을 비트선에 대하여 동일방향으로 배치한 비트선과 스토리지노드를 중첩시킨 반도체 메모리 소자를 제공하는 것이다.
본 발명의 다른 목적은 상술한 비트선과 스토리지노드를 중첩시킨 반도체 매모리 소자의 제조방법을 제공하는 것이다.
이하, 본 발명을 첨부도면에 의하여 상세히 설명한다.
제3도 (a)-(i)는 본 발명의 1실시예에 따른 제조공정도로서, 우선 제3도(a)에 도시한 바와 같이 반도체기판(1)상에 소자격리를 위한 필드산화막(12), 워드선으로 사용되는 게이트(13), 소오스 및 드래인영역(14), 게이트(13)를 덮은 산화막(15)을 차례로 형성하고 전면에 질화막(16), 산화막(17)을 차래로 도포한다.
그후, 제3도(b)와 같이 비트선 콘택영역상의 산화막(17), 질화막(16) 제거하고 전면에 폴리실리콘(18)을 도포한 다음, 제3도(c)와 같이 이방성식각을 사용하여 폴리실리콘(18)으로 된 측벽을 형성하고 전면에 예를들어 고융점금속 또는 실리사이드와 같은 비트선(19)을 도포한다.
여기서, 폴리실리콘(18)으로 된 측벽은 비트라인과 비트라인을 연결하기 위한 것으로 제4도와 같이 링(ring) 구조로 된다.
그후, 제3도(d)에 도시한 바와 같이 그 위에 예를 들어 폴리아미드 또는 SOG(Spin On Glass)와 같은 명탄화용 절연막(20)과 질화막(21)을 차례로 도포하고 비트선 영역의 질화막(21), 절연막(20), 비트선(19)만 남기고 제거한다.
여기서, 평탄화용 절연막(20) 대신에 산화막을 사용해도 가능한 것은 물론이다.
그 다음, 제3도(e)와 같이 전면에 질화막을 도포하고 이방성식각으로 비트선 측면에 측벽(22)을 형성한후, 제3도(f)와 같이 노출되어 있는 산화막(17)을 이방성식각으로 제거하여 커패시터 노드콘택의 질화막(16)을 드러나게 한다.
그후, 제3도(g)에 도시한 바와 같이 전표면에 노출된 질화막(17,21,22)올 제거한 다음, 제3도(h)와 같이 전면에 산화막을 도포하고 이방성식각으로 측벽(23)을 형성한 후, 제3도(i)에 도시한 바와 같이 스토리지노드용 폴리실리콘을 증착하고 뷸필요한 부분은 제거하여 스토리지노드(24)를 형성하고, 스토리지노드(24) 표면에 유전체막(25), 플레이트(26)로 된 커패시터를 형성하면 본 발명에 따라 비트선과 스토리지노드를 중첩시킨 반도체 메모리 소자가 제조되게 된다.
여기서, 제4도는 본 발명의 반도체 메모리 소자의 레이아우트를 나타낸 것으로 활성영역과 필드영역이 정의된 반도체 기판(1l), 반도체 기판위에 일정간격을 갖고 일방향으로 형성되는 복수개의 워드선(13), 워드선(13) 양측 기판에 형성된 복수의 소오스 및 드레인 영역(l4), 상기 소오스 및 드래인 영역에 콘택홀을 갖는 절연막, 상기 소오스 영역과 콘택홀을 통해 연결되는 복수개의 비트선(19), 상기 복수개의 비트선(19)중 워드선(13)과 수직방향의 비트선을 연결하기 위해 링구조로 형성되는 폴리실리콘(l8) 측벽, 상기 드레인 영역과 콘택홀을 통해 연결되고 상기 비트선(19)과 중첩되어 형성되는 복수의 스토리지노드(24), 스토리지노드(24) 위에 형성되는 유전체막(25) 및 플레이트 전극(28)을 포함하여 구성된 것이다.
이와 같이 형성하면 굴곡부가 형성되지 않으면서 커패시터 면적의 확장과 동시에 집적도의 향상을 도모할 수 있게 된다.
이상 설명한 바와 같이, 본 발명에 따르면 커패시터 콘택이 형성된 부분에 비트선 역할을 하는 폴리실리콘으로된 측벽을 형성하여 비트선위에 스토리지노드가 중첩되도록 형성하는 것으로 단위셀의 면적을 증가시키지 않고 커페시터 면적을 증가시킬 수 있으므로 반도체 메모리 소자의 집적도 향상을 도모할 수 있으며, 또한 액티브영역의 굴곡부 발생을 억재할 수 있어 왜곡이 감소되는 효과가 있다.
Claims (7)
- 활성영역과 필드영역이 정의된 반도체 기판(11), 반도체 기판위에 형성되는 복수개의 워드선(13), 워드선(13) 양측 기판에 형성된 복수의 소오스 및 드래인영역(14), 상기 소오스 및 드레인영역에 콘택홀을 갖는 절연막, 상기 소오스 영역과 콘택홀을, 통해 연결되어 상기 워드선(13)과 수직방향으로 형성되는 복수개의 비트선(19), 상기 복수개의 비트선(19)중 워드선(13)과 수직방향의 비트선을 연결하기 위해 링구조로 형성되는 폴리실리콘(18) 측벽, 상기 드래인영역과 콘택홀을 통해 연결되고 상기 비트선(19)과 중첩되어 형성되는 복수의 스토리지노드(24), 스토리지노드(24) 위에 형성되는 유전체막(25) 및 플래이트 전극(28)을 포함하여 구성됨을 특정으로 하는 비트선과 스토리지노드를 중첩시킨 반도체 메모리 소자.
- 반도체 기판(l1)위에 격리영역과 활성영역을 정의하고 격리영역에 필드산화막(l2)을 형성하는 공정, 워드선(13)을 형성하고 워드선(13) 양측의 기판에 소오스 및 드래인(l4)을 형성하는 공정, 전면에 제1절연막, 제2절연막을 순차적으로 형성하는 공정, 소오스영역의 제2절연막, 제1절연막을 선택 제거하여 비트선콘택홈을 제l절연막, 제2절연막 측면에 비트선 연결용 제1전도층 측벽을 형성하는 공정, 제2전도층, 제3절연막을 형성하고 선택적으로 식각하여 비트선을 형성하는 공정, 비트선 측면에 제4절연막 측벽을 형성하고,드래인영역 제2절연막, 제1절연막을 식각하여 스토리지노드 콘택을 형성하는 공정, 스토리지노드콘택 영역의 측면에 제5절연막 측벽을 형성하는 공정, 제2전도층으로 비트선과 중첩되도록 스토리지노드(기)을 형성하는 공정과, 스토리지노드 전극위에 유전체막(25)과 플레이트(26) 전극을 순차적으로 형성하는 공정을 포함하는 비트선과 스토리지노드를 중첩시킨 반도체 메모리 소자의 제조방법.
- 제2항에 있어서, 제3절연막은 산화막으로 형성함을 특징으로 하는 비트선과 스토리지노드를 중첩시킨 반도체 메모리 소자의 제조방법.
- 제2항에 있어서, 제3절연막을 폴리아미드로 형성함으로 특정으로 하는 비트선과 스토리지노드를 중첩시킨 반도체 메모리 소자의 제조방법.
- 제2항에 있어서, 제3절연막은 SOG(Spin On Glass)로 형성함을 특징으로 하는 비트선과 스토리지노드를 중첩시킨 반도체 메모리 소자의 제조방법.
- 제2항에 있어서, 비트선은 고융점 금속으로 형성함을 특징으로 하는 비트선과 스토리지노드를 중첩시킨 반도체 메모리 소자의 제조방법.
- 제2항에 있어서, 비트선을 실리사이드로 형성함을 특징으로 하는 비트선과 스토리지노드를 중첩시킨 반도체 메모리 소자의 제조방법.
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019910004139A KR960006744B1 (ko) | 1991-03-15 | 1991-03-15 | 비트선과 스토리지노드를 중첩시킨 반도체 메모리 소자 및 그 제조방법 |
| TW081100053A TW203146B (ko) | 1991-03-15 | 1992-01-06 | |
| JP4073120A JP2518767B2 (ja) | 1991-03-15 | 1992-02-26 | 半導体メモリ素子及びその製造方法 |
| DE4208129A DE4208129C2 (de) | 1991-03-15 | 1992-03-13 | Halbleiterspeicherbauelement und Verfahren zu seiner Herstellung |
| US07/850,676 US5270561A (en) | 1991-03-15 | 1992-03-13 | Semiconductor memory device with a ring-shaped bit line |
| US08/131,707 US5346847A (en) | 1991-03-15 | 1993-10-05 | Method for fabricating a semiconductor memory device having storage node overlap with bit line |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019910004139A KR960006744B1 (ko) | 1991-03-15 | 1991-03-15 | 비트선과 스토리지노드를 중첩시킨 반도체 메모리 소자 및 그 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR920018950A KR920018950A (ko) | 1992-10-22 |
| KR960006744B1 true KR960006744B1 (ko) | 1996-05-23 |
Family
ID=19312141
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019910004139A KR960006744B1 (ko) | 1991-03-15 | 1991-03-15 | 비트선과 스토리지노드를 중첩시킨 반도체 메모리 소자 및 그 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR960006744B1 (ko) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100266020B1 (ko) * | 1997-12-16 | 2000-10-02 | 김영환 | 캐패시터및그의형성방법 |
-
1991
- 1991-03-15 KR KR1019910004139A patent/KR960006744B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR920018950A (ko) | 1992-10-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5808365A (en) | Semiconductor device and method of manufacturing the same | |
| US6812092B2 (en) | Method for fabricating transistors having damascene formed gate contacts and self-aligned borderless bit line contacts | |
| US6548339B2 (en) | Methods of forming memory circuitry, and method of forming dynamic random access memory (DRAM) circuitry | |
| KR100310565B1 (ko) | 반도체장치의제조방법및반도체장치 | |
| KR20020091950A (ko) | 반도체 메모리 소자 및 그 제조방법 | |
| KR950010876B1 (ko) | 반도체 기억장치의 전하보존전극 제조방법 | |
| KR960006744B1 (ko) | 비트선과 스토리지노드를 중첩시킨 반도체 메모리 소자 및 그 제조방법 | |
| US5326998A (en) | Semiconductor memory cell and manufacturing method thereof | |
| KR100386455B1 (ko) | 복합 반도체 메모리소자의 제조방법 | |
| KR100906646B1 (ko) | 반도체 메모리 소자 및 그 제조방법 | |
| KR0168403B1 (ko) | 반도체 장치의 커패시터 제조방법 | |
| US5242852A (en) | Method for manufacturing a semiconductor memory device | |
| KR100351897B1 (ko) | 반도체 소자 제조방법 | |
| KR100418588B1 (ko) | 반도체 소자 및 그 제조 방법 | |
| KR100268938B1 (ko) | 반도체 메모리 장치의 제조방법 | |
| KR960006719B1 (ko) | 반도체 메모리장치의 셀프얼라인콘택 형성방법 | |
| KR100390041B1 (ko) | 디램 메모리 셀의 제조방법 | |
| KR19990016224A (ko) | 플레이트 전극 하부에 더미 비트라인을 갖는 반도체 장치의제조방법 | |
| KR0156099B1 (ko) | 다이나믹 램 셀 및 그의 제조방법 | |
| KR19980063335A (ko) | 반도체 장치의 제조방법 | |
| KR100464934B1 (ko) | 반도체 소자의 제조 방법 | |
| KR930009129B1 (ko) | 비트선과 스토리지 노드를 중첩시킨 반도체 메모리소자의 제조방법 | |
| US6204118B1 (en) | Method for fabrication an open can-type stacked capacitor on local topology | |
| KR970010681B1 (ko) | 2중 실린더 형태의 구조를 갖는 전하보존전극 제조방법 | |
| KR100361530B1 (ko) | 디램 소자의 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| AMND | Amendment | ||
| E902 | Notification of reason for refusal | ||
| AMND | Amendment | ||
| E601 | Decision to refuse application | ||
| J2X1 | Appeal (before the patent court) |
Free format text: APPEAL AGAINST DECISION TO DECLINE REFUSAL |
|
| G160 | Decision to publish patent application | ||
| B701 | Decision to grant | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20060502 Year of fee payment: 11 |
|
| LAPS | Lapse due to unpaid annual fee |