KR100431708B1 - 반도체장치제조방법 - Google Patents

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Abstract

본 발명은 반도체 장치 제조 방법에 관한 것으로, 특히 SOSCON 공정을 이용하는 콘택홀 형성 방법에서, 콘택홀 입구 모서리 지역이 라운딩짐으로써 발생되는 도전층간의 단락을 방지하기 위하여, 콘택홀 측벽에 서로간에 식각선택비를 갖는 이중 스페이서를 사용하는 방법으로, DRAM에 본 발명을 적용할 경우 비트라인과 스토리지 노드 콘택간의 스페이스 마진(Space Margin)을 충분히 확보하여 그 들간의 단락을 방지할 수 있다.

Description

반도체 장치 제조 방법
본 발명은 반도체 장치 제조 방법에 관한 것으로, 특히 SOSCON(sidewall oxide spacer contact) 공정을 이용하는 콘택홀 형성 방법에서, 콘택홀 입구 모서리 지역이 라운딩짐으로써 발생되는 도전층간의 단락을 방지하기 위하여, 서로간에 식각선택비를 갖는 이중 스페이서를 사용하는 방법으로, DRAM에 본 발명을 적용할 경우 비트라인과 스토리지 노드 콘택간의 스페이스 마진(Space Margin)을 충분히 확보하여 그 들간의 단락을 방지할 수 있다.
반도체 소자의 고집적화로 인하여 칩(Chip)내의 패턴간의 스페이스가 점점 줄어들고 있다. 따라서 256M DRAM급 이상의 소자에서는 콘택홀 형성시, 이러한 스페이스 마진을 확보하기 위하여, 비트라인 콘택과 스토리지 노드 콘택을 동시에 형성하여 비트라인 형성시 스토리지 노드 콘택홀 내에는 폴리실리콘 플러그(Plug)가 형성되도록 하여, 후속 스토리지 노드 형성시 상기 폴리실리콘 플러그와 스토리지 노드가 콘택되도록 하는 공정이 사용되고 있다.
또한, 상기 콘택 형성시 스페이스 마진 부족으로 인한 게이트 폴리실리콘과 비트라인 폴리실리콘의 단락을 방지하기 위해, 현재 콘택홀의 측벽에 스페이서를 사용하는 SOSCON 공정이 사용되고 있다. 그러나 이와같은 SOSCON 공정 진행시, 콘택홀 형성후, 콘택 스페이서를 형성할 때 콘택홀 입구의 모서리 부분에서 층간절연막이 식각이 되는 문제가 존재한다.
결국, 256M DRAM급 이상의 소자에서는 콘택홀간의 스페이서 마진이 부족하기 때문에 후속 공정의 비트라인 형성시 콘택홀 입구 모서리 부분의 뭉그러짐으로 인한 비트라인과 폴리실리콘 플러그간의 브릿지(Bridge) 문제가 존재한다.
이상에서 설명한 바와같은 종래기술 및 그 문제점을 도 1A 내지 도 1E를 통하여 살펴보기로 한다.
먼저, 도 1A는 실리콘 기판(11)상에 게이트(12)를 포함하는 통상적인 트랜지스터 구조를 형성한 다음, 층간산화막(13)을 증착하고 비트라인 콘택과 스토리지 노드 콘택 마스크 패턴(14)을 형성한 상태의 단면도이다.
이어서, 도 1B는 층간산화막(13)을 식각하여 비트라인 콘택홀과 스토리지 노드 콘택홀을 형성한 다음, 마스크 패턴(14)을 제거한 후, 콘택홀 측벽에 형성할 스페이서용 산화막(15)을 증착한 상태의 단면도이다.
이어서, 도 1C는 상기 산화막(15)을 마스크 없이 전면식각하여 콘택홀 내 측벽에 산화막 스페이서(15a)를 형성한 상태의 단면도로서, 이때 스페이서(15a) 형성시, 도면의 "A" 와 같이 층간산화막(13)도 식각되어 콘택홀 입구 모서리 부분이 식각되어 라운딩져 있음을 알 수 있다.
이어서, 도 1D는 웨이퍼 전면에 비트라인 폴리실리콘막(16)을 증착하고 그 위에 비트라인 마스크 패턴(17)을 형성한 상태의 단면도이다.
이어서, 도 1E는 폴리실리콘막(16)을 식각하여 비트라인 패턴(16a)과 스토리지 노드 콘택 플러그(16b)를 형성하고 비트라인 마스크 패턴(17)을 제거한 상태의 단면도로서, 여기서 도면의 "B" 와 같이 콘택홀 입구 모서리 부분의 라운딩진 부위에 의해 비트라인 패턴(16a)과 스토리지 노드 콘택 플러그(16b)가 서로 브릿지되어 있음을 알 수 있다.
상기와 같은 문제점을 해결하기 위해서 안출된 본 발명은 콘택홀 스페이서 형성시 콘택홀 입구 모서리 부분이 뭉그러지지 않도록 하는 반도체 장치 제조 방법을 제공하는데 그 목적이 있다.
도 1A 내지 도 1E는 종래 기술에 따른 반도체 장치 제조 공정도,
도 2A 내지 도 2F는 본 발명의 일실시예에 따른 반도체 장치 제조 공정도.
* 도면의 주요 부분에 대한 부호의 설명
25a: 산화막 제1스페이서
26a: 비트라인 패턴
26b: 스토리지 노드 콘택 플러그
28a: 폴리실리콘 제2스페이서
상기 목적을 달성하기 위한 본 발명은 반도체 기판 상의 절연막을 선택적으로 식각하여 콘택홀을 형성하는 단계; 전면에 서로간에 식각선택비를 갖는 제1스페이서용 박막과 제2스페이서용 박막을 차례로 형성하는 단계; 상기 제1스페이서용 박막을 비등방성 전면식각하여 제1스페이서를 형성하는 단계; 및 상기 제2스페이서용 박막을 비등방성 전면식각하여 제2스페이서를 형성하는 단계를 포함하여 이루어진다.
도 2A 내지 도 2E는 본 발명의 일실시예에 따른 반도체 장치 제조 공정도로서, 이를 통해 본 발명을 상세히 설명한다.
먼저, 도 2A는 실리콘 기판(21)상에 게이트(22)를 포함하는 통상적인 트랜지스터 구조를 형성한 다음, 층간산화막(23)을 증착하고 비트라인 콘택과 스토리지 노드 콘택 마스크 패턴(24)을 형성한 상태의 단면도이다.
이어서, 도 2B는 층간산화막(23)을 식각하여 비트라인 콘택홀과 스토리지 노드 콘택홀을 형성한 다음, 마스크 패턴(24)을 제거한 후, 제1스페이서용 산화막(25)과 제2스페이서용 폴리실리콘막(28)을 차례로 증착한 상태의 단면도이다. 여기서, 폴리실리콘막(28) 대신에 비정질실리콘막 또는 도핑된 폴리실리콘막 등을 사용할 수 있고, 산화막(25)은 LTO(Low Temperature Oxide) 또는 MTO(Medium Temperature Oxide)또는 HTO(High Temperature Oxide) 또는 PE-TEOS(Plasma Enhanced TEOS) 또는 LP-TEOS등 어느 것을 사용해도 무방하다.
이어서, 도 2C는 폴리실리콘막(28)을 마스크 없이 비등방성 전면식각하여 산화막(25) 측면에 폴리실리콘 제2스페이서(28a)를 형성한 상태의 단면도이다.
이어서, 도 2D는 상기 공정 진행후, 산화막(25)을 마스크 없이 비등방성 전면 식각하여 콘택홀 내에 산화막 제1스페이서(25a)를 형성한 상태의 단면도로서,이 경우 도면의 "C" 와 같은 폴리실리콘 제2스페이서(28a)가 산화막 제1스페이서(25a) 형성시 보호막 구실을 해주어 콘택홀 입구 모서리 부분의 뭉그러짐이 발생하지 않음을 알 수 있다.
이어서, 도 2E는 상기 공정 진행후, 비트라인 폴리실리콘막(26)과 비트라인 마스크 패턴(27)을 차례로 형성한 상태의 단면도이고, 도 2F는 상기 비트라인 마스크 패턴(27)을 이용하여 비트라인 패턴(26a)과 스토리지 노드 플러그(26b)를 형성한 상태의 단면도로서, 도면의 "D" 와 같이 콘택 스페이서 형성시 콘택홀 입구 모서리 부분의 뭉그러짐이 발생하지 않았기 때문에 비트라인 패턴(26a)과 스토리지 노드 플러그(26b)의 브릿지 발생하지 않음을 알 수 있다.
본 발명의 일실시예에서는 2중 스페이서 물질로 각각 산화막과 폴리실리콘막을 사용하였으나, 이 두물질 이외에 서로간에 식각선택비를 가지면서 층간산화막과도 식각선택비를 갖는 물질을 사용할 수 있는 등, 본 발명은 본 발명의 요지를 벗어나지 않는 범위에서 다양한 치환, 변형이 가능하다.
상술한 바와 같이 본 발명은 SOSCON 공정시 이중 스페이서를 형성하여 콘택홀 입구 모서리 부분의 뭉그러짐을 방지하므로써, 이후에 형성되는 도전층간의 브릿지 문제를 해결하여 반도체 장치, 특히 DRAM의 특성 및 수율을 향상시키는 효과가 있다.

Claims (4)

  1. 반도체 기판 상에 게이트를 포함하는 트랜지스터를 형성하고, 전체구조 상에 층간절연막을 형성하는 단계;
    상기 층간절연막을 선택적으로 식각하여 상기 반도체기판의 일부가 드러나는 콘택홀을 형성하는 단계;
    상기 콘택홀을 포함하는 전체구조 상에 상호간에 식각선택비를 갖는 제1스페이서용 박막과 제2스페이서용 박막을 차례로 적층 형성하는 단계;
    상기 제2스페이서용 박막을 비등방성 전면식각하여 상기 콘택홀 측벽의 상기 제1스페이서용 박막 측벽에 제2스페이서를 형성하는 단계;
    상기 제2스페이서를 보호막으로 하고 드러난 상기 제1스페이서용 박막을 비등방성 전면식각하여 상기 콘택홀 측벽에 제1스페이서를 형성하는 단계; 및
    상기 제1스페이서를 포함하는 전체구조 상에 도전층을 형성하는 단계
    를 포함하여 이루어지는 반도체 장치 제조 방법.
  2. 제1항에 있어서,
    상기 제1스페이서용 박막은 산화막임을 특징으로 하는 반도체 장치 제조 방법.
  3. 제2항에 있어서,
    상기 제2스페이서용 박막은 폴리실리콘막임을 특징으로 하는 반도체 장치 제조 방법.
  4. 반도체 기판 상에 게이트를 포함하는 트랜지스터를 형성하고, 전체구조 상에 층간절연막을 형성하는 단계;
    상기 층간절연막을 선택적으로 식각하여 비트라인 콘택홀과 스토리지 노드 콘택홀을 동시에 형성하는 단계;
    전면에 서로간에 식각선택비를 갖는 제1스페이서용 박막과 제2스페이서용 박막을 차례로 적층 형성하는 단계;
    상기 제2스페이서용 박막을 비등방성 전면식각하여 제2스페이서를 형성하는 단계;
    상기 제2스페이서를 보호막으로 하고 드러난 상기 제1스페이서용 박막을 비등방성 전면식각하여 제1스페이서를 형성하는 단계;
    상기 제1스페이서를 포함하는 전체구조 상에 도전층을 형성하는 단계; 및
    상기 도전층을 선택적으로 식각하여 비트라인 및 스토리지 노드 콘택 플러그를 형성하는 단계
    를 포함하여 이루어지는 반도체 장치 제조 방법.
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