KR100267772B1 - 반도체 메모리 소자의 저항 패턴 형성 방법 - Google Patents

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Abstract

본 발명은 워드라인 저항패턴의 형성을 달리하여 소자의 집적도를 높이는데 적당하도록한 반도체 메모리 소자의 저항 패턴 형성 방법에 관한 것으로, 셀 영역과 주변회로 영역을 포함하는 반도체 기판의 전면에 게이트 산화막을 형성하는 공정과; 상기 게이트 산화막상에 선택적으로 메탈 게이트 전극을 형성하고 양측 반도체 기판 표면내에 불순물 영역을 형성하는 공정과; 전면에 게이트 측벽 형성용 절연층을 형성하고 주변회로 영역의 일부와 셀 영역을 제외한 부분에 포토레지스트층을 형성하는 공정과; 에치백 공정을 실시하여 셀 영역의 게이트 전극층의 측면에 게이트 측벽을 형성하고 주변회로 영역의 일부의 게이트 측벽 형성용 절연층이 제거되도록 하는 공정과; 상기 포토레지스트층을 제거하고 전면에 플러그 형성용 물질층을 형성하고 평탄화하여 불순물 영역에 콘택되고 게이트 전극층들 사이를 매립하는 플러그층과 주변회로 영역의 일부 영역상에 플러그 형성용 물질층을 남겨 저항 패턴을 형성하는 공정과; 주변 회로 영역의 게이트 전극 측면에 게이트 측벽을 형성하고 셀 영역의 플러그층 및 주변 회로 영역의 불순물 영역상에 살리사이드층을 형성하는 공정을 포함하여 이루어진다.

Description

반도체 메모리 소자의 저항 패턴 형성 방법
본 발명은 반도체 메모리 소자에 관한 것으로, 특히 워드라인 저항패턴의 형성을 달리하여 소자의 집적도를 높이는데 적당하도록한 반도체 메모리 소자의 저항 패턴 형성 방법에 관한 것이다.
이하, 첨부된 도면을 참고하여 종래 기술의 반도체 메모리 소자에 관하여 설명하면 다음과 같다.
도 1a와 도 1e는 종래 기술의 반도체 메모리 소자의 공정 단면도이다.
종래 기술의 반도체 메모리 소자는 도 1a에서와 같이, 반도체 기판(1)의 소자 격리 영역에 STI(Shallow Trench Isolation)공정에 의한 소자 격리층(2)을 형성하고 전면에 게이트 산화막(3)을 형성한다.
그리고 상기 게이트 산화막(3)상에 게이트 전극을 형성하기 위한 폴리 실리콘층, 금속 물질층, 절연 물질층을 차례로 형성하고 포토리소그래피 공정으로 선택적으로 패터닝하여 폴리 게이트층(4a),금속 게이트층(4b),캡 절연층(4c)을 형성한다.
이때, 셀 영역에는 셀 트랜지스터의 게이트 전극층(워드 라인)이 형성되고 주변 회로 영역에는 데이터 입출력에 사용되는 구동용 트랜지스터의 게이트 전극층이 형성된다.
(여기서, 도면에 도시되지 않았지만, 게이트 전극의 양측의 반도체 기판(1) 표면내에는 소오스/드레인으로 사용되는 불순물 영역이 형성된다.)
그리고 주변 회로 영역에는 셀들에 데이터를 입출력하기 위한 데이터 입출력 회로 구성시에 저항으로 사용되는 워드라인 더미 패턴층(도 1a의 ㉮부분)이 형성된다.
그리고 폴리 게이트층(4a)과 금속 게이트층(4b)사이에는 두 물질층의 점착 특성 등을 좋게하기 위하여 베리어 물질층이 더 형성될 수도 있다.
이어, 도 1b에서와 같이, 셀 영역,주변 회로 영역을 포함하는 전면에 게이트 측벽 형성용 물질층을 형성하고 소자 격리 영역상에 포토레지스트(도면에 도시하지 않음) 등의 물질을 사용하여 마스크층을 형성하고 에치백 공정을 실시하여 셀 영역의 게이트 전극층(4a)(4b)(4c)의 측면에 게이트 측벽(5a)을 형성한다.
그리고 도 1c에서와 같이, 상기 에치백 공정에서 마스크층으로 사용된 포토레지스트층을 제거하고 전면에 플러그 형성용 물질층 예를들면, 폴리 실리콘층을 형성한후 에치백하여 불순물 영역에 콘택되고 게이트 전극층들 사이를 매립하는(게이트 측벽에 의해 게이트 전극층과는 절연되어) 폴리 플러그층(6)을 형성한다.
이어, 도 1d에서와 같이, 셀 영역을 포토레지스트 등의 물질층으로 마스킹하고 주변 회로 영역의 전면에 측벽 형성용 물질층을 형성하고 에치백하여 게이트 측벽(5b)을 형성한다.
이때, 게이트 측벽 형성용 물질층이 잔류하지 않도록 에치백 공정시에 오버 에치를 하여 소자 격리층(2),캡 절연층(4c) 등의 일부가 식각되어진다.
그리고 도 1e에서와 같이, 폴리 플러그층(6) 및 소자 격리 영역의 불순물 영역상에 살리사이드층(7)을 형성하고 전면에 ILD(Inter Layer Dielectric)층(8)을 형성한다.
이와 같은 종래 기술의 반도체 메모리 소자는 게이트 형성 물질과 같은 물질을 사용하여 소자의 주변 회로 구성에 사용되는 워드라인 저항패턴을 형성한다.
이와 같은 종래 기술의 반도체 메모리 소자는 게이트 형성 물질과 동일 물질로 워드라인 저항패턴을 형성하기 때문에 다음과 같은 문제점이 있다.
향후 DRAM 등의 메모리 소자에서는 소자의 데이터 입출력 속도를 향상시키기 위하여 신호 전달 특성이 좋은 금속 물질을 사용하여 게이트 전극층을 형성하는 기술이 많이 사용되는데, 이때, 소자 동작에서 스위칭 역할을 하는 워드라인 저항패턴 역시 금속으로 형성된다.
저항 패턴을 금속으로 형성할 경우 저항값이 작아 소자의 동작시에 요구되는 크기의 저항을 확보하지 못한다.
그렇기 때문에 요구되는 저항값을 확보하기 위해서는 그 길이가 매우 길어질 수밖에 없는데, 이는 소자의 고집적화 추세에서 보면 그 효율성이 떨어진다.
또한, 요구되는 저항값을 확보하기 위한 방법으로 저항 패턴의 너비를 축소시킬 수 있는데, 이는 패턴의 디파인이 어려워 형성 프로파일이 부정확해진다.
본 발명은 이와 같은 종래 기술의 문제점을 해결하기 위하여 안출한 것으로, 워드라인 저항패턴의 형성을 달리하여 소자의 집적도를 높이는데 적당하도록한 반도체 메모리 소자의 저항 패턴 형성 방법을 제공하는데 그 목적이 있다.
도 1a내지 도 1e는 종래 기술의 반도체 메모리 소자의 구조 단면도
도 2a내지 도 2e는 본 발명에 따른 반도체 메모리 소자의 공정 단면도
도면의 주요부분에 대한 부호의 설명
21. 반도체 기판 22. 소자 격리층
23. 게이트 산화막 24a. 폴리 게이트층
24b. 금속 게이트층 24c. 캡 절연층
25a.25b. 제 1 게이트 측벽 26. 측벽 형성용 절연층
27. 저항 패턴 형성 영역 28. 폴리 플러그층
29. 저항 패턴층 30. 살리사이드층
31. ILD층
워드라인 저항패턴의 형성을 달리하여 소자의 집적도를 높이는데 적당하도록한 본 발명의 반도체 메모리 소자의 저항 패턴 형성 방법은 셀 영역과 주변회로 영역을 포함하는 반도체 기판의 전면에 게이트 산화막을 형성하는 공정과; 상기 게이트 산화막상에 선택적으로 메탈 게이트 전극을 형성하고 양측 반도체 기판 표면내에 불순물 영역을 형성하는 공정과; 전면에 게이트 측벽 형성용 절연층을 형성하고 주변회로 영역의 일부와 셀 영역을 제외한 부분에 포토레지스트층을 형성하는 공정과; 에치백 공정을 실시하여 셀 영역의 게이트 전극층의 측면에 게이트 측벽을 형성하고 주변회로 영역의 일부의 게이트 측벽 형성용 절연층이 제거되도록 하는 공정과; 상기 포토레지스트층을 제거하고 전면에 플러그 형성용 물질층을 형성하고 평탄화하여 불순물 영역에 콘택되고 게이트 전극층들 사이를 매립하는 플러그층과 주변회로 영역의 일부 영역상에 플러그 형성용 물질층을 남겨 저항 패턴을 형성하는 공정과; 주변 회로 영역의 게이트 전극 측면에 게이트 측벽을 형성하고 셀 영역의 플러그층 및 주변 회로 영역의 불순물 영역상에 살리사이드층을 형성하는 공정을 포함하여 이루어지는 것을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 따른 반도체 메모리 소자의 저항 패턴 형성 방법에 관하여 상세히 설명하면 다음과 같다.
도 2a내지 도 2e는 본 발명에 따른 반도체 메모리 소자의 공정 단면도이다.
본 발명에 따른 반도체 메모리 소자는 저항 패턴을 게이트 전극 물질이 아닌 커패시터의 스토리지 노드를 불순물 확산 영역과 콘택시키기 위한 플러그층 형성 물질로 하여 충분한 저항값을 확보할 수 있도록한 것이다.
본 발명의 실시예에서는 플러그층 형성 물질로 폴리 실리콘을 사용한다.
본 발명에 따른 반도체 메모리 소자는 도 2a에서와 같이, 반도체 기판(21)의 소자 격리 영역에 STI(Shallow Trench Isolation)공정에 의한 소자 격리층(22)을 형성하고 전면에 게이트 산화막(23)을 형성한다.
그리고 상기 게이트 산화막(23)상에 게이트 전극(워드 라인)을 형성하기 위한 폴리 실리콘층, 금속 물질층, 절연 물질층을 차례로 형성하고 포토리소그래피 공정으로 선택적으로 패터닝하여 폴리 게이트층(4a),금속 게이트층(4b),캡 절연층(4c)등으로 구성되는 워드라인을 형성한다.
이때, 셀 영역에는 셀 트랜지스터의 게이트 전극층(워드 라인)이 형성되고 주변 회로 영역에는 데이터 입출력에 사용되는 구동용 트랜지스터의 게이트 전극층이 형성된다.
(여기서, 도면에 도시되지 않았지만, 게이트 전극의 양측의 반도체 기판(1) 표면내에는 소오스/드레인으로 사용되는 불순물 영역이 형성된다.)
이때, 주변 회로 영역에는 셀들에 데이터를 입출력하기 위한 데이터 입출력 회로 구성시에 저항으로 사용위한 저항 패턴층이 형성될 부분(도 2a의 ㉯부분)에는 폴리 실리콘층, 금속 물질층, 절연 물질층이 남지않도록 모두 제거한다.
그리고 상기의 폴리 게이트층(24a)과 금속 게이트층(24b)사이에는 두 물질층의 점착 특성 등을 좋게하기 위하여 베리어 물질층이 더 형성될 수도 있다.
이어, 도 2b에서와 같이, 셀 영역,주변 회로 영역을 포함하는 전면에 게이트 측벽 형성용 절연층(26)을 형성하고 주변 회로 영역상에 포토레지스트를 사용하여 마스크층을 형성한다.
이때, 주변 회로 영역의 저항 패턴 형성 영역(27)의 마스크층도 제거하여 오픈되도록 한다.
그리고 에치백 공정을 실시하여 셀 영역의 게이트 전극층(24a)(24b)(24c)의 측면에 게이트 측벽(25a)을 형성한다.
상기 게이트 측벽(25a)의 형성 공정시에 저항 패턴 형성 영역(27)상의 측벽 형성용 물질층도 제거된다.
그리고 도 2c에서와 같이, 상기 에치백 공정에서 마스크층으로 사용된 포토레지스트층을 제거하고 전면에 플러그 형성용 물질층 예를들면, 폴리 실리콘층을 형성한후 에치백 공정으로 평탄화하여 불순물 영역에 콘택되고 게이트 전극층들 사이를 매립하는(게이트 측벽에 의해 게이트 전극층과는 절연되어) 폴리 플러그층(28)을 형성한다.
이때, 저항 패턴 형성 영역(27)에는 상기 플러그 형성용 물질층이 남아 저항 패턴층(29)이 형성된다.
이어, 도 2d에서와 같이, 셀 영역을 포토레지스트 등의 물질층(도면에 도시하지 않음)으로 마스킹하고 주변 회로 영역의 전면에 측벽 형성용 물질층을 형성하고 에치백하여 게이트 측벽(25b)을 형성한다.
이때, 주변회로 영역상에 저항 패턴층(29)이외의 플러그 형성용 물질층이 잔류하지 않도록 에치백 공정시에 오버 에치를 하여 소자 격리층(22),캡 절연층(24c) 등의 일부가 식각되어진다.
그리고 도 2e에서와 같이, 폴리 플러그층(28) 및 주변 회로 영역의 불순물 영역상에 살리사이드층(30)을 형성하고 전면에 ILD(Inter Layer Dielectric)층(31)을 형성한다.
상기 살리사이드층(30)은 후속되는 금속 배선(비트라인 등의)과 폴리 플러그층 또는 기판과의 점착성 및 전기적 특성을 좋게하기 위한 것이다.
이와 같은 본 발명의 반도체 메모리 소자의 저항 패턴 형성 방법은 노드 콘택을 위한 폴리 플러그층과 동시에 그와 동일 물질로 저항 패턴을 형성하여 메모리 소자에서 요구되는 저항값을 충분히 확보할 수 있다.
현재, DRAM 등의 메모리 소자에서는 집적도가 증가하고 셀 사이즈는 작아지는 추세이다.
또한, 고속 동작이 요구되고 있다.
본 발명은 메탈 게이트를 채택하는 메모리 소자에서 메탈 게이트와 동시에 그와 동일 물질로 저항 패턴을 형성하여 발생하는 문제를 효과적으로 해결할 수 있다.
즉, 노드 콘택층으로 사용되는 폴리 실리콘으로 저항 패턴을 형성하여 저항 패턴의 형성 프로파일,저항값 확보 등의 측면에서 유리한 저항 패턴 형성 방법을 제공할 수 있다.
이와 같은 본 발명에 따른 반도체 메모리 소자의 저항 패턴 형성 방법은 다음과 같은 효과가 있다.
금속보다는 고저항을 갖는 폴리 실리콘으로 저항 패턴을 형성하므로 저항 패턴 크기를 축소할 수 있어 소자의 고집적화에 유리하다.
또한, 별도의 추가 공정없이 고저항의 저항 패턴을 형성할 수 있으므로 메탈 게이트를 사용하는 차세대 메모리 소자의 제조 공정에 효과적으로 적용할 수 있는 효과가 있고, 식각 프로파일이 금속보다 우수한 폴리 실리콘으로 저항 패턴을 형성하므로 공정 수율 측면에서도 유리하다.

Claims (6)

  1. 셀 영역과 주변회로 영역을 포함하는 반도체 기판의 전면에 게이트 산화막을 형성하는 공정과;
    상기 게이트 산화막상에 선택적으로 메탈 게이트 전극을 형성하고 양측 반도체 기판 표면내에 불순물 영역을 형성하는 공정과;
    전면에 게이트 측벽 형성용 절연층을 형성하고 주변회로 영역의 일부와 셀 영역을 제외한 부분에 포토레지스트층을 형성하는 공정과;
    에치백 공정을 실시하여 셀 영역의 게이트 전극층의 측면에 게이트 측벽을 형성하고 주변회로 영역의 일부의 게이트 측벽 형성용 절연층이 제거되도록 하는 공정과;
    상기 포토레지스트층을 제거하고 전면에 플러그 형성용 물질층을 형성하고 평탄화하여 불순물 영역에 콘택되고 게이트 전극층들 사이를 매립하는 플러그층과 주변회로 영역의 일부 영역상에 플러그 형성용 물질층을 남겨 저항 패턴을 형성하는 공정과;
    주변 회로 영역의 게이트 전극 측면에 게이트 측벽을 형성하고 셀 영역의 플러그층 및 주변 회로 영역의 불순물 영역상에 살리사이드층을 형성하는 공정을 포함하여 이루어지는 것을 특징으로 하는 반도체 메모리 소자의 저항 패턴 형성 방법.
  2. 제 1 항에 있어서, 게이트 산화막을 형성하기 전에 셀 영역과 주변회로 영역을 포함하는 반도체 기판의 소자 격리 영역에 STI(Shallow Trench Isolation)공정에 의한 소자 격리층을 형성하는 것을 특징으로 하는 반도체 메모리 소자의 저항 패턴 형성 방법.
  3. 제 1 항에 있어서, 메탈 게이트 전극은 그리고 상기 게이트 산화막상에 폴리 실리콘층, 금속 물질층, 절연 물질층을 차례로 형성하고 이층들을 포토리소그래피 공정으로 선택적으로 패터닝하여 셀 영역과 주변회로 영역에 선택적으로 형성하는 것을 특징으로 하는 반도체 메모리 소자의 저항 패턴 형성 방법.
  4. 제 3 항에 있어서,메탈 게이트 전극을 구성하는 폴리 실리콘층과 금속 물질층사이에 베리어 물질층을 더 형성하는 것을 특징으로 하는 반도체 메모리 소자의 저항 패턴 형성 방법.
  5. 제 1 항에 있어서, 플러그 형성용 물질층으로 폴리 실리콘을 사용하는 것을 특징으로 하는 반도체 메모리 소자의 저항 패턴 형성 방법.
  6. 제 1 항에 있어서, 주변 회로 영역의 게이트 전극 측면에 게이트 측벽을 형성하는 공정은 셀 영역상에 포토레지스트를 사용하여 마스크층을 형성한후에 주변회로 영역상에 측벽 형성용 물질층을 증착하고 에치백 공정으로 오버 에치하여 형성하는 것을 특징으로 하는 반도체 메모리 소자의 저항 패턴 형성 방법.
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* Cited by examiner, † Cited by third party
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