KR102056443B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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웨이-쳉 우
유-시웅 왕
이-시엔 루
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타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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Abstract

반도체 장치를 제조하는 방법에 있어서, 보호층에 의해 덮이는 메모리 셀 구조체가 기판의 메모리 셀 영역 내에 형성된다. 마스크 패턴이 형성된다. 상기 메모리 셀 영역과 제2 회로 영역이 상기 마스크 패턴에 의해 덮여 있는 동안, 마스크 패턴은 제1 회로 영역 위에 개구를 갖는다. 제1 회로 영역 내의 기판이 리세스되고, 상기 메모리 셀 영역과 상기 제2 회로 영역은 보호된다. 단면도로 보았을 때 제1 게이트 유전체 층을 가진 제1 전계 효과 트랜지스터(field effect transistor; FET)가 상기 리세스된 기판 위의 제1 회로 영역 내에 형성되고, 제2 게이트 유전체 층을 가진 제2 FET가 상기 기판 위의 제2 회로 영역 내에 형성된다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
이 출원은 2017년 6월 30일자 출원된 미국 가특허 출원 제62/527,815호의 우선권을 주장하며 그 전체 내용은 인용에 의해 본원에 통합된다.
본 개시는 반도체 집적 회로에 관한 것으로, 특히 비휘발성 메모리 셀 및 주변 장치를 포함한 반도체 장치 및 그 제조 방법에 관한 것이다.
반도체 산업이 더 높은 장치 밀도, 더 높은 성능 및 더 낮은 코스트를 추구하여 나노미터 기술 공정 노드로 진보함에 따라서, 리소그래피 동작과 관련하여 하부 층의 평탄성을 제어하는 것이 난제로 되어왔다. 특히, 화학 기계 연마 동작이 하부층을 평탄화하기 위한 중요한 역할을 하여왔다.
본 발명은 첨부 도면과 함께 읽을 때 하기의 상세한 설명으로부터 최상으로 이해된다. 산업계의 표준 관행에 따라서, 각종 특징은 정확한 축척으로 작도되지 않았고 단지 설명 목적으로만 사용된다는 점에 주목해야 한다. 사실, 각종 특징들의 치수는 설명을 명확히 하기 위해 임의로 증대 또는 축소될 수 있다.
도 1은 본 발명의 실시형태에 따른 비휘발성 메모리(non-volatile memory; NVM) 영역 및 각종 동작 전압의 회로 영역을 포함한 반도체 장치의 단면도이다.
도 2a는 본 발명의 실시형태에 따른 NVM 영역과 회로 영역 사이에 스텝을 형성하기 위한 순차적 제조 공정의 각종 단계들 중의 하나를 나타내는 단면도이다. 도 2b는 본 발명의 실시형태에 따른 NVM 영역과 회로 영역 사이에 스텝을 형성하기 위한 순차적 제조 공정의 각종 단계들 중의 하나를 나타내는 단면도이다. 도 2c는 본 발명의 실시형태에 따른 NVM 영역과 회로 영역 사이에 스텝을 형성하기 위한 순차적 제조 공정의 각종 단계들 중의 하나를 나타내는 단면도이다. 도 2d는 본 발명의 실시형태에 따른 NVM 영역과 회로 영역 사이에 스텝을 형성하기 위한 순차적 제조 공정의 각종 단계들 중의 하나를 나타내는 단면도이다.
도 3a는 본 발명의 실시형태에 따른 NVM 영역과 회로 영역을 포함한 반도체 장치를 제조하는 순차적 공정의 각종 단계들 중의 하나를 나타내는 단면도이다. 도 3b는 NVM 셀 구조체의 단면도이다.
도 4는 본 발명의 실시형태에 따른 NVM 영역과 회로 영역을 포함한 반도체 장치를 제조하는 순차적 공정의 각종 단계들 중의 하나를 나타내는 단면도이다.
도 5는 본 발명의 실시형태에 따른 NVM 영역과 회로 영역을 포함한 반도체 장치를 제조하는 순차적 공정의 각종 단계들 중의 하나를 나타내는 단면도이다.
도 6은 본 발명의 실시형태에 따른 NVM 영역과 회로 영역을 포함한 반도체 장치를 제조하는 순차적 공정의 각종 단계들 중의 하나를 나타내는 단면도이다.
도 7은 본 발명의 실시형태에 따른 NVM 영역과 회로 영역을 포함한 반도체 장치를 제조하는 순차적 공정의 각종 단계들 중의 하나를 나타내는 단면도이다.
도 8은 본 발명의 실시형태에 따른 NVM 영역과 회로 영역을 포함한 반도체 장치를 제조하는 순차적 공정의 각종 단계들 중의 하나를 나타내는 단면도이다.
도 9는 본 발명의 실시형태에 따른 NVM 영역과 회로 영역을 포함한 반도체 장치를 제조하는 순차적 공정의 각종 단계들 중의 하나를 나타내는 단면도이다.
도 10은 본 발명의 실시형태에 따른 NVM 영역과 회로 영역을 포함한 반도체 장치를 제조하는 순차적 공정의 각종 단계들 중의 하나를 나타내는 단면도이다.
도 11은 본 발명의 실시형태에 따른 NVM 영역과 회로 영역을 포함한 반도체 장치를 제조하는 순차적 공정의 각종 단계들 중의 하나를 나타내는 단면도이다.
도 12는 본 발명의 실시형태에 따른 NVM 영역과 회로 영역을 포함한 반도체 장치를 제조하는 순차적 공정의 각종 단계들 중의 하나를 나타내는 단면도이다.
도 13은 본 발명의 실시형태에 따른 NVM 영역과 회로 영역을 포함한 반도체 장치를 제조하는 순차적 공정의 각종 단계들 중의 하나를 나타내는 단면도이다.
도 14는 본 발명의 실시형태에 따른 회로 영역의 게이트 유전체 층을 형성하는 각종 단계들 중의 하나를 나타내는 단면도이다.
도 15는 본 발명의 실시형태에 따른 회로 영역의 게이트 유전체 층을 형성하는 각종 단계들 중의 하나를 나타내는 단면도이다.
도 16은 본 발명의 실시형태에 따른 회로 영역의 게이트 유전체 층을 형성하는 각종 단계들 중의 하나를 나타내는 단면도이다.
도 17은 본 발명의 실시형태에 따른 회로 영역의 게이트 유전체 층을 형성하는 각종 단계들 중의 하나를 나타내는 단면도이다.
도 18은 본 발명의 실시형태에 따른 회로 영역의 게이트 유전체 층을 형성하는 각종 단계들 중의 하나를 나타내는 단면도이다.
도 19는 본 발명의 실시형태에 따른 회로 영역의 게이트 유전체 층을 형성하는 각종 단계들 중의 하나를 나타내는 단면도이다.
도 20은 본 발명의 실시형태에 따른 회로 영역의 게이트 유전체 층을 형성하는 각종 단계들 중의 하나를 나타내는 단면도이다.
도 21은 본 발명의 실시형태에 따른 회로 영역의 게이트 유전체 층을 형성하는 각종 단계들 중의 하나를 나타내는 단면도이다.
도 22는 본 발명의 실시형태에 따른 회로 영역의 게이트 유전체 층을 형성하는 각종 단계들 중의 하나를 나타내는 단면도이다.
도 23은 본 발명의 실시형태에 따른 회로 영역의 게이트 유전체 층을 형성하는 각종 단계들 중의 하나를 나타내는 단면도이다.
도 24는 본 발명의 실시형태에 따른 회로 영역의 트랜지스터 구조를 형성하는 각종 단계들 중의 하나를 나타내는 단면도이다.
도 25는 본 발명의 실시형태에 따른 회로 영역의 트랜지스터 구조를 형성하는 각종 단계들 중의 하나를 나타내는 단면도이다.
도 26은 본 발명의 실시형태에 따른 회로 영역의 트랜지스터 구조를 형성하는 각종 단계들 중의 하나를 나타내는 단면도이다.
도 27은 본 발명의 실시형태에 따른 회로 영역의 트랜지스터 구조를 형성하는 각종 단계들 중의 하나를 나타내는 단면도이다.
도 28은 본 발명의 실시형태에 따른 회로 영역의 트랜지스터 구조를 형성하는 각종 단계들 중의 하나를 나타내는 단면도이다.
도 29는 본 발명의 실시형태에 따른 회로 영역의 트랜지스터 구조를 형성하는 각종 단계들 중의 하나를 나타내는 단면도이다.
도 30은 본 발명의 다른 실시형태에 따른 비휘발성 메모리(NVM) 영역 및 각종 동작 전압의 회로 영역을 포함한 반도체 장치의 단면도이다.
이하의 설명은 본 발명의 상이한 특징들을 구현하기 위한 많은 다른 실시형태 또는 실시예를 제공한다. 컴포넌트 및 배열의 구체적인 예가 본 설명을 단순화하기 위해 이하에서 설명된다. 물론 이 예들은 단순히 예이고 제한하는 것으로 의도되지 않는다. 예를 들면, 요소들의 치수는 개시되는 범위 또는 값으로 제한되지 않고, 장치의 처리 조건 및/또는 바람직한 특성에 의존할 수 있다. 더욱이, 이하의 설명에서 제2 특징 위에 제1 특징을 형성하는 것은 제1 특징과 제2 특징이 직접 접촉으로 형성되는 실시형태를 포함할 수 있고, 제1 특징과 제2 특징이 직접 접촉되지 않도록 제1 특징과 제2 특징 사이에 추가의 특징이 형성되는 실시형태도 또한 포함할 수 있다. 각종 특징들은 간결성 및 명확성을 위해 다른 규모로 임의로 작도될 수 있다.
또한, 공간적으로 관계있는 용어, 예를 들면, "아래", "하", "하부", "위", "상부" 등은 도면에 예시된 다른 요소 또는 특징들에 대한 하나의 요소 또는 특징의 관계를 묘사하기 위한 설명의 용이성을 위해 여기에서 사용된다. 공간적으로 관계있는 용어들은 도면에 도시된 방위 외에 사용 또는 동작 중인 장치의 다른 방위를 포함하는 것으로 의도된다. 장치는 다른 방식으로 방위(90도 또는 다른 방위로 회전)될 수 있고 여기에서 사용하는 공간적으로 관계있는 서술자(descriptor)는 그에 따라서 동일한 방식으로 해석될 수 있다. 또한, 용어 "...으로 구성된"은 "...을 포함한" 또는 "...으로 이루어진"을 포함할 수 있다. 본 설명에서, 구 "A, B 및 C 중의 하나"는 "A, B 및/또는 C"(A, B, C, A와 B, A와 C, B와 C, 또는 A와 B와 C)를 의미하고, 다르게 설명하지 않는 한 A로부터의 하나의 요소, B로부터의 하나의 요소 및 C로부터의 하나의 요소를 의미하지 않는다.
본 실시형태에서, 반도체 장치는 비휘발성 메모리(NVM) 셀과 주변 회로(예를 들면, 드라이버, 디코더, I/O 회로 및/또는 논리 회로)를 포함한다. NVM 셀은 일반적으로 폴리실리콘 층과 같은 복수의 층이 적층되는 적층 구조를 필요로 하고, 주변 회로는 일반적으로 NVM 셀보다 더 작은 높이를 가진 전계 효과 트랜지스터(FET)를 포함한다. 예를 들면, 게이트 구조를 위한 도전성 물질 층 및/또는 층간 유전체(ILD) 층이 NVM 셀 및 주변 회로 위에 형성될 때의 구조적 차이 때문에, NVM 셀 영역과 주변 회로 영역 사이의 ILD 층에는 높이 차가 있다. 이러한 높이 차는 도전성 물질 층 및/또는 ILD 층 위에서 CMP의 수행에 영향을 줄 수 있다.
본 설명에서, NVM 셀 및 주변 장치를 제조하기 전에, NVM 셀 영역의 기판은 NVM 셀 영역과 주변 장치 영역 사이에 "스텝"(step)을 만들기 위해 에칭된다. 스텝 높이는 만일 스텝이 형성되지 않으면 ILD 층이 형성될 때의 높이 차에 대응한다. 또한, 장치의 배치는 스텝 부근에서 회피되어야 한다는 점에 또한 주목한다.
또한, 주변 회로는 상이한 전압에서 동작하는 각종 FET를 포함한다. 예를 들면, 주변 회로는 예를 들면 5V 이상에서 동작하는 고전압(HV) 회로(FET)를 포함한다. 이러한 HV 회로는 일반적으로 두꺼운 게이트 유전체 층을 요구하고, 다른 회로들은 더 얇은 게이트 유전체 층을 요구할 수 있다. 게이트 유전체 층에서의 이러한 두께 차도 또한 CMP의 수행에 영향을 준다.
도 1은 본 발명의 실시형태에 따른 비휘발성 메모리(NVM) 영역 및 각종 동작 전압의 회로 영역을 포함한 반도체 장치의 단면도이다.
반도체 장치는 도 1에 도시된 바와 같이 기판(10) 위에 배치된 NVM 영역(NVM) 및 제1~제5 주변 회로 영역(AR1~AR5)을 포함한다. 각 영역은 얕은 트렌치 격리(STI)와 같은 격리 절연층(20)에 의해 인근 영역으로부터 격리된다. 제1 회로 영역(AR1)은 HV 회로용이고, HV 회로는 제1~제5 회로 영역(AR1~AR5) 내의 회로들 중에서 최고 전압(V1)으로 동작한다. HV 회로는 NVM 셀의 소거 동작을 수행하기 위해 활용된다. 일부 실시형태에서, HV 회로의 동작 전압은 약 5V(절대치) 이상이고, 반도체 장치에서 가장 높을 수 있다. 일부 실시형태에서, HV 회로의 동작 전압은 약 7V~15V(절대치)의 범위 내이다. 제1 영역(AR1) 내 HV 회로용 FET(TR1)의 게이트 유전체 층의 두께(T1)가 가장 크다. 비록 도 1에서는 각 영역(AR1~AR5)에 하나의 FET만을 도시하고 있지만, 각 영역은 회로를 구성하는 2개 이상의 FET를 포함한다.
제2 회로 영역(AR2)은 일부 실시형태에서 아날로그 회로용이고, 아날로그 회로는 제1~제5 회로 영역(AR1~AR5) 내의 회로들 중에서 두번째로 높은 전압(V2)(V1>V2)으로 동작한다. 일부 실시형태에서, 아날로그 회로의 동작 전압은 약 5V이다. 제2 영역(AR2) 내 아날로그 회로용 FET(TR2)의 게이트 유전체 층의 두께(T2)는 두번째로 크다(T1>T2).
제3 회로 영역(AR3)은 일부 실시형태에서 I/O 회로용이고, I/O 회로는 제1~제5 회로 영역(AR1~AR5) 내의 회로들 중에서 세번째로 높은 전압(V3)(V1>V2>V3)으로 동작한다. 일부 실시형태에서, I/O 회로의 동작 전압은 약 3V 이상 5V 미만이다. 제3 영역(AR3) 내 I/O 회로용 FET(TR3)의 게이트 유전체 층의 두께(T3)는 세번째로 크다(T1>T2>T3).
제4 회로 영역(AR4)은 일부 실시형태에서 워드선(WL) 드라이버 회로용이고, WL 드라이버 회로는 제1~제5 회로 영역(AR1~AR5) 내의 회로들 중에서 네번째로 높은 전압(V4)(V1>V2>V3>V4)으로 동작한다. 일부 실시형태에서, WL 드라이버 회로의 동작 전압은 약 1V 이상 3.3V 미만이다. 제4 영역(AR4) 내 WL 드라이버 회로용 FET(TR4)의 게이트 유전체 층의 두께(T4)는 네번째로 크다(T1>T2>T3>T4).
제5 회로 영역(AR5)은 일부 실시형태에서 코어 논리 회로용이고, 코어 논리 회로는 제1~제5 회로 영역(AR1~AR5) 내의 회로들 중에서 최저 전압(V5)(V1>V2>V3>V4>V5)으로 동작한다. 일부 실시형태에서, 코어 논리 회로의 동작 전압은 약 0.5V 이상 1.5V 미만이다. 제5 영역(AR5) 내 코어 논리 회로용 FET(TR5)의 게이트 유전체 층의 두께(T5)는 가장 작다(T1>T2>T3>T4>T5). 일부 실시형태에서, 제5 회로 영역(AR5)은 정적 랜덤 액세스 메모리(SRAM)를 포함한다.
다른 실시형태에서, V1은 V2와 같고, V2는 V3와 같고, V3는 V4와 같고 및/또는 V4는 V5와 같으며(단, 3개 이상의 전압이 서로 같지는 않음), 및/또는 T1은 T2와 같고, T2는 T3와 같고, T3는 T4와 같고 및/또는 T4는 T5와 같다(단, 3개 이상의 두께가 서로 같지는 않음).
NVM 영역에는 복수의 NVM 셀이 배치되고, 한 쌍의 NVM 셀이 도 1에 도시되어 있다. NVM 셀은 플로팅 게이트(FG), 제어 게이트(CG), 선택 게이트(SG) 및 소거 게이트(EG)를 포함한다. 하나 이상의 접점(CT)이 또한 제1 ILD 층(30)을 관통하여 배치된다.
도 1에 도시된 것처럼, NVM 영역(NVM)에서 기판(10)의 상부면은 기판(10)의 제1 영역(AR1)의 상부면보다 거리 D1만큼 더 낮고, 기판(10)의 제1 영역(AR1)의 상부면은 기판(10)의 제2~제5 영역(AR2~AR5)의 상부면보다 거리 D2만큼 더 낮다. NVM 영역의 상부면(메모리 셀 형성 표면)은 기판과 직접 접촉하는 유전체 층(예를 들면, ILD 층)과 NVM 영역 내의 기판 사이의 계면으로서 규정되고, 제1~제5 영역의 상부면(장치 형성 표면)은 기판과 직접 접촉하는 유전체 층(예를 들면, ILD 층)과 상기 기판 사이의 계면으로서 규정된다. 다른 실시형태에서, 제2 영역(AR2)과 제3 영역(AR3) 사이에는 스텝이 형성된다. 영역들 사이의 이 "스텝" 때문에, 상이한 적층 구조 및/또는 게이트 유전체 두께에 의해 야기되는 높이 차를 감소시킬 수 있다. 본 설명에서, "상측" 및 "하측"은 Z 방향(기판의 수직 방향)에 따른 상대 위치를 규정하기 위해 사용되고, "상측" 레벨은 "하측" 레벨보다 기판에서 더 멀다. 다시 말해서, "하측" 레벨은 "상측" 레벨보다 기판의 뒤쪽에 더 가깝다.
일부 실시형태에서, D1은 약 10nm 내지 약 100nm의 범위 내이고, D2는 약 5nm 내지 약 50nm의 범위 내이다. 다른 실시형태에서, D1은 약 15nm 내지 약 50nm의 범위 내이고, D2는 약 10nm 내지 약 30nm의 범위 내이다. 만일 제2 영역(AR2)과 제3 영역(AR3) 사이에 스텝이 형성되면, 그 스텝 차(D3)는 일부 실시형태에서 약 2nm 내지 약 20nm의 범위 내이다.
도 2a~2d는 본 발명의 실시형태에 따른 NVM 영역과 회로 영역 사이에 스텝을 형성하기 위한 순차적 제조 공정의 각종 단계를 나타내는 단면도이다. 추가의 동작이 도 2a~2d에 도시된 공정 전, 중 및 후에 제공될 수 있고, 이하에서 설명하는 동작들 중의 일부는 방법의 추가적인 실시형태에서 교체 또는 제거될 수 있다. 동작의 순서는 변경될 수 있다.
도 2a에 도시된 것처럼, 기판(10) 위에 형성된 실리콘 산화물 층(120) 위에 실리콘 질화물 층(130)이 형성되고, 실리콘 질화물 층(130)은 포토 에칭 동작을 이용하여 패터닝된다. 그 다음에, 도 2b에 도시된 바와 같이, NVM 셀 영역(NVM)을 습식 산화를 이용하여 열적으로 산화시킴으로써 산화물 층(140)(소위 "LOCOS")을 형성한다. 도 2c에 도시된 바와 같이, 산화물 층(140)이 습식 에칭에 의해 제거되고, 그 다음에 실리콘 질화물 층(130), 실리콘 산화물 층(120) 및 새 부리 모양(bird's beak) 부분이 제거된다. 따라서, 높이가 D0인 스텝이 NVM 셀 영역(NVM)과 주변 회로 영역(AR1~AR50 사이에 형성된다. 스텝 높이(D0)는 도 2b~2d에 도시된 것처럼 원래 표면(SF)과 에칭된 표면(TSF) 간의 차에 의해 규정된다. 스텝 높이(D0)는 일부 실시형태에서 약 10nm 내지 약 150nm의 범위 내이다.
일부 실시형태에서, 기판(10)은 실리콘이고, 실리콘 산화물 층(120)은 열적으로 성장된 실리콘 산화물이며, 실리콘 질화물 층(130)은 화학 기상 증착(CVD)에 의해 형성된 실리콘 질화물이다. 기판(10)은 SiGe, SiC 또는 III-V족 반도체일 수 있다. 일부 실시형태에서, 실리콘 산화물 층(120)의 두께는 약 5nm 내지 약 20nm의 범위 내이고 실리콘 질화물 층(130)의 두께는 약 50nm 내지 약 100nm의 범위 내이다.
스텝은 2016년 9월 16일자 출원된 미국 특허 출원 제15/267,954호에 개시된 하나 이상의 에칭 동작에 의해 형성될 수 있고, 상기 특허 출원의 전체 내용은 인용에 의해 본원에 통합된다.
도 2d에 도시된 것처럼 "스텝"이 형성된 후, NVM 셀 영역(NVM)에서 NVM 셀이 제조된다. 일부 실시형태에 따른 비휘발성 메모리 셀의 제조 동작은 2016년 7월 13일자 출원된 미국 특허 출원 제15/209,370호에 설명되어 있고, 상기 특허 출원의 전체 내용은 인용에 의해 본원에 통합된다.
"스텝"이 형성된 후, 격리 절연층(STI)(20)이 형성된다. 격리 절연층(20)을 형성하기 위해, 실리콘 산화물 층 및 실리콘 질화물 층을 포함한 마스크 층이 기판(10) 위에 형성되고, 마스크 층은 리소그래피 및 에칭 동작에 의해 패터닝된다. 그 다음에, 패터닝된 마스크 층을 에칭 마스크로서 이용하여 기판(10)을 트렌치 에칭하여 트렌치를 형성한다. 트렌치의 깊이는 일부 실시형태에서 약 100nm 내지 약 1㎛의 범위 내이다.
트렌치는 절연(유전체) 물질로 충진되고, 그 다음에 CMP 또는 에치백 처리와 같은 평탄화 동작을 수행하여 절연 물질층의 상부를 제거함으로써 격리층(20)을 형성한다. 평면도에서 볼 때 에칭되지 않고 STI에 의해 둘러싸이거나 분리된 기판은 활성 역역이고, 그 위에 트랜지스터 또는 다른 반도체 장치가 형성된다. 도 3a에 도시된 것처럼, NVM 셀 영역(NVM)과 주변 논리 회로 영역(AR1~AR5)이 큰 격리층(20')에 의해 분리된다. 격리층(20)을 형성한 후, 도 3a 및 도 3b에 도시된 것처럼 NVM 셀 구조(MC)가 셀 영역(NVM)에 형성된다.
도 3a~12는 본 발명의 실시형태에 따른 NVM 영역과 회로 영역을 포함한 반도체 장치를 제조하는 순차적 공정의 각종 단계를 나타내는 단면도이다. 추가의 동작이 도 3a~12에 도시된 공정 전, 중 및 후에 제공될 수 있고, 이하에서 설명하는 동작들 중의 일부는 방법의 추가적인 실시형태에서 교체 또는 제거될 수 있다. 동작의 순서는 변경될 수 있다.
NVM 셀을 제조하기 위해, 터널 유전체가 기판 위에 형성되고 제1 폴리실리콘 층이 터널 유전체 층 위에 형성된다. 제1 폴리실리콘 층은 적당한 패터닝 동작에 의해 패터닝되고, 이로써 플로팅 게이트 패턴(FG 패턴)(102)이 형성된다. 일부 실시형태에서, FG 패턴(102)의 폭은 약 80nm 내지 약 120nm의 범위 내이고, FG 패턴(102)의 두께는 약 20nm 내지 약 70nm의 범위 내이다.
FG 패턴(102)이 형성된 후, 제1 절연층 스택(104), 제2 폴리실리콘 층(106) 및 제2 절연층(108)의 적층이 FG 패턴(102) 위에 형성된다. 제1 절연층 스택(104)은 실리콘 산화물 층 및 실리콘 질화물 층의 하나 이상의 층을 포함하고, 일부 실시형태에서 각 층의 두께는 약 30~50nm 또는 약 50~90nm의 범위 내이다. 일부 실시형태에서, 제2 폴리실리콘 층(106)의 두께는 약 45nm 내지 약 70nm의 범위 내이다.
제2 절연층(108)은 일부 실시형태에서 두께가 약 50nm 내지 약 200nm인 실리콘 질화물이다. 소정 실시형태에서, 제2 절연층은 두께가 약 5nm 내지 약 10nm인 실리콘 질화물 층, 두께가 약 50nm 내지 약 100nm인 실리콘 산화물 층 및 두께가 약 20nm 내지 약 1000nm인 실리콘 질화물 층의 적층 구조를 갖는다. 이 층들은 CVD 또는 원자층 증착(ALD)에 의해 형성될 수 있다. 이어서, 상기 적층이 일부 실시형태에서 리소그래피 및 에칭 동작을 이용하여 패터닝되고, 이로써 도 3b에 도시된 바와 같이 제1 절연층(104), 제어 게이트(CG)(106) 및 질화물 캡(108)을 포함한 게이트 스택 구조체가 형성된다.
또한, 도 3b에 도시된 것처럼, 제1 측벽 스페이서(CG 스페이서)(110)가 상기 적층형 게이트 구조체의 양측 주측면에 형성된다. 제1 측벽 스페이서(110)는 예를 들면 SiN, SiO2 및 SiON의 하나 이상의 층으로 구성되고, 일부 실시형태에서 약 10nm 내지 약 40nm 범위의 두께를 가진다.
또한, 도 3b에 도시된 것처럼, 소거 게이트 산화물 층(122)이 2개의 게이트 스택 구조체 사이에 형성되고, 실리콘 산화물로 구성된 제2 측벽 스페이서(CG 스페이서)(124)가 형성된다. 제2 측벽 스페이서(124)는 예를 들면 제1 측벽 스페이서(110)와 같을 수도 있고 다를 수도 있는 SiN, SiO2 및 SiON의 하나 이상의 층으로 구성되고, 일부 실시형태에서 약 10nm 내지 약 40nm 범위의 두께를 가진다.
이어서, 도 3b에 도시된 것처럼, 워드선(선택 게이트(SG))(132) 및 소거 게이트(EG)(134)가 형성된다. 워드선(132)과 소거 게이트(134)는 도핑된 폴리실리콘과 같은 도전성 물질로 구성된다. 워드선(132)과 소거 게이트(134)의 두께는 일부 실시형태에서 약 50nm 내지 약 140nm의 범위 내이다. 또한, 제3 측벽 스페이서(WL 스페이서)(136)가 도 3b에 도시된 것처럼 워드선(132)의 측벽에 형성된다.
NVM 셀 구조(MC)가 형성된 후, 도 3a에 도시된 것처럼 하나 이상의 커버 층(200)이 NVM 셀 구조(MC) 위에 형성된다. 커버 층(200)은 일부 실시형태에서 폴리실리콘으로 구성된다. 폴리실리콘 커버 층(200)을 형성하기 전에, 실리콘 산화물 층과 같은 유전체 층(190)(도 4에 도시됨)이 CVD를 이용하여 NVM 셀 구조(MC) 위에 형성된다. 커버 층(200)이 형성된 후, 도 3a에 도시된 것처럼 제1 실리콘 산화물 층(210)이 주변 논리 회로 영역(AR1~AR5)에 형성되고, 그 다음에 질화물 층(220)이 상기 제1 실리콘 산화물 층(210) 위에 형성된다.
일부 실시형태에서, 제1 실리콘 산화물 층(210)은 열적으로 성장된 실리콘 산화물이며, 질화물 층(220)은 화학 기상 증착(CVD)에 의해 형성된 실리콘 질화물 또는 실리콘 산질화물이다. 일부 실시형태에서, 제1 실리콘 산화물 층(210)의 두께는 약 5nm 내지 약 20nm의 범위 내이고 실리콘 질화물 층(220)의 두께는 약 50nm 내지 약 100nm의 범위 내이다.
또한, 도 4에 도시된 것처럼, 제2 실리콘 산화물 층(230)이 실리콘 질화물 층(220) 위에 형성된다. 제2 실리콘 산화물 층(230)은 CVD 또는 ALD에 의해 형성될 수 있고, 일부 실시형태에서 약 5nm 내지 약 20nm 범위의 두께를 가진다. 제2 실리콘 산화물 층(230)은 레지스트 보호 산화물(RPO) 층이고, 에칭 공정 또는 제거 공정에 의해 손상되지 않아야 할 영역을 보호할 수 있다.
다음에, 도 5에 도시된 것처럼, 개구 패턴(245)을 가진 레지스트 패턴(240)이 제2 실리콘 산화물 층(230) 위에 형성된다. 개구 패턴(245)은 제1 논리 회로 영역(AR1)을 노출시킨다. 다른 실시형태에서, 개구 패턴은 제1 및 제2 논리 회로 영역(AR1, AR2)을 노출시킨다.
에칭 마스크로서 레지스트 패턴(240)을 이용하여 제1 영역(AR1) 내의 제2 실리콘 산화물 층(230)을 습식 에칭에 의해 제거한다. 이 에칭에 의해 격리 절연층(20, 20')의 일부가 또한 제거된다. 그 다음에, 도 7에 도시된 것처럼, 포토 레지스트 층(240)을 제거한다.
이어서, 도 8에 도시된 것처럼, 논리 회로 영역(AR1) 내의 노출된 실리콘 질화물 층(220)을 습식 에칭을 이용하여 제한된다. 습식 에칭의 부식액으로서는 H3PO4를 이용할 수 있다. 그 다음에, 도 9에 도시된 것처럼, 논리 회로 영역(AR1) 내의 노출된 제1 실리콘 질화물 층(210)을 습식 에칭에 의해 제거한다.
그 다음에, 도 10에 도시된 것처럼, 제1 영역(AR1)에 제3 실리콘 산화물 층(250)을 형성한다. 제3 실리콘 산화물 층(250)은 습식 산화법에 의해 형성될 수 있고, 일부 실시형태에서 약 5nm 내지 약 100nm 범위의 두께를 가진다. 또한, 도 11에 도시된 것처럼, 제3 실리콘 산화물 층(250)을 습식 에칭에 의해 제거한다. 이 에칭에 의해, 제3 실리콘 산화물 층(250)은 완전히 제거되거나 부분적으로 제거될 수 있다.
그 다음에, 도 12에 도시된 것처럼, 제2 실리콘 산화물 층(230), 실리콘 질화물 층(220), 제1 실리콘 산화물 층(210) 및 임의의 남아있는 제3 실리콘 산화물 층(250)을 제거한다(만일 있으면). 도 12에 도시된 것처럼, 제1 영역(AR1)과 제2~제5 영역(AR2~AR5) 사이에 스텝이 형성된다. 일부 실시형태에서, 제1 실리콘 산화물 층(210)은 제거되지 않고 기판(10) 위에 남는다. 다른 실시형태에서, 제1 영역(AR1)을 위한 기판(10)은 하나 이상의 에칭 동작에 의해 직접 에칭된다.
도 13은 본 발명의 실시형태에 따른 회로 영역을 보인 단면도이다. 도 13에서, 각종 두께를 가진 게이트 유전체 층(OX1~OX5)이 제1~제5 영역(AR1~AR5)에 형성된다. 비록 도 13에는 상이한 층을 가진 게이트 유전체 층을 도시하고 있지만, 인근 층의 물질들이 동일(예를 들면, 실리콘 산화물)하면, 인근 층들 사이에 계면이 없다. 다시 말해서, 2개 이상의 층이 하나의 층으로 보인다.
일부 실시형태에서, 도 13에 도시된 것처럼, 게이트 전극용의 도전성 층(250)이 게이트 유전체 층 위에 형성된다. 도전성 층(250)은 Al, Cu, Ti 및/또는 TiN과 같은 금속 물질 또는 폴리실리콘의 하나 이상의 층을 포함한다. 또한, 도전성 층(250)은 CMP에 의해 평탄화된다. 전술한 바와 같이 제1 영역(AR1)이 리세스되기 때문에, 비록 제1 영역(AR1)이 가장 두꺼운 게이트 유전체 층(OX1)을 갖는다 하더라도 제1 영역(AR1)과 다른 영역들 간의 두께차가 감소될 수 있다.
도 14~23은 본 발명의 실시형태에 따른 회로 영역의 게이트 유전체 층을 형성하는 각종 단계를 나타내는 단면도이다. 추가의 동작이 도 14~23에 도시된 공정 전, 중 및 후에 제공될 수 있고, 이하에서 설명하는 동작들 중의 일부는 방법의 추가적인 실시형태에서 교체 또는 제거될 수 있다. 동작의 순서는 변경될 수 있다.
도 14에 도시된 것처럼, 제1 유전체 층(310)이 격리 절연층(20)에 의해 둘러싸인 기판(10)의 활성 영역의 표면에 각각 형성된다. 제1 유전체 층(310)은 일부 실시형태에서 열적으로 성장된 실리콘 산화물이다. 다른 실시형태에서, 제1 유전체 층(310)은 제거되지 않은 제1 실리콘 산화물 층(210)일 수 있다. 제1 유전체 층(310)의 두께(T11)는 일부 실시형태에서 약 5nm 내지 약 20nm의 범위 내이다.
제2 유전체 층(320)이 도 15에 도시된 것처럼 제1 유전체 층(310) 위에 형성된다. 제2 유전체 층(320)은 일부 실시형태에서 열적으로 성장된 실리콘 산화물이다. 다른 실시형태에서, 제2 유전체 층(320)은 CVD 또는 ALD에 의해 형성된 실리콘 산화물, 실리콘 산질화물, 하프늄 산화물 또는 아연 산화물의 하나 이상의 층일 수 있다. 제2 유전체 층(320)의 두께(T12)는 일부 실시형태에서 약 10nm 내지 약 15nm의 범위 내이다.
그 다음에, 도 16에 도시된 것처럼, 리소그래피 및 에칭 동작을 이용하여 제2 영역(AR2) 내의 제1 및 제2 유전체 층(310, 320)이 제거된다. 제3 유전체 층(330)이 도 17에 도시된 것처럼 제2 유전체 층(320) 위 및 제2 영역(AR2)의 기판 위에 형성된다. 제3 유전체 층(320)은 일부 실시형태에서 노(furnace), 급속 열 산화법 또는 화학적 산화법을 이용하여 열적으로 성장된 실리콘 산화물이다. 다른 실시형태에서, 제3 유전체 층(330)은 CVD 또는 ALD에 의해 형성된 실리콘 산화물이다. 제3 유전체 층(330)의 두께(T13)는 일부 실시형태에서 약 8nm 내지 약 13nm의 범위 내이다. 일부 실시형태에서, 제3 유전체 층(330)은 제2 유전체 층(320) 위에 형성되지 않을 수 있다.
그 다음에, 도 18에 도시된 것처럼, 리소그래피 및 에칭 동작을 이용하여 제3 영역(AR3) 내의 제1 내지 제3 유전체 층이 제거된다. 제4 유전체 층(340)이 도 19에 도시된 것처럼 제3 유전체 층(330) 위 및 제3 영역(AR3)의 기판 위에 형성된다. 제4 유전체 층(340)은 일부 실시형태에서 노, 급속 열 산화법 또는 화학적 산화법을 이용하여 열적으로 성장된 실리콘 산화물이다. 다른 실시형태에서, 제4 유전체 층(340)은 CVD 또는 ALD에 의해 형성된 실리콘 산화물이다. 제4 유전체 층(340)의 두께(T14)는 일부 실시형태에서 약 3nm 내지 약 8nm의 범위 내이다. 일부 실시형태에서, 제4 유전체 층(340)은 제2 유전체 층(320) 위에 형성되지 않는다.
그 다음에, 도 20에 도시된 것처럼, 리소그래피 및 에칭 동작을 이용하여 제4 영역(AR4) 내의 제1 내지 제4 유전체 층이 제거된다. 제5 유전체 층(350)이 도 21에 도시된 것처럼 제4 유전체 층(340) 위 및 제4 영역(AR4)의 기판 위에 형성된다. 제5 유전체 층(350)은 일부 실시형태에서 노, 급속 열 산화법 또는 화학적 산화법을 이용하여 열적으로 성장된 실리콘 산화물이다. 다른 실시형태에서, 제5 유전체 층(350)은 CVD 또는 ALD에 의해 형성된 실리콘 산화물이다. 제5 유전체 층(350)의 두께(T15)는 일부 실시형태에서 약 2nm 내지 약 3nm의 범위 내이다. 일부 실시형태에서, 제5 유전체 층(350)은 제2 유전체 층(320) 위에 형성되지 않는다.
또한, 도 22에 도시된 것처럼, 리소그래피 및 에칭 동작을 이용하여 제5 영역(AR5) 내의 제1 내지 제5 유전체 층이 제거된다. 제6 유전체 층(360)이 도 23에 도시된 것처럼 제5 유전체 층(350) 위 및 제5 영역(AR5)의 기판 위에 형성된다. 제6 유전체 층(360)은 일부 실시형태에서 노, 급속 열 산화법 또는 화학적 산화법을 이용하여 열적으로 성장된 실리콘 산화물이다. 다른 실시형태에서, 제6 유전체 층(360)은 CVD 또는 ALD에 의해 형성된 실리콘 산화물 또는 실리콘 산질화물이다. 일부 실시형태에서, 제6 유전체 층(360)은 CVD 또는 ALD에 의해 형성된 높은-k 유전체 층이다. 높은-k 유전체 물질의 예로는 Li, Be, Mg, Ca, Sr, Sc, Y, Zr, Hf, Al, La, Ce, Pr, Nd, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, Lu 및/또는 이들의 혼합물의 산화물이 있다. 높은-k 유전체 층을 사용할 경우, 화학적 산화물에 의해 형성된 계면 실리콘 산화물 층이 높은-k 유전체 층(360)을 형성하기 전에 사용될 수 있다. 제6 유전체 층(360)의 두께(T16)는 일부 실시형태에서 약 1nm 내지 약 2nm의 범위 내이다.
도 14 내지 도 23에서, 제1 내지 제6 유전체 층은 설명 목적으로 별도로 설명하였다. 그러나 인근 층의 물질들이 동일(예를 들면, 실리콘 산화물)하면, 인근 층들 사이에 계면이 없다. 다시 말해서, 2개 이상의 층이 하나의 층으로 보인다. 또한, 게이트 유전체 층을 증착법에 의해 형성할 경우, 새로 형성된 층은 기존 층 위에 형성되고, 게이트 유전체 층을 산화법에 의해 형성할 경우, 기존 산화물 층의 두께가 증가한다. 이 경우에, 기존 산화물 층 위에 산화법에 의해 형성된 게이트 산화물 층은 기판(예를 들면, Si)의 표면에 형성된 게이트 산화물 층보다 더 얇다. 또한, 격리 절연층(20) 위의 유전체 층의 형성은 단순화하기 위해 생략한다.
전술한 바와 같이, 일부 실시형태에서, 제1 영역(AR1)의 게이트 유전체 층(OX1)의 총 두께는 약 25nm 내지 약 60nm의 범위 내이고, 제2 영역(AR2)의 게이트 유전체 층(OX2)의 총 두께는 약 13nm 내지 약 25nm의 범위 내이고, 제3 영역(AR3)의 게이트 유전체 층(OX3)의 총 두께는 약 6nm 내지 약 13nm의 범위 내이며, 제4 영역(AR4)의 게이트 유전체 층(OX4)의 총 두께는 약 3nm 내지 약 5nm의 범위 내이다.
도 24 내지 도 29는 본 발명의 실시형태에 따른 회로 영역의 트랜지스터 구조를 형성하는 각종 단계를 나타내는 단면도이다.
도 24는 도 12와 실질적으로 동일하다. 도 12에서는 HV 회로의 제1 영역(AR1)이 NVM 영역(NVM)과 제2~제5 영역(AR2~AR5) 사이에 배치되지만, 도 24에서는 제2~제5 영역(AR2~AR5) 중의 하나 이상이 NVM 영역(NVM)과 제1 영역(AR1) 사이에 배치된다.
도 22에 도시한 바와 같이 게이트 유전체 층(OX1~OX5)이 형성된 후, 폴리실리콘 층이 도 22의 구조체 위에 형성되고, 실리콘 산화물 층 또는 실리콘 질화물 층 중의 하나 이상을 포함한 하드 마스크 층이 상기 폴리실리콘 층 위에 형성된다. 리소그래피 및 에칭 동작을 이용하여 더미 게이트 구조체(400)가 도 25에 도시한 것처럼 형성된다. 더미 게이트 구조체(400)는 게이트 유전체 층(410)(OX1~OX5), 더미 게이트(420) 및 캡 층(430)을 포함한다.
그 다음에, 도 26에 도시된 것처럼, NVM 셀 영역(NVM) 내의 커버 층(200)이 제거된다. 또한, 주변 논리 회로 영역 내의 FET용의 측벽 스페이서(440) 및 NVM 셀(MC)용의 측벽 스페이서(136)가 형성된다. 다음에, 도 27에 도시된 것처럼, 실리사이드 층(450)이 주변 논리 회로 영역의 FET용 소스/드레인 영역 및 NVM 셀 영역(NVM)에 형성된다. 그 다음에, 도 28에 도시된 것처럼, 주변 논리 회로 영역의 마스크 층(430) 및 NVM 셀 영역(NVM)의 마스크 층(예를 들면, 제2 절연층(108))이 제거된다. 이어서 ILD 층(30)이 형성되고, 도 29에 도시된 것처럼, 주변 논리 회로 영역 내의 더미 폴리실리콘 층 및 NVM 셀 영역(NVM) 내의 선택 게이트, 제어 게이트 및 소거 게이트용의 폴리실리콘 층을 노출시키기 위해 CMP 동작이 수행된다. 이어서 상기 폴리실리콘층들이 제거되고, 하나 이상의 도전성 금속층이 금속 게이트로서 형성된다.
금속 게이트는 Al, Cu, W, Ti, Ta, TiN, TiAl, TiAlC, TiAlN, TaN, NiSi, CoSi, 다른 도전성 물질과 같은 금속 물질의 하나 이상의 층을 포함한다. 일부 실시형태에서, 하나 이상의 일함수 조정층이 게이트 유전체 층과 금속 물질 사이에 개재된다. 일함수 조정층은 단일층의 TiN, TaN, TaAlC, TiC, TaC, Co, Al, TiAl, HfTi, TiSi, TaSi 또는 TiAlC, 또는 2개 이상의 상기 물질로 된 다층과 같은 도전성 물질로 구성된다. n채널 FET의 경우에는 일함수 조정층으로서 TaN, TaAlC, TiN, TiC, Co, TiAl, HfTi, TiSi 및 TaSi 중의 하나 이상이 사용되고, p채널 FET의 경우에는 일함수 조정층으로서 TiAlC, Al, TiAl, TaN, TaAlC, TiN, TiC 및 Co 중의 하나 이상이 사용된다.
도 30은 본 발명의 다른 실시형태에 따른 비휘발성 메모리(NVM) 영역 및 각종 동작 전압의 회로 영역을 포함한 반도체 장치의 단면도이다.
도 30에서, 제1 영역(AR1)은 NVM 셀과 동일한 표면 레벨을 갖도록 배치된다. 다시 말해서, 제1 영역(AR1) 내의 HV 회로는 도 2d에 도시된 경계(BL)의 좌측에 형성되고 D1은 도 30에서 0과 같다. 그러한 경우에, D2에 대응하는 스텝은 제1 영역(AR1) 대신에 제2 영역(AR2)에 형성될 수 있다.
NVM 셀 영역(NVM)/제1 영역(AR1)과 제2~제5 영역(AR2~AR5) 사이의 스텝 높이(D4)는 일부 실시형태에서 약 15nm 내지 약 150nm의 범위 내이다. 다른 실시형태에서 D4는 약 25nm 내지 약 80nm의 범위 내이다.
또한, 상이한 동작 전압을 갖는 제1~제5 영역(AR1~AR5)은 NVM 셀 영역으로부터 내림 차순의 전압으로 배치된다. 다른 실시형태에서, 최고 동작 전압 영역(AR1)이 NVM 셀 영역 다음에 위치되고 더 낮은 동작 전압의 하나 이상의 영역이 그 사이에 개재된다.
여기에서 설명한 각종 실시형태 또는 실시예는 종래 기술에 비하여 몇 가지 장점을 제공한다. FET를 가진 논리 회로 영역은 두꺼운 게이트 유전체 층을 필요로 하고, 이것은 후속 평탄화 동작에 영향을 줄 수 있다. 그러나 본 발명에서는 고전압 영역의 기판의 표면이 리세스되고, 이것은 두꺼운 게이트 유전체 층에 의해 야기되는 높이 차를 감소시킬 수 있다.
모든 장점들을 여기에서 설명한 것은 아니고, 특정의 장점들이 모든 실시형태 또는 실시예에서 요구되지 않으며, 다른 실시형태 또는 실시예는 다른 장점을 제공할 수 있다는 점을 이해할 것이다.
본 발명의 일 양태에 따르면, 반도체 장치는 기판의 메모리 셀 영역에 형성된 비휘발성 메모리 셀, 기판의 제1 회로 영역에 형성된 제1 회로, 및 기판의 제2 회로 영역에 형성된 제2 회로를 포함한다. 제1 회로 영역 내의 기판의 제1 장치 형성 표면은 단면도로 보았을 때 제2 회로 영역 내의 기판의 제2 장치 형성 표면보다 더 낮은 레벨에 위치된다.
본 발명의 다른 양태에 따르면, 반도체 장치를 제조하는 방법에 있어서, 보호층에 의해 덮이는 메모리 셀 구조체가 기판의 메모리 셀 영역에 형성된다. 마스크 패턴이 형성된다. 마스크 패턴은 제1 회로 영역 위에 개구를 갖고, 상기 메모리 셀 영역과 제2 회로 영역이 상기 마스크 패턴에 의해 덮인다. 제1 회로 영역 내의 기판이 리세스되고, 상기 메모리 셀 영역과 상기 제2 회로 영역은 보호된다. 제1 게이트 유전체 층을 가진 제1 전계 효과 트랜지스터(FET)가 상기 리세스된 기판 위의 제1 회로 영역 내에 형성되고, 제2 게이트 유전체 층을 가진 제2 FET가 상기 기판 위의 제2 회로 영역 내에 형성된다.
본 발명의 다른 양태에 따르면, 반도체 장치를 제조하는 방법에 있어서, 보호층에 의해 덮이는 메모리 셀 구조체가 기판의 메모리 셀 영역에 형성된다. 제1 회로 영역 내에 리세스가 형성되고, 상기 메모리 셀 영역과 제2~제5 회로 영역은 보호된다. 메모리 셀 영역이 보호되는 동안, 두께 T1을 가진 제1 게이트 유전체 층이 상기 리세스된 기판 위의 제1 회로 영역에 형성되고, 두께 T2를 가진 제2 게이트 유전체 층이 상기 기판 위의 제2 회로 영역에 형성되고, 두께 T3를 가진 제3 게이트 유전체 층이 상기 기판 위의 제3 회로 영역에 형성되고, 두께 T4를 가진 제4 게이트 유전체 층이 상기 기판 위의 제4 회로 영역에 형성되며, 두께 T5를 가진 제5 게이트 유전체 층이 상기 기판 위의 제5 회로 영역에 형성된다. T1>T2>T3>T4>T5가 만족된다.
지금까지 당업자가 본 발명의 각종 양태를 잘 이해할 수 있을 정도로 몇 가지 실시형태 또는 실시예의 특징들을 설명하였다. 당업자라면 여기에서 소개한 실시형태 또는 실시예의 동일한 목적을 실행하고 및/또는 동일한 장점을 달성하는 다른 공정 및 구조의 설계 또는 수정을 위한 기초로서 본 명세서의 설명을 쉽게 이용할 수 있다는 것을 인식할 것이다. 당업자라면 그러한 등가적인 구성이 본 발명의 정신 및 범위로부터 벗어나지 않는다는 점, 및 본 발명의 정신 및 범위로부터 벗어나지 않고 여기에서 설명한 실시형태 또는 실시예의 각종 변경, 치환 및 개조가 가능하다는 점을 또한 인식할 것이다.
실시예들
실시예 1. 반도체 장치에 있어서,
기판의 메모리 셀 영역 내에 형성된 비휘발성 메모리 셀;
상기 기판의 제1 회로 영역 내에 형성된 제1 회로; 및
상기 기판의 제2 회로 영역 내에 형성된 제2 회로
를 포함하고,
상기 제1 회로 영역 내의 상기 기판의 제1 장치 형성 표면은 단면도로 보았을 때 상기 제2 회로 영역 내의 상기 기판의 제2 장치 형성 표면보다 더 낮은 레벨에 위치되는 것인, 반도체 장치.
실시예 2. 실시예 1에 있어서,
상기 제1 회로는 제1 게이트 유전체 층을 가진 제1 전계 효과 트랜지스터(field effect transistor; FET)를 포함하고,
상기 제2 회로는 제2 게이트 유전체 층을 가진 제2 FET를 포함하며,
상기 제1 게이트 유전체 층의 두께는 상기 제2 게이트 유전체 층의 두께보다 더 큰 것인, 반도체 장치.
실시예 3. 실시예 1에 있어서,
상기 제1 회로의 동작 전압은 상기 제2 회로의 동작 전압보다 더 높은 것인, 반도체 장치.
실시예 4. 실시예 1에 있어서,
상기 메모리 셀 영역 내의 상기 기판의 메모리 셀 형성 표면은 단면도로 보았을 때 상기 제1 회로 영역 내의 상기 기판의 상기 제1 장치 형성 표면보다 더 낮은 레벨에 위치된 것인, 반도체 장치.
실시예 5. 실시예 1에 있어서,
제3 회로 영역 내에 형성된 제3 회로를 더 포함하고,
상기 제2 회로 영역 내의 상기 기판의 상기 제2 장치 형성 표면은 단면도로 보았을 때 상기 제3 회로 영역 내의 상기 기판의 제3 장치 형성 표면보다 더 낮은 레벨에 위치된 것인, 반도체 장치.
실시예 6. 실시예 5에 있어서,
상기 제2 회로의 동작 전압은 상기 제3 회로의 동작 전압보다 더 높은 것인, 반도체 장치.
실시예 7. 실시예 5에 있어서,
상기 메모리 셀 영역, 상기 제1 회로 영역, 상기 제2 회로 영역 및 상기 제3 회로 영역은 이 순서로 상기 기판의 표면을 따라 배열된 것인, 반도체 장치.
실시예 8. 실시예 5에 있어서,
상기 제3 회로는 제3 게이트 유전체 층을 가진 제3 FET을 포함하고,
상기 제2 게이트 유전체 층의 두께는 상기 제3 게이트 유전체 층의 두께보다 더 큰 것인, 반도체 장치.
실시예 9. 실시예 6에 있어서,
상기 제1 게이트 유전체 층은 실리콘 산화물 층, 및 실리콘 산질화물, 하프늄 산화물 및 아연 산화물로 이루어진 그룹으로부터 선택된 적어도 하나로 제조된 층을 포함하고,
상기 제2 및 제3 유전체 층은 실리콘 산화물로 구성된 것인, 반도체 장치.
실시예 10. 실시예 1에 있어서,
상기 메모리 셀 영역, 상기 제1 회로 영역 및 상기 제2 회로 영역은 상기 기판의 표면을 따라 이 순서로 배치된 것인, 반도체 장치.
실시예 11. 실시예 1에 있어서,
상기 메모리 셀 영역 내 상기 기판의 메모리 셀 형성 표면은 단면도로 보았을 때 상기 제1 회로 영역 내 상기 기판의 제1 장치 형성 표면과 동일 레벨에 위치된 것인, 반도체 장치.
실시예 12. 반도체 장치를 제조하는 방법에 있어서,
기판의 메모리 셀 영역에서 보호층에 의해 덮이는 메모리 셀 구조체를 형성하는 단계;
마스크 패턴을 형성하는 단계 - 상기 메모리 셀 영역과 제2 회로 영역이 상기 마스크 패턴에 의해 덮여져 있는 동안 상기 마스크 패턴은 제1 회로 영역 위에 개구를 가짐 -;
상기 메모리 셀 영역과 상기 제2 회로 영역이 보호되는 동안 상기 제1 회로 영역 내의 상기 기판을 리세스(recess)하는 단계; 및
상기 리세스된 기판 위의 상기 제1 회로 영역 내에 제1 게이트 유전체 층을 가진 제1 전계 효과 트랜지스터(field effect transistor; FET)와, 상기 기판 위의 상기 제2 회로 영역 내에 제2 게이트 유전체 층을 가진 제2 FET를 형성하는 단계
를 포함한, 반도체 장치를 제조하는 방법.
실시예 13. 실시예 12에 있어서,
상기 제1 게이트 유전체 층의 두께는 상기 제2 게이트 유전체 층의 두께보다 더 큰 것인, 반도체 장치를 제조하는 방법.
실시예 14. 실시예 12에 있어서,
상기 기판을 리세싱하는 단계는,
습식 산화에 의해 산화물 층을 형성하는 단계; 및
습식 에칭에 의해 상기 산화물 층을 제거하는 단계
를 포함한 것인, 반도체 장치를 제조하는 방법.
실시예 15. 실시예 12에 있어서, 상기 기판을 리세스하는 단계는 상기 기판을 건식 에칭에 의해 에칭하는 단계를 포함한 것인, 반도체 장치를 제조하는 방법.
실시예 16. 실시예 12에 있어서,
상기 마스크 패턴을 형성하는 단계 전에,
제1 절연층을 형성하는 단계;
상기 제1 절연층 위에 제2 절연층을 형성하는 단계; 및
상기 제2 절연층 위에 제3 절연층을 형성하는 단계
를 더 포함하고,
상기 마스크 패턴은 레지스트 패턴인 것인, 반도체 장치를 제조하는 방법.
실시예 17. 실시예 12에 있어서,
상기 메모리 셀 구조체를 형성하는 단계 전에, 상기 메모리 셀 영역 내의 상기 기판을 리세스하는 단계를 더 포함한, 반도체 장치를 제조하는 방법.
실시예 18. 반도체 장치를 제조하는 방법에 있어서,
기판의 메모리 셀 영역 내에서 보호층에 의해 덮이는 메모리 셀 구조체를 형성하는 단계;
상기 메모리 셀 영역과 제2 회로 영역 내지 제5 회로 영역이 보호되는 동안 제1 회로 영역 내에 리세스를 형성하는 단계; 및
상기 메모리 셀 영역이 보호되는 동안, 상기 리세스된 기판 위의 상기 제1 회로 영역 내에 두께 T1을 가진 제1 게이트 유전체 층, 상기 기판 위의 상기 제2 회로 영역 내에 두께 T2를 가진 제2 게이트 유전체 층, 상기 기판 위의 상기 제3 회로 영역 내에 두께 T3를 가진 제3 게이트 유전체 층, 상기 기판 위의 상기 제4 회로 영역 내에 두께 T4를 가진 제4 게이트 유전체 층, 및 상기 기판 위의 상기 제5 회로 영역 내에 두께 T5를 가진 제5 게이트 유전체 층을 형성하는 단계
를 포함하고,
T1 > T2 > T3 > T4 > T5가 만족되는 것인, 반도체 장치를 제조하는 방법.
실시예 19. 실시예 18에 있어서,
상기 제1 게이트 유전체 내지 제5 게이트 유전체 층은,
상기 제1 회로 영역 내지 제5 회로 영역 내에서 제1 유전체 층을 형성하는 단계;
상기 제1 유전체 층 위에 제2 유전체 층을 형성하는 단계;
상기 제1 회로 영역 및 제3 회로 영역 내지 제5 회로 영역을 보호하는 동안 상기 제2 회로 영역 내의 상기 기판을 노출시키고, 상기 제2 회로 영역 내의 상기 노출된 기판 위에 제3 유전체 층을 형성하는 단계;
상기 제1 회로 영역, 제2 회로 영역, 제4 회로 영역 및 제5 회로 영역을 보호하는 동안 상기 제3 회로 영역 내의 기판을 노출시키고, 상기 제3 회로 영역 내의 상기 노출된 기판 위에 제4 유전체 층을 형성하는 단계;
상기 제1 회로 영역 내지 제3 회로 영역 및 제5 회로 영역을 보호하는 동안 상기 제4 회로 영역 내의 기판을 노출시키고, 상기 제4 회로 영역 내의 상기 노출된 기판 위에 제5 유전체 층을 형성하는 단계; 및
상기 제1 회로 영역 내지 제4 회로 영역을 보호하는 동안 상기 제5 회로 영역 내의 기판을 노출시키고, 상기 제5 회로 영역 내의 상기 노출된 기판 위에 제6 유전체 층을 형성하는 단계
에 의해 형성되는 것인, 반도체 장치를 제조하는 방법.
실시예 20. 실시예 18에 있어서,
상기 메모리 셀 구조체를 형성하는 단계 전에, 상기 메모리 셀 영역 내의 상기 기판을 리세스하는 단계를 더 포함한, 반도체 장치를 제조하는 방법.

Claims (10)

  1. 반도체 장치에 있어서,
    기판의 메모리 셀 영역 내에 형성된 비휘발성 메모리 셀;
    상기 기판의 제1 회로 영역 내에 형성된 제1 회로; 및
    상기 기판의 제2 회로 영역 내에 형성된 제2 회로
    를 포함하고,
    상기 제1 회로 영역 내의 상기 기판의 제1 장치 형성 표면은 단면도로 보았을 때 상기 제2 회로 영역 내의 상기 기판의 제2 장치 형성 표면보다 더 낮은 레벨에 위치되며,
    상기 메모리 셀 영역 내의 상기 기판의 메모리 셀 형성 표면은 단면도로 보았을 때 상기 제1 회로 영역 내의 상기 기판의 상기 제1 장치 형성 표면보다 더 낮은 레벨 또는 동일 레벨에 위치된 것인, 반도체 장치.
  2. 제1항에 있어서,
    상기 제1 회로는 제1 게이트 유전체 층을 가진 제1 전계 효과 트랜지스터(field effect transistor; FET)를 포함하고,
    상기 제2 회로는 제2 게이트 유전체 층을 가진 제2 FET를 포함하며,
    상기 제1 게이트 유전체 층의 두께는 상기 제2 게이트 유전체 층의 두께보다 더 큰 것인, 반도체 장치.
  3. 제1항에 있어서,
    상기 제1 회로의 동작 전압은 상기 제2 회로의 동작 전압보다 더 높은 것인, 반도체 장치.
  4. 삭제
  5. 반도체 장치에 있어서,
    기판의 메모리 셀 영역 내에 형성된 비휘발성 메모리 셀;
    상기 기판의 제1 회로 영역 내에 형성된 제1 회로;
    상기 기판의 제2 회로 영역 내에 형성된 제2 회로; 및
    제3 회로 영역 내에 형성된 제3 회로
    를 포함하고,
    상기 제1 회로 영역 내의 상기 기판의 제1 장치 형성 표면은 단면도로 보았을 때 상기 제2 회로 영역 내의 상기 기판의 제2 장치 형성 표면보다 더 낮은 레벨에 위치되며,
    상기 제2 회로 영역 내의 상기 기판의 상기 제2 장치 형성 표면은 단면도로 보았을 때 상기 제3 회로 영역 내의 상기 기판의 제3 장치 형성 표면보다 더 낮은 레벨에 위치된 것인, 반도체 장치.
  6. 제5항에 있어서,
    상기 제2 회로의 동작 전압은 상기 제3 회로의 동작 전압보다 더 높은 것인, 반도체 장치.
  7. 제5항에 있어서,
    상기 메모리 셀 영역, 상기 제1 회로 영역, 상기 제2 회로 영역 및 상기 제3 회로 영역은 이 순서로 상기 기판의 표면을 따라 배열된 것인, 반도체 장치.
  8. 반도체 장치에 있어서,
    기판의 메모리 셀 영역 내에 형성된 비휘발성 메모리 셀;
    상기 기판의 제1 회로 영역 내에 형성된 제1 회로; 및
    상기 기판의 제2 회로 영역 내에 형성된 제2 회로
    를 포함하고,
    상기 제1 회로 영역 내의 상기 기판의 제1 장치 형성 표면은 단면도로 보았을 때 상기 제2 회로 영역 내의 상기 기판의 제2 장치 형성 표면보다 더 낮은 레벨에 위치되며,
    상기 메모리 셀 영역, 상기 제1 회로 영역 및 상기 제2 회로 영역은 상기 기판의 표면을 따라 이 순서로 배치된 것인, 반도체 장치.
  9. 반도체 장치를 제조하는 방법에 있어서,
    기판의 메모리 셀 영역에서 보호층에 의해 덮이는 메모리 셀 구조체를 형성하는 단계;
    마스크 패턴을 형성하는 단계 - 상기 메모리 셀 영역과 제2 회로 영역이 상기 마스크 패턴에 의해 덮여져 있는 동안 상기 마스크 패턴은 제1 회로 영역 위에 개구를 가짐 -;
    상기 메모리 셀 영역과 상기 제2 회로 영역이 보호되는 동안 상기 제1 회로 영역 내의 상기 기판을 리세스(recess)하는 단계; 및
    상기 리세스된 기판 위의 상기 제1 회로 영역 내에 제1 게이트 유전체 층을 가진 제1 전계 효과 트랜지스터(field effect transistor; FET)와, 상기 기판 위의 상기 제2 회로 영역 내에 제2 게이트 유전체 층을 가진 제2 FET를 형성하는 단계
    를 포함한, 반도체 장치를 제조하는 방법.
  10. 반도체 장치를 제조하는 방법에 있어서,
    기판의 메모리 셀 영역 내에서 보호층에 의해 덮이는 메모리 셀 구조체를 형성하는 단계;
    상기 메모리 셀 영역과 제2 회로 영역 내지 제5 회로 영역이 보호되는 동안 제1 회로 영역 내에 리세스를 형성하는 단계; 및
    상기 메모리 셀 영역이 보호되는 동안, 상기 리세스된 기판 위의 상기 제1 회로 영역 내에 두께 T1을 가진 제1 게이트 유전체 층, 상기 기판 위의 상기 제2 회로 영역 내에 두께 T2를 가진 제2 게이트 유전체 층, 상기 기판 위의 상기 제3 회로 영역 내에 두께 T3를 가진 제3 게이트 유전체 층, 상기 기판 위의 상기 제4 회로 영역 내에 두께 T4를 가진 제4 게이트 유전체 층, 및 상기 기판 위의 상기 제5 회로 영역 내에 두께 T5를 가진 제5 게이트 유전체 층을 형성하는 단계
    를 포함하고,
    T1 > T2 > T3 > T4 > T5가 만족되는 것인, 반도체 장치를 제조하는 방법.
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