CN105655338A - 非挥发性存储单元及其制作方法 - Google Patents
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Abstract
本发明公开一种非挥发性存储单元及其制作方法，该非挥发性存储单元包含一基底、一抹除栅，设在基底上且具有一平坦顶面、两浮置栅，分别设在抹除栅两侧、两控制栅，分别设在两浮置栅上、以及两选择栅，分别设在两浮置栅外侧，其中该两选择栅具有倾斜的顶面且相互对称。
Description
技术领域
本发明涉及一种非挥发性存储器，尤其是涉及一种分栅式(splitgate)非挥发性存储器以及其制作方法。
背景技术
分栅式非挥发性存储器元件是业界熟知的存储器结构。举例来说，美国专利公告号7,927,994公开了一种分栅式非挥发性存储单元，基于各个方面的考虑，其相关说明并于文中作为本发明的参考资料。图1绘示出在一半导体基材12上形成这类分栅式存储单元的范例。源极区域16与漏极区域14为形成在基材12中的扩散区域，其间界定出一通道区域18。存储单元包含四种导体栅极：一浮置栅22设在一部分的通道区域18上以及一部分的源极区域16上并与之绝缘，一控制栅26设在浮置栅22上方并与之绝缘，一抹除栅24设在源极区域16上方并与之绝缘，以及一选择栅20设在一部分的通道区域18上方并与之绝缘。一接触导体10可形成来电连接漏极区域14。在这类存储单元中，选择栅20是单条的导线(其通常称为字线)，其对应整列(row)的存储单元，并会延伸经过多条存储单元栏位。
一般的现有作法中，选择栅20是经由先形成一多晶硅材料层再进行光刻蚀刻制作工艺的方式制作而成，然而以这样常规方式来制作左右对称的双选择栅结构时，所形成的双选择栅会因为光刻制作工艺的对准误差(misalignment)之故而导致宽度不一致，进而影响到电性表现，特别是在元件的尺寸越来越小的情况下，这样的现象会越来越严重。故此，目前业界有必要改良现有双选择栅制作工艺以解决此问题。
发明内容
为了解决上述现有问题，本发明提出了一种新颖的存储单元制作方法，其中采用了共形的多晶硅层加上全面性蚀刻(blanketetching)的方式来取代传统以光刻蚀刻方式形成选择栅(即字符线)结构的作法，以此方式可以有效避免光刻制作工艺的对准误差问题，以更为精确地控制双选择栅的宽度并改善其电性表现。
根据本发明一态样，其提出了一种非挥发性存储单元，包含一基底、一抹除栅设在该基底上且具有一平坦顶面、两浮置栅分别设在该抹除栅两侧、两控制栅分别设在该两浮置栅上、以及两选择栅分别设在该两浮置栅外侧，其中该两选择栅具有倾斜的顶面且相互对称。
根据本发明另一态样，其提出了一种非挥发性存储单元的制作方法，包含提供一基底、在该基底上形成两堆叠结构，其中该堆叠结构包含浮置栅与控制栅、在该基底与该两堆叠结构上形成一共形的多晶硅层、进行一全面性蚀刻制作工艺去除一预定厚度的多晶硅层，进而在该两控制栅外侧分别形成两选择栅，其中该两选择栅具有倾斜的顶面且互相对称、在该基底以及该两选择栅上形成一覆盖氧化层并裸露出该两堆叠结构之间的该多晶硅层；以及以该覆盖氧化层为掩模对该两堆叠结构之间的该多晶硅层进行一蚀刻制作工艺，以在该两控制栅之间形成一抹除栅。
无疑地，本发明的这类目的与其他目的在阅者读过下文以多种图示与绘图来描述的优选实施例细节说明后将变得更为显见。
附图说明
本说明书含有附图并于文中构成了本说明书的一部分，使阅者对本发明实施例有进一步的了解。该些图示描绘了本发明一些实施例并连同本文描述一起说明了其原理。在该些图示中：
图1为现有技术中一分栅式非挥发性存储单元的截面示意图；
图2-图10为本发明优选实施例中一分栅式非挥发性存储单元的制作流程的截面示意图。
需注意本说明书中的所有图示都为图例性质，为了清楚与方便图示说明之故，图示中的各部件在尺寸与比例上可能会被夸大或缩小地呈现，一般而言，图中相同的参考符号会用来标示修改后或不同实施例中对应或类似的元件特征。
主要元件符号说明
10接触导体
12基材
14漏极区域
16源极区域
18通道区域
20选择栅
22浮置栅(浮闸)
24抹除栅
26控制栅
100基底
100A/100B/100C/100D区域
101浅沟槽隔离结构
103第一氧化硅层
105第一多晶硅层
105a浮置栅
107第二氧化硅层
109第二多晶硅层
109a控制栅
111绝缘层
111a氧化硅
111b氮化硅
111c氧化硅
113间隔壁
115光致抗蚀剂
117间隔壁
119间隔壁
121源极区域
123漏极区域
125氧化层
127多晶硅层
129覆盖氧化层
131选择栅
131a顶面
133多晶硅结构
134牺牲性多晶硅层
135抹除栅
135a顶面
137覆盖氧化层
139栅极
S1/S2堆叠结构
具体实施方式
在下文的细节描述中，元件符号会标示在随附的图示中成为其中的一部分，并且以可实行该实施例的特例描述方式来表示。这类实施例会说明足够的细节使该领域的一般技术人士得以具以实施。阅者需了解到本发明中也可利用其他的实施例或是在不悖离所述实施例的前提下作出结构性、逻辑性、及电性上的改变。因此，下文的细节描述将不欲被视为是一种限定，反之，其中所包含的实施例将由随附的权利要求来加以界定。此外，本领域的技术人士可能用不同的称呼来指称相同或类似的部件，如基材与晶片、载具或载板等，这类称呼上的差别并不影响或限定了本发明所欲请求的权利要求。
在对本发明优选实施例进行细节描述之前，首先要解释描述中可能会用到的某些词汇。
文中所用的「蚀刻」等词，其通常是用来描述一种将材料层图形化的一种制作工艺，使得蚀刻过后会保留至少一部分的该材料层。举例来说，硅晶的蚀刻动作可能会牵涉到图形化硅晶表面上的一掩模层(如光致抗蚀剂或是硬掩模)，之后去除未受到该掩模层保护的硅晶部分。如此，在蚀刻制作工艺过后受到掩模保护的硅晶区域能被保留住。然而，在其他例子中，蚀刻制作工艺也可能不使用掩模，但仍能保留住至少一部分的材料层。上述说明区分出「蚀刻」与「去除」两种动作。当蚀刻一材料层时，至少有部分的材料层在蚀刻过后会保留住。相反地，当去除一材料层时，基本上就是将该材料层完全去除。尽管如此，在某些实施例中，「去除」一词可被视为是含有蚀刻制作工艺的广义动作。
再者，文中的描述可能会提到基底上用来制作半导体元件的多种区域，需了解这类区域可界定在基材上的各处且不互相排除。意即，在某些实施例中，一或多个该些区域不会可能会重叠。尽管文中描述了三个以上的这类型区域，需了解到基材上是可能存在有任意数目的这类型区域的，且会将该些区域指定成某些元件或材料类型。一般来说，这些区域将可方便我们描述并界定出基材上含有相同或类似元件的区域，其并未限定了所描述实施例的精神与范畴。
再者，文中所用的「形成」、「沉积」、或是「设置」等词是用来描述在基材上施加一材料层的动作。这些用词的是立意来描述任何可形成材料层的技术，其包含但不限定为热生长、溅镀、蒸镀、化学气相沉积、外延生长、电镀等。视各个实施例而定，沉积动作可以是以任何熟知的方法来进行。例如，沉积动作可包含任何生长、涂布、或是将材料转移到一基材上的制作工艺。一些熟知的技术包括：物理气相沉积(PVD)、化学气相沉积(CVD)、电化学沉积(ECD)、分子束外延(MBE)、原子层沉积(ALD)、等离子体辅助化学气相沉积(CVD)、或其他方法等。
此外，描述中所用的「基底」等词绝大部分指的都是硅基底。然而，在本文中，基底也可以是指任何广泛使用的半导体材料，如锗(Ge)、砷化镓(AsGa)、磷化铟(InP)等。在其他实施例中，基底也有可能是非导电性的，如玻璃基材或是蓝宝石晶片。
现在请依序参照图2-图10，其示意性地描绘出根据本发明优选实施例中一分栅式非挥发性存储单元的制作流程的截面图。首先，请参照图2，本发明的非挥发性存储单元或元件是从一半导体基底100开始制作，如一硅晶片。基底100一般预设是P型半导体基材，或是具有已预先界定的P型阱区域，而其后续掺杂形成的源极/漏极区域则是N型。当然，也有可能基底100是N型半导体基材而源极/漏极区域则是P型。
如图2所示，在本发明优选实施例中，基底100被分为数个区域100A,100B,100C及100D，分别用来设置不同性质类型的半导体元件。区域100A为存储元件区域，其上预定用来形成本发明的非挥发性存储单元(cell)，如包含选择栅(SG)、浮置栅(FG)、控制栅(CG)以及抹除栅(EG)等存储单元部位，此区域为本发明结构与方法主要所要描述的部分。基底100上存储元件区域100A以外的区域则包含用来形成逻辑控制电路的区域，如区域100B与区域100C是作为高压(HV)电路区域，分别为设有P型阱与N型阱的两种类型态样，区域100D则是作为低压(LV)电路区域，为P型阱与N型阱的组合态样。上述各区域100A,100B,100C及100D之间或者其上所形成的各种半导体元件以预先形成的浅沟槽隔离结构(STI)101来分隔。需注意为了图示简明之故，后续图示中各区域中都将仅绘示出一个半导体元件(如一存储单元)来说明本发明的制作流程。
参照图2，基底100上依序形成有第一氧化硅层103、第一多晶硅层105、第二氧化硅层107、第二多晶硅层109、以及一绝缘层111，例如包含有氧化硅/氮化硅/氧化硅(ONO)111a/111b/111c的三层复合结构。在本发明优选实施例中，第一多晶硅层105为后续制作工艺中预定形成的浮置栅结构的材料层，第二多晶硅层109为预定形成的控制栅结构的材料层，绝缘层111则用来作为硬掩模结构。
接着请参照图3，在此步骤中，上述形成的第二氧化硅层107、第二多晶硅层109以及一绝缘层111被图形化成两个堆叠结构S1与S2。此图形化步骤可包含但不限定有：在绝缘层111上沉积光致抗蚀剂材料，并以曝光显影等步骤界定出具有预定图形的光致抗蚀剂(未示于图中)；以该光致抗蚀剂为掩模进行一各向异性(anisotropic)的干蚀刻制作工艺蚀刻未受遮挡的第二氧化硅层107、第二多晶硅层109以及一绝缘层111，直到下方的第一多晶硅层105露出。在此优选实施例中，此步骤界定出了浮置栅上方的控制栅109a图形。需注意，尽管图3中仅绘示出了两个堆叠结构S1与S2，其代表单一分栅式非挥发性存储单元所具备的两控制栅部位，然而阅者应能清楚了解到存储元件区域100A上会具有许多这类彼此分隔的堆叠结构。
完成堆叠结构S1与S2的界定后，接下来请参照图4。首先，堆叠结构S1与S2的周围会形成间隔壁113，形成此间隔壁113的步骤可包含但不限定有：在堆叠结构S1与S2上沉积共形的(conformal)氧化硅层与氮化硅层；接着进行一各向异性的蚀刻制作工艺蚀刻该氧化硅层与氮化硅层，形成同时包含有氧化硅与氮化硅的复层间隔壁113。
参照图4，间隔壁113形成后，在两堆叠结构S1与S2之间的区域(后文中称为内部区域)上方形成光致抗蚀剂115，光致抗蚀剂115会覆盖内部区域以及两边部分的堆叠结构S1与S2。接着，以光致抗蚀剂115以及堆叠结构S1与S2为掩模对下方的第一氧化硅层103与第一多晶硅层105进行一各向异性蚀刻，所得的结构即如图4所示。此步骤初步地在存储元件区域100A上界定出各个分栅式非挥发性存储单元的范围，堆叠结构S1与S2之间的内部区域则为预定要形成抹除栅的区域。需注意此步骤也同时去除了其他区域的第一氧化硅层103与第一多晶硅层105。
接下来请参照图5。在此步骤中，首先去除前述的光致抗蚀剂115后，在堆叠结构S1与S2的外侧壁上形成另一间隔壁117，此间隔壁117可为氧化硅，以与前述间隔壁相同的制作方法来形成。接着去除堆叠结构S1与S2之间的第一氧化硅层103与第一多晶硅层105。此去除步骤可包含但不限定有：在基底100与堆叠结构S1与S2上覆盖一层光致抗蚀剂(未示于图中)并裸露出堆叠结构S1与S2之间的内部区域；进行一各向异性蚀刻步骤去除该内部区域的第一氧化硅层103与第一多晶硅层105，以裸露出下方的基底100表面。此步骤界定出了本发明分栅式非挥发性存储单元的两浮置栅105a图形。需注意在优选实施例中，浮置栅105a的宽度比控制栅109a的宽度大，但不以此为限。
参照图5，在界定出浮置栅105a后，接着进行高压离子注入制作工艺在裸露出的基底100内形成一共同的源极(线)区域121。源极区域121，接着在堆叠结构S1与S2的内侧壁上形成另一间隔壁119。在本发明优选实施例中，间隔壁119作为后续所形成的抹除栅与浮置栅105a以及控制栅109之间的绝缘层。如此，即完成了包含有浮置栅(FG)与控制栅(CG)的堆叠结构S1与S2的整体制作后，从图中可以看到堆叠结构S1与S2基本上呈对称的态样。
接下来即进行存储单元中选择栅(SG)以及抹除栅(EG)的制作。请参照图6，首先，在裸露出的基底100表面上形成一薄氧化层125，此氧化层125会作为各区域中元件的栅极氧化层，例如存储元件区域100A中存储单元的选择栅与基底100之间的栅极氧化层，其可能因为对应基底上不同的区域或元件而有不同的厚度。接着，在氧化层125与堆叠结构S1与S2上沉积一多晶硅层127。在本发明优选实施例中，此多晶硅层127同时作为存储元件的选择栅以及逻辑区域电路元件的栅极的材料层。
需注意在本发明中，此多晶硅层127采用共形沉积的方式，亦即以此方式所沉积的多晶硅层127基本上会具有一致的厚度，如位于基底面上的厚度T，而特别是位于堆叠结构S1与S2外侧壁上的多晶硅层，其会具有相同的宽度W，此为本发明后续制作工艺中能自对准(self-align)形成等宽的选择栅的重要因素，而多晶硅层127也会填满堆叠结构S1与S2之间的内部区域。
接下来，由于要以本发明所提出的特殊方法来形成存储单元的选择栅，存储元件区域100A与逻辑电路区域100B,100C,100D中的栅极结构必须要分别制作。故此，先在逻辑电路区域100B,100C,100D中的共形多晶硅层127上形成一层覆盖氧化层(capoxide)129，使得逻辑电路区域100B,100C,100D上的多晶硅层127不会受到存储元件区域100A中所进行的制作工艺影响。形成此覆盖氧化层129的步骤可包含但不限定有：在整个多晶硅层127上形成一层氧化物材料层，进行光刻蚀刻制作工艺去除存储元件区域100A上的该氧化物材料层。
接下来请参照图7。在此步骤中，以前述的覆盖氧化层129为掩模对多晶硅层127进行一全面性蚀刻制作工艺(blanketetching)。全面性蚀刻制作工艺的特点在于会去除基底面上裸露的目标层一定的垂直厚度。以本发明优选实施例而言，如图7所示，全面性蚀刻制作工艺会将存储元件区域100A中基底面上以及堆叠结构S1与S2顶面上厚度为T的多晶硅层127完全去除。位于堆叠结构S1与S2外侧壁上的多晶硅层，由于其垂直方向上的厚度较基底面上的多晶硅层127还厚，故蚀刻过后会以自对准的方式形成了如图中所示的梯形多晶硅结构，此即为本发明存储元件的选择栅(字符线WL)131。堆叠结构S1与S2之间的内部区域也会有多晶硅结构133残留，其将作为后续预定形成的抹除栅的材料层。
在本发明优选实施例中，如图7所示，所形成的选择栅131由于是以共形的多晶硅层127为材料且受到全面性蚀刻之故，其会具有一倾斜的顶面131a，且呈相互对称的态样。由于多晶硅层127水平的厚度不会受到全面性蚀刻的影响，故所形成的选择栅131宽度会保有多晶硅层127原有一致的水平宽度W，达成了本发明以自对准方式来更为精确地控制所形成的双选择栅宽度的发明诉求。
在完成了选择栅的制作后，接下来进行一高压离子注入制作工艺分别在堆叠结构S1与S2外侧的基底100内形成漏极区域(也称为字符线掺杂区域)123，源极区域121与漏极区域123之间即为通道区域。
在完成了选择栅以及漏极区域的制作后，接下来即进行抹除栅的制作。请参照图8，在本发明优选实施例中，抹除栅以残留在堆叠结构S1与S2之间内部区域的多晶硅结构133为材料来制作。形成此抹除栅的步骤可包含但不限定有：首先在基底100、堆叠结构S1与S2、以及选择栅131上形成一共形的覆盖氧化层137，然后再进行一光刻蚀刻制作工艺去除堆叠结构S1与S2之间的内部区域上的部分，使得此覆盖氧化层137仅会覆盖基底表面上除了堆叠结构S1与S2之间的内部区域以外的区域，而裸露出内部区域中残留的多晶硅结构133。此覆盖氧化层137于后续的制作工艺中作为蚀刻阻挡层；在形成覆盖氧化层137后，考虑到原先残留的多晶硅结构133具有不平整的轮廓，在进行全面性回蚀制作工艺之前先在整个基底上(包括多晶硅结构133部位)沉积一层厚的牺牲性多晶硅层134，接着再进行化学机械研磨(CMP)平坦化此牺牲性多晶硅层134，如此可以看到堆叠结构S1与S2之间内部区域中的多晶硅层变成了一平坦结构，方便后续形成具有平坦面的抹除栅结构。
接着请参照图9，进行一全面性的回蚀制作工艺来蚀刻前述的平坦化牺牲性多晶硅层134以及内部区域中的多晶硅结构133，如此将可在内部区域中得到一具有平坦顶面、高度低于选择栅131以及控制栅109a的抹除栅135结构。最后再利用一光刻蚀刻制作工艺去除抹除栅135以外残留的牺牲性多晶硅层134，此时覆盖氧化层137将作为蚀刻停止层，如此即可得到如图9所示的分栅式非挥发性存储单元。
在完成存储元件区域100A上存储单元的制作后，接下来即可进行逻辑控制电路区域100B,100C,100D上电路元件的制作。请参照图10，在本发明优选实施例中，逻辑控制电路区域100B,100C,100D上的栅极元件与存储元件区域100A上存储单元的选择栅131与抹除栅135同样是以先前沉积的多晶硅层127为材料，只是在后续的步骤中才开始制作。如图9所示，首先去除前述覆盖在基底上的覆盖氧化层137以及逻辑控制电路区域100B,100C,100D上的覆盖氧化层129，以裸露出下方逻辑控制电路区域100B,100C,100D上的多晶硅层127；接着对多晶硅层127进行光刻蚀刻制作工艺，以在逻辑控制电路区域100B,100C,100D上形成具有预定图形的栅极139。
根据上述图2-图10所示的制作工艺步骤，本发明在此提出了一种新颖的非挥发性存储单元结构，如图10所示，其包含一基底100、一抹除栅135，其设在基底100上且具有一平坦顶面135a、两浮置栅105a，分别设在抹除栅135的两侧、两控制栅109a，分别设在两浮置栅105a上、以及两选择栅131，分别设在两浮置栅105a与两控制栅109a外侧，其中两选择栅131具有倾斜的顶面131a且相互对称。
以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的涵盖范围。
Claims (11)
1.一种非挥发性存储单元，包含：
基底；
两堆叠结构，设在该基底上，其中各该堆叠结构包含浮置栅以及控制栅位于该浮置栅上；
抹除栅，设在该基底上且位于该两堆叠结构之间，其中该抹除栅具有平坦顶面；以及
两选择栅，分别设在该两堆叠结构外侧，其中该两选择栅具有倾斜的顶面且相互对称。
2.如权利要求1所述的非挥发性存储单元，还包含源极区域，设在该抹除栅下方的该基底中，以及两漏极区域，分别设在该两选择栅外侧的该基底中。
3.如权利要求1所述的非挥发性存储单元，还包含一绝缘层，设在该两控制栅上。
4.如权利要求3所述的非挥发性存储单元，其中该绝缘层为一氧化硅/氮化硅/氧化硅三层复合结构。
5.如权利要求1所述的非挥发性存储单元，其中该选择栅的高度高于该控制栅。
6.如权利要求1所述的非挥发性存储单元，其中该控制栅的高度高于该抹除栅。
7.一种非挥发性存储单元的制作方法，包含：
提供一基底；
在该基底上形成两堆叠结构，其中各该堆叠结构包含浮置栅与控制栅；
在该基底与该两堆叠结构上形成一共形的多晶硅层；
进行一全面性蚀刻制作工艺去除一预定厚度的多晶硅层，进而在该两控制栅外侧分别形成两选择栅，其中该两选择栅具有倾斜的顶面且互相对称；
在该基底以及该两选择栅上形成一覆盖氧化层并裸露出该两堆叠结构之间的该多晶硅层；以及
以该覆盖氧化层为掩模对该两堆叠结构之间的该多晶硅层进行一蚀刻制作工艺，以在该两控制栅之间形成一抹除栅。
8.如权利要求7所述的非挥发性存储单元的制作方法，还包含在形成该覆盖氧化层后在该基底上沉积一牺牲性多晶硅层，并进行化学机械研磨平坦化该牺牲性多晶硅层。
9.如权利要求8所述的非挥发性存储单元的制作方法，还包含以该覆盖氧化层为掩模对该两堆叠结构之间的该多晶硅层以及该牺牲性多晶硅层进行一蚀刻制作工艺，以在该两控制栅之间形成一抹除栅。
10.如权利要求7所述的非挥发性存储单元的制作方法，还包含在形成该抹除栅后去除该覆盖氧化层，以裸露出一逻辑电路区域上的该多晶硅层。
11.如权利要求7所述的非挥发性存储单元的制作方法，还包含图形化裸露出的该多晶硅层，以形成该逻辑电路区域上的栅极。
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