TW202308107A - 半導體記憶元件及其製作方法 - Google Patents

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Abstract

本發明半導體記憶元件包含基底；控制閘極，設置於基底上；源極擴散區，設置於基底內且位於控制閘極的第一側；選擇閘極，設置在源極擴散區上，其中選擇閘極具有凹陷頂面；電荷存儲結構，設置於控制閘極下方；第一側壁子，設置在選擇閘極與控制閘極之間以及電荷存儲結構與選擇閘極之間；字線閘極，設置於控制閘極的第二側；第二側壁子，設置於字線閘極與控制閘極之間；以及汲極擴散區，設置於基底內且鄰近字線閘極。

Description

半導體記憶元件及其製作方法
本發明係有關於半導體技術領域，特別是有關於一種半導體記憶元件及其製作方法。
非揮發性記憶體(例如閃存)在記憶體斷電時仍會保留存儲的數據。非揮發性記憶單元存儲數據是通過將電荷存儲在電隔離的存儲閘極或場效電晶體(FET)的控制閘極下方的電荷俘獲層中。存儲的電荷控制場效電晶體的閾值，從而控制記憶單元的存儲狀態。
編程非揮發性記憶單元使用例如熱載子注入以將電荷置於存儲層中。高汲極和閘極電壓用於促進編程過程，並且存儲單元在編程期間傳導相對高的電流，這在低電壓或低功率應用中可能是不合需要的。
分裂閘極(split gate)記憶單元是一種非揮發性記憶單元，其中選擇閘極與控制閘極相鄰設置。在分裂閘極記憶單元的編程期間，選擇閘極被偏置在相對低的電壓，並且只有控制閘極被偏置在高電壓以提供熱載子注入所需的垂直電場。由於載子的加速主要發生在選擇閘極下方的通道區，與傳統閃存單元相比，選擇閘極上相對較低的電壓導致水平方向上更有效的載子加速。這使得在編程操作期間熱載子注入效率更高，電流更低，功耗更低。
現有技術的缺點在於，分裂閘極記憶單元的選擇閘極與控制閘極需分別以微影及蝕刻製程定義，容易導致疊對偏移(overlay shift)等問題。此外，控制閘極和選擇閘極之間需保持一定的距離，使得記憶體單元的尺寸無法進一步微縮。
本發明的主要目的在提供一種半導體記憶元件及其製作方法，以解決上述現有技術的不足和缺點。
本發明一方面提供一種半導體記憶元件，包含：一基底；一控制閘極，設置於該基底上；一源極擴散區，設置於該基底內且位於該控制閘極的第一側；一選擇閘極，設置在該源極擴散區上，其中該選擇閘極具有一凹陷頂面；一電荷存儲結構，設置於該控制閘極下方；一第一側壁子，設置在該選擇閘極與該控制閘極之間以及該電荷存儲結構與該選擇閘極之間；一字線閘極，設置於與該選擇閘極相對的該控制閘極的第二側；一第二側壁子，設置於該字線閘極與該控制閘極之間；以及一汲極擴散區，設置於該基底內且鄰近該字線閘極。
根據本發明實施例，該電荷存儲結構是氧化物-氮化物-氧化物膜。
根據本發明實施例，該選擇閘極的該凹陷頂面具有一V形截面輪廓。
根據本發明實施例，該第一側壁子和該第二側壁子是氧化矽側壁子。
根據本發明實施例，該第一側壁子和該第二側壁子的厚度為200-400埃。
根據本發明實施例，該第一側壁子直接接觸該選擇閘極和該控制閘極。
根據本發明實施例，該第二側壁子直接接觸該字線閘極和該控制閘極。
根據本發明實施例，該半導體記憶元件另包含：一選擇閘極氧化層，設置於該選擇閘極與該源極擴散區之間；以及一字線閘極氧化層，設置於該字線閘極與該基底之間。
根據本發明實施例，該字線閘極具有一內側壁、一外側壁，以及位於該內側壁與該外側壁之間的一階梯狀頂面，其中該階梯狀頂面包含從該內側壁下降至該外側壁的一第一表面區域，以及介於該第一表面區域與該外側壁之間的一第二表面區域，其中該第一表面區域的斜率小於該第二表面區域的斜率。
根據本發明實施例，該階梯狀頂面另包含連接該第二表面區域與該外側壁的一第三表面區域，其中該第二表面區域、該第三表面區域與該外側壁構成一階梯結構。
根據本發明實施例，該字線閘極的該外側壁上設有一第三側壁子。
本發明另一方面提供一種形成半導體記憶元件的方法，包含：提供一基底；在該基底上形成一控制閘極；在該控制閘極的第一側的該基底中形成一源極擴散區；在該源極擴散區上形成一選擇閘極，其中該選擇閘極具有一凹陷頂面；在該控制閘極下方形成一電荷存儲結構；在該選擇閘極與該控制閘極之間以及在該電荷存儲結構與該選擇閘極之間形成一第一側壁子；在與該選擇閘極相對的該控制閘極的第二側形成一字線閘極；在該字線閘極與該控制閘極之間形成一第二側壁子；以及形成一汲極擴散區，設置於該基底內且鄰近該字線閘極。
根據本發明實施例，該電荷存儲結構是氧化物-氮化物-氧化物膜。
根據本發明實施例，該選擇閘極的該凹陷頂面具有一V形截面輪廓。
根據本發明實施例，該第一側壁子和第二側壁子是氧化矽側壁子。
根據本發明實施例，該第一側壁子和該第二側壁子的厚度為200-400埃。
根據本發明實施例，該第一側壁子直接接觸該選擇閘極和該控制閘極。
根據本發明實施例，該第二側壁子直接接觸該字線閘極和該控制閘極。
根據本發明實施例，所述方法另包含：在該選擇閘極與該源極擴散區之間形成一選擇閘極氧化層；以及在該字線閘極與該基底之間形成一字線閘極氧化層。
根據本發明實施例，該字線閘極具有一內側壁、一外側壁，以及位於該內側壁與該外側壁之間的一階梯狀頂面，其中該階梯狀頂面包含從該內側壁下降至該外側壁的一第一表面區域，以及介於該第一表面區域與該外側壁之間的一第二表面區域，其中該第一表面區域的斜率小於該第二表面區域的斜率。
根據本發明實施例，該階梯狀頂面另包含連接該第二表面區域與該外側壁的第三表面區域，其中該第二表面區域、該第三表面區域與該外側壁構成一階梯結構。
根據本發明實施例，所述方法另包含：於該字線閘極的該外側壁上形成一第三側壁子。
在下文中，將參照附圖說明細節，該些附圖中之內容亦構成說明書細節描述的一部份，並且以可實行該實施例之特例描述方式來繪示。下文實施例已描述足夠的細節俾使該領域之一般技藝人士得以具以實施。
當然，亦可採行其他的實施例，或是在不悖離文中所述實施例的前提下作出任何結構性、邏輯性、及電性上的改變。因此，下文之細節描述不應被視為是限制，反之，其中所包含的實施例將由隨附的申請專利範圍來加以界定。
請參閱第1圖，其為依據本發明實施例所繪示的一種半導體記憶元件的剖面示意圖。如第1圖所示，半導體記憶元件1包含一基底100，例如，半導體基底。於基底100上設置有至少一控制閘極CG。於基底100內且位於控制閘極CG的第一側上設置有一源極擴散區SD。在源極擴散區SD上設置有一選擇閘極SG，其中選擇閘極SG具有一凹陷頂面SR。根據本發明實施例，選擇閘極SG的凹陷頂面SR具有一V形截面輪廓。根據本發明實施例，半導體記憶元件1另包含一選擇閘極氧化層SGO，設置於選擇閘極SG與源極擴散區SD之間。
根據本發明實施例，於控制閘極CG下方設置有一電荷存儲結構CS。根據本發明實施例，電荷存儲結構CS是氧化物-氮化物-氧化物(oxide-nitride-oxide, ONO)膜，但不限於此。根據本發明實施例，電荷存儲結構CS和控制閘極CG的側壁是切齊的。
根據本發明實施例，在選擇閘極SG與控制閘極CG之間以及電荷存儲結構CS與控制閘極CG之間設置有一第一側壁子SP1。根據本發明實施例，第一側壁子SP1可以是氧化矽側壁子，但不限於此。根據本發明實施例，第一側壁子SP1的厚度約為200-400埃。根據本發明實施例，第一側壁子SP1直接接觸選擇閘極SG和控制閘極CG。根據本發明實施例，第一側壁子SP1直接接觸電荷存儲結構CS。
根據本發明實施例，在相對於選擇閘極SG的控制閘極CG的第二側上設置有一字線閘極WG。於字線閘極WG與控制閘極CG之間設置有一第二側壁子SP2。根據本發明實施例，第二側壁子可以是氧化矽側壁子，但不限於此。根據本發明實施例，第二側壁子的厚度約為200-400埃。根據本發明實施例，第二側壁子SP2直接接觸字線閘極WG和控制閘極CG。根據本發明實施例，半導體記憶元件1另包含一字線閘極氧化層WGO，設置於字線閘極WG與基底100之間。
根據本發明實施例，在字線閘極WG上另設置有第三側壁子SP3，例如，氮化矽側壁子。根據本發明實施例，於鄰近第三側壁子SP3的基底100內設置有一汲極擴散區DD。從第1圖可看出半導體記憶元件1相對於選擇閘極SG是左右對稱的結構。
根據本發明實施例，字線閘極WG具有一內側壁SW1、一外側壁SW2，以及位於內側壁SW1與外側壁SW2之間的一階梯狀頂面STS，其中階梯狀頂面STS包含從內側壁SW1下降至外側壁SW2的一第一表面區域S1，以及介於第一表面區域S1與外側壁SW2之間的一第二表面區域S2，其中第一表面區域S1的斜率小於第二表面區域S2的斜率。
根據本發明實施例，階梯狀頂面STS另包含連接第二表面區域S2與外側壁SW2的一第三表面區域S3，其中第二表面區域S2、第三表面區域S3與外側壁SW2構成一階梯結構SS。
請參閱第2圖至第6圖，其為依據本發明實施例所繪示的半導體記憶元件的製作方法示意圖。如第2圖所示，首先，提供一基底100，例如，矽基底或其它合適的半導體基底。根據本發明實施例，基底100上具有一記憶體區MR和一邏輯電路區LR。在記憶體區MR內形成有由控制閘極CG和電荷存儲結構CS堆疊而成的閘極結構GS，其中，控制閘極CG可以是多晶矽層，電荷存儲結構CS可以是ONO膜。
根據本發明實施例，在第1圖中，邏輯電路區LR是被氧化矽層110和多晶矽層120覆蓋住。在多晶矽層120上形成有一硬遮罩層130，例如，氮化矽層。此外，在記憶體區MR的閘極結構GS之間的基底100中，形成有源極擴散區SD，例如，N +摻雜區。
如第3圖所示，接著，在記憶體區MR內的閘極結構GS的側壁上分別形成第一側壁子SP1和第二側壁子SP2。根據本發明實施例，第一側壁子SP1和第二側壁子SP2可以是氧化矽、氮化矽或氮氧化矽，但不限於此。根據本發明實施例，側壁子SP1和SP2的厚度約為200-400埃。
如第4圖所示，接著，在記憶體區MR內的基底100上形成字線閘極氧化層WGO和選擇閘極氧化層SGO。例如，字線閘極氧化層WGO和選擇閘極氧化層SGO可以是氧化矽層，厚度約為50-70埃。再以化學氣相沉積(CVD)製程等方法，依序在基底100上全面沉積一多晶矽層PL以及一硬遮罩層HM。根據本發明實施例，例如，硬遮罩層HM可以是氧化矽層，其厚度約為100埃。在記憶體區MR內的第一側壁子SP1之間的空間可以被多晶矽層PL填滿。
如第5圖所示，接著，進行一回蝕刻製程，例如，非等向性乾蝕刻製程，依序蝕刻硬遮罩層HM和多晶矽層PL，直到顯露出硬遮罩層130，如此以自對準方式在記憶體區MR內的第一側壁子SP1之間形成選擇閘極SG，並在第二側壁子SP2旁形成字線閘極WG。
根據本發明實施例，選擇閘極SG具有凹陷頂面SR。根據本發明實施例，選擇閘極SG的凹陷頂面SR具有一V形截面輪廓。字線閘極WG具有階梯狀頂面STS，其中階梯狀頂面STS包含從內側壁SW1下降至外側壁SW2的第一表面區域S1，以及介於第一表面區域S1與外側壁SW2之間的第二表面區域S2，其中第一表面區域S1的斜率小於第二表面區域S2的斜率。
然後，在字線閘極WG的外側壁SW2上形成第三側壁子SP3，例如，可以是氧化矽、氮化矽或氮氧化矽，但不限於此。再進行離子佈植製程，於第三側壁子SP3旁的基底100中形成汲極擴散區DD，例如，N ＋摻雜區。
如第6圖所示，接著，去除硬遮罩層130，再進行微影製程和蝕刻製程，圖案化邏輯電路區LR內的多晶矽層120和氧化矽層110，如此形成閘極結構GSL。
本發明的主要優點在於，以自對準方式在控制閘極兩側同時形成選擇閘極和字線閘極，使得控制閘極與選擇閘極和字線閘極之間的距離更加靠近，並且由側壁子的厚度來決定，因此可以進一步微縮記憶單元的尺寸。 以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
1:半導體記憶元件 100:基底 110:氧化矽層 120:多晶矽層 130:硬遮罩層 CG:控制閘極 CS:電荷存儲結構 DD:汲極擴散區 GS:閘極結構 GSL:閘極結構 HM:硬遮罩層 LR:邏輯電路區 MR:記憶體區 PL:多晶矽層 SD:源極擴散區 SG:選擇閘極 SGO:選擇閘極氧化層 SP1:第一側壁子 SP2:第二側壁子 SP3:第三側壁子 SR:凹陷頂面 SS:階梯結構 STS:階梯狀頂面 SW1:內側壁 SW2:外側壁 S1:第一表面區域 S2:第二表面區域 S3:第三表面區域 WG:字線閘極 WGO:字線閘極氧化層
第1圖為依據本發明實施例所繪示的一種半導體記憶元件的剖面示意圖。 第2圖至第6圖為依據本發明實施例所繪示的半導體記憶元件的製作方法示意圖。
1:半導體記憶元件
100:基底
CG:控制閘極
CS:電荷存儲結構
DD:汲極擴散區
SD:源極擴散區
SG:選擇閘極
SGO:選擇閘極氧化層
SP1:第一側壁子
SP2:第二側壁子
SP3:第三側壁子
SP3:第三側壁子
SR:凹陷頂面
SS:階梯結構
STS:階梯狀頂面
SW1:內側壁
SW2:外側壁
S1:第一表面區域
S2:第二表面區域
S3:第三表面區域
WG:字線閘極
WGO:字線閘極氧化層

Claims (22)

  1. 一種半導體記憶元件，包含： 一基底； 一控制閘極，設置於該基底上； 一源極擴散區，設置於該基底內且位於該控制閘極的第一側； 一選擇閘極，設置在該源極擴散區上，其中該選擇閘極具有一凹陷頂面； 一電荷存儲結構，設置於該控制閘極下方； 一第一側壁子，設置在該選擇閘極與該控制閘極之間以及該電荷存儲結構與該選擇閘極之間； 一字線閘極，設置於與該選擇閘極相對的該控制閘極的第二側； 一第二側壁子，設置於該字線閘極與該控制閘極之間；以及 一汲極擴散區，設置於該基底內且鄰近該字線閘極。
  2. 如請求項1所述的半導體記憶元件，其中，該電荷存儲結構是氧化物-氮化物-氧化物(ONO)膜。
  3. 如請求項1所述的半導體記憶元件，其中，該選擇閘極的該凹陷頂面具有一V形截面輪廓。
  4. 如請求項1所述的半導體記憶元件，其中，該第一側壁子和該第二側壁子是氧化矽側壁子。
  5. 如請求項1所述的半導體記憶元件，其中，該第一側壁子和該第二側壁子的厚度為200-400埃。
  6. 如請求項1所述的半導體記憶元件，其中，該第一側壁子直接接觸該選擇閘極和該控制閘極。
  7. 如請求項1所述的半導體記憶元件，其中，該第二側壁子直接接觸該字線閘極和該控制閘極。
  8. 如請求項1所述的半導體記憶元件，其中，另包含： 一選擇閘極氧化層，設置於該選擇閘極與該源極擴散區之間；以及 一字線閘極氧化層，設置於該字線閘極與該基底之間。
  9. 如請求項1所述的半導體記憶元件，其中，該字線閘極具有一內側壁、一外側壁，以及位於該內側壁與該外側壁之間的一階梯狀頂面，其中該階梯狀頂面包含從該內側壁下降至該外側壁的一第一表面區域，以及介於該第一表面區域與該外側壁之間的一第二表面區域，其中該第一表面區域的斜率小於該第二表面區域的斜率。
  10. 如請求項9所述的半導體記憶元件，其中，該階梯狀頂面另包含連接該第二表面區域與該外側壁的一第三表面區域，其中該第二表面區域、該第三表面區域與該外側壁構成一階梯結構。
  11. 如請求項9所述的半導體記憶元件，其中，該字線閘極的該外側壁上設有一第三側壁子。
  12. 一種形成半導體記憶元件的方法，包含： 提供一基底； 在該基底上形成一控制閘極； 在該控制閘極的第一側的該基底中形成一源極擴散區； 在該源極擴散區上形成一選擇閘極，其中該選擇閘極具有一凹陷頂面； 在該控制閘極下方形成一電荷存儲結構； 在該選擇閘極與該控制閘極之間以及在該電荷存儲結構與該選擇閘極之間形成一第一側壁子； 在與該選擇閘極相對的該控制閘極的第二側形成一字線閘極； 在該字線閘極與該控制閘極之間形成一第二側壁子；以及 形成一汲極擴散區，設置於該基底內且鄰近該字線閘極。
  13. 如請求項12所述的方法，其中，該電荷存儲結構是氧化物-氮化物-氧化物(ONO)膜。
  14. 如請求項12所述的方法，其中，該選擇閘極的該凹陷頂面具有一V形截面輪廓。
  15. 如請求項12所述的方法，其中，該第一側壁子和第二側壁子是氧化矽側壁子。
  16. 如請求項12所述的方法，其中，該第一側壁子和該第二側壁子的厚度為200-400埃。
  17. 如請求項12所述的方法，其中，該第一側壁子直接接觸該選擇閘極和該控制閘極。
  18. 如請求項12所述的方法，其中，該第二側壁子直接接觸該字線閘極和該控制閘極。
  19. 如請求項12所述的方法，其中，另包含： 在該選擇閘極與該源極擴散區之間形成一選擇閘極氧化層；以及 在該字線閘極與該基底之間形成一字線閘極氧化層。
  20. 如請求項12所述的方法，其中，該字線閘極具有一內側壁、一外側壁，以及位於該內側壁與該外側壁之間的一階梯狀頂面，其中該階梯狀頂面包含從該內側壁下降至該外側壁的一第一表面區域，以及介於該第一表面區域與該外側壁之間的一第二表面區域，其中該第一表面區域的斜率小於該第二表面區域的斜率。
  21. 如請求項20所述的方法，其中，該階梯狀頂面另包含連接該第二表面區域與該外側壁的第三表面區域，其中該第二表面區域、該第三表面區域與該外側壁構成一階梯結構。
  22. 如請求項20所述的方法，其中，另包含： 於該字線閘極的該外側壁上形成一第三側壁子。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6747310B2 (en) 2002-10-07 2004-06-08 Actrans System Inc. Flash memory cells with separated self-aligned select and erase gates, and process of fabrication
KR100498507B1 (ko) 2003-08-08 2005-07-01 삼성전자주식회사 자기정렬형 1 비트 소노스(ｓｏｎｏｓ) 셀 및 그 형성방법
US7804126B2 (en) 2005-07-18 2010-09-28 Saifun Semiconductors Ltd. Dense non-volatile memory array and method of fabrication
US7811887B2 (en) 2006-11-02 2010-10-12 Saifun Semiconductors Ltd. Forming silicon trench isolation (STI) in semiconductor devices self-aligned to diffusion
JP5847537B2 (ja) 2011-10-28 2016-01-27 ルネサスエレクトロニクス株式会社 半導体装置の製造方法および半導体装置
US9735245B2 (en) * 2014-08-25 2017-08-15 Taiwan Semiconductor Manufacturing Co., Ltd. Recessed salicide structure to integrate a flash memory device with a high κ, metal gate logic device
CN105655338A (zh) * 2014-12-04 2016-06-08 联华电子股份有限公司 非挥发性存储单元及其制作方法
US9406687B1 (en) * 2015-03-23 2016-08-02 Globalfoundries Singapore Pte. Ltd. Integration of memory devices with different voltages
US9646978B2 (en) 2015-06-03 2017-05-09 Taiwan Semiconductor Manufacturing Co., Ltd. Self-aligned flash memory device with word line having reduced height at outer edge opposite to gate stack
JP5956033B1 (ja) 2015-07-23 2016-07-20 株式会社フローディア メモリセル、半導体集積回路装置、および半導体集積回路装置の製造方法
US9911847B1 (en) 2017-07-12 2018-03-06 United Microelectronics Corp. Non-volatile memory device and manufacturing method thereof
CN111554688B (zh) * 2019-02-26 2021-02-05 长江存储科技有限责任公司 三维存储器件及其制作方法

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