CN107623005B - 半导体器件及其制造方法 - Google Patents

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Abstract

一种半导体器件包括非易失性存储器和逻辑电路。所述非易失性存储器包括堆叠结构，该堆叠结构包括自衬底顺序堆叠的第一绝缘层、浮置栅极、第二绝缘层、控制栅极和第三绝缘层；擦除栅极线；以及字线。所述逻辑电路包括场效应晶体管，该场效应晶体管包括栅电极。所述字线包括突起，并且所述突起自所述衬底的高度高于所述擦除栅极线自所述衬底的高度。所述字线和所述栅电极由多晶硅形成。本发明还提供了半导体器件的制造方法。

Description

半导体器件及其制造方法
技术领域
本发明涉及半导体集成电路，更具体地，涉及包括非易失性存储单元的半导体器件和其制造工艺。
背景技术
随着半导体工艺引入具有更高性能和更大功能的新一代集成电路(IC)，成本降低的压力变得更强。尤其，已要求减少光刻工艺的数量。
发明内容
根据本发明的一方面，一种制造半导体器件的方法包括：在衬底上方形成非易失性存储器的第一堆叠结构和第二堆叠结构；在所述第一堆叠结构和所述第二堆叠结构上方形成导电材料层；在所述导电材料层上方形成平坦化层；在所述平坦化层上方形成掩模图案；通过使用所述掩模图案作为蚀刻掩模图案化所述平坦化层；以及图案化所述导电材料层，从而形成介于所述第一堆叠结构和所述第二堆叠结构之间的擦除栅极线并且形成第一字线和第二字线，使得顺序布置所述第一字线、所述第一堆叠结构、所述擦除栅极线、所述第二堆叠结构和所述第二字线。
根据本发明的另一方面，提供了一种制造半导体器件的方法，其中，述半导体器件包括非易失性存储区和逻辑电路区，所述方法包括：在衬底的所述非易失性存储区上方形成非易失性存储器的第一堆叠结构和第二堆叠结构；在所述第一堆叠结构和所述第二堆叠结构上方以及所述衬底的所述逻辑电路区上方形成导电材料层；在所述导电材料层上方形成平坦化层；在所述非易失性存储区上方的所述平坦化层上形成第一掩模图案以及在所述逻辑电路区上方的所述平坦化层上形成第二掩模图案；通过使用所述第一掩模图案和所述第二掩模图案作为蚀刻掩模图案化所述平坦化层；以及，图案化所述导电材料层，从而在所述非易失性存储区中形成介于所述第一堆叠结构和所述第二堆叠结构之间的擦除栅极线并且形成所述第一字线和所述第二字线，使得顺序布置所述第一字线、所述第一堆叠结构、所述擦除栅极线、所述第二堆叠结构和所述第二字线；并且在所述逻辑电路区中形成栅极图案。
根据本发明的又一方面，提供了一种半导体器件，包括非易失性存储器和逻辑电路，其中，所述非易失性存储器包括：堆叠结构，包括自衬底顺序堆叠的第一绝缘层、浮置栅极、第二绝缘层、控制栅极和第三绝缘层，擦除栅极线，以及字线；所述逻辑电路包括场效应晶体管，所述场效应晶体管包括栅电极；所述字线包括突起；所述突起自所述衬底的高度高于所述擦除栅极线自所述衬底的高度；以及所述字线和所述栅电极由多晶硅形成。
附图说明
当与附图一起阅读时从下面的详细描述可最好地理解本发明的方面。应该强调的是，根据工业中的标准实践，各种部件没有按比例绘制并且仅用于说明书的目的。实际上，可任意增加或减少各种部件的尺寸以便清楚讨论。
图1A-11C示出了根据本发明的一个实施例的说明用于制造非易失性存储器的有序工艺的示例性示图。
图12A-21B示出了根据本发明的一个实施例的说明用于制造非易失性存储器的字线和逻辑电路的栅电极的有序工艺的示例性示图。
图22A-28B示出了根据本发明的另一个实施例的说明用于制造非易失性存储器的字线和逻辑电路的栅电极的有序工艺的示例性示图。
具体实施方式
下列公开内容提供了许多不同的实施例或例子，以实现本发明的不同特征。下面描述了部件和布置的具体实施例或例子以简化本发明。当然，这些仅是例子并不旨在限制。例如，元件的尺寸并不限于所公开的范围或值，且可取决于器件的工艺条件和/或者期望的属性。而且，下面描述中第一部件在第二部件上或上方形成可包括第一部件和第二部件以直接接触方式形成的实施例，以及也可包括另外的部件形成为介于第一部件和第二部件之间使得第一部件和第二部件不直接接触的实施例。为了简单和清楚起见，各种部件可以不同比例任意绘制。
进一步，为了易于描述，空间关系术语(例如“下方”、“之下”、“下部”、“之上”、“上方”等)可在此使用以描述图中示例出的一个元件或部件相对于另一个元件或部件的关系。除了各图中描述的方向之外，空间关系术语旨在包括器件使用或操作时的不同方向。装置可以其他方式定位(旋转90度或者在其他方向)并且在此使用的空间关系描述符可因此同样地被解释。另外，术语“所制成”可意味着“包括”或“由…组成”。
图1A-11C示出了根据本发明的一个实施例的说明用于制造非易失性存储器的有序工艺的示例性示图。图1A、2A、…和11A示出了平面图(从上方观看的示图)，图1B、2B、…和11B示出了沿图1A、2A、…和11A的线X1-X1的横截面图，以及图1C、2C、…和11C示出了沿图1A、2A、…和11A的线Y1-Y1的横截面图。应当理解，能够在图1A-11C示出的工艺之前、之间和之后提供另外的操作，并且对于本方法的另外实施例下面描述的一些操作能够被替换或消除。操作/工艺的顺序可以是互换的。
图1A-1C示出了称为浅沟槽隔离件(STI)的隔离绝缘层15形成之后的非易失性存储区的结构。包括氧化硅层12和氮化硅层14的掩模层形成在衬底5上。通过热氧化或化学气相沉积(CVD)形成氧化硅层12，并且通过CVD形成氮化硅层14。在一些实施例中，氧化硅层12的厚度在约7nm到10nm的范围内，并且氮化硅层14的厚度在约40nm到200nm的范围内。在一个实施例中，衬底5是硅。诸如SiGe、SiC、第III-V族半导体的其他半导体材料可用作衬底5。在掩模层形成之后，用光刻和蚀刻操作图案化掩模层。然后，通过使用图案化的掩模层作为蚀刻掩模，对衬底5进行沟槽蚀刻以形成沟槽。在一些实施例中，沟槽的深度在约100nm至约1um的范围内。
沟槽填充有绝缘(介电)材料15。通过LPCVD(低压化学气相沉积)、等离子体-CVD或者可流动CVD形成诸如氧化硅、氮氧化硅或氮化硅的一层或多层绝缘材料。可通过旋涂玻璃(SOG)、SiO、SiON、SiOCN和/或氟掺杂的硅酸盐玻璃(FSG)中的一层或多层形成绝缘材料层。在形成绝缘材料层之后，实施包括化学机械抛光(CMP)和回蚀刻工艺的平坦化操作以便去除绝缘材料层的上部分，使得形成STI15。在平面图中，没有被蚀刻的、且通过STI围绕或分隔的衬底为有源区10，其上方形成有晶体管或者其他半导体器件。
在STI15形成之后，如图2A-2C所示，氮化硅层14被去除并且形成第一导电材料层19。可使用H3PO4去除氮化硅层14。可以通过CVD来形成诸如未掺杂的或掺杂的多晶硅的导电材料。在一些实施例中，第一导电材料层19的厚度在约80nm至160nm的范围内。
随后，如图3A-3C所示，通过CMP平坦化第一导电材料层19，从而形成非易失性存储器的浮置栅极图案(FG图案)20。在一些实施例中，FG图案20的宽度在约80nm至约120nm的范围内，并且FG20的厚度在约20nm至约70nm的范围内。
如图4A-4C所示，在FG20图案形成之后，通过使用回蚀刻工艺使STI15凹进。在一些实施例中，凹进量T1在约30nm至约100nm的范围内。
在使STI15凹进之后，如图5A-5C所示，第一绝缘层堆叠件22、第二导电层24、包括有绝缘层26、28和30的第二绝缘层堆叠件的堆叠层形成在FG图案20和STI15上方。在一些实施例中，第一绝缘层堆叠件22包括氧化硅-氮化硅-氧化硅(ONO)结构，以分别具有约30-50nm、约70-90nm以及约30-50nm的厚度。在一些实施例中，例如，第二导电材料层24是厚度为约45nm至约70nm的掺杂的或未掺杂的多晶硅。在一些实施例中，绝缘层26是例如厚度为约7nm至约10nm的氮化硅，绝缘层28是例如厚度为约70nm至约100nm的氧化硅，以及绝缘层30是例如厚度为约800nm至约1200nm的氮化硅。可以通过CVD形成这些层(22-30)。氧化硅或氮化硅层可被氮氧化硅、SiOCN或SiCN替代。
随后，如图6A-6C所示，通过使用光刻和蚀刻操作图案化图5A-5C的堆叠层，从而形成包括ONO层22和控制栅极(CG)24的栅极堆叠结构。如图6B和6C所示，蚀刻停止在多晶硅层20处。
随后，如图7A-7C所示，通过使用绝缘层26、28和30作为蚀刻掩模使多晶硅层20凹进。在一些实施例中，凹进量T2在约10nm至约40nm的范围内。
在凹进蚀刻之后，如图8A-8C所示，第一侧壁间隔件(CG间隔件)32形成在堆叠的栅极结构的两个主侧面上。在一些实施例中，第一侧壁间隔件32由例如SiN、SiO2和SiON中的一层或多层制成，并且厚度在约10nm至约40nm的范围内。
然后，如图9A-9C所示，通过使用绝缘层26、28和30以及第一侧壁间隔件作为蚀刻掩模进一步蚀刻多晶硅层20，从而形成包括浮置栅极(FG)20、ONO层22和控制栅极(CG)24的栅极堆叠结构。如图9B所示，在蚀刻多晶硅层20之后，间隙20S形成在未被堆叠的栅极结构覆盖的有源区10上方。
进一步地，如图10A-10C所示，第二侧壁间隔件(FG间隔件)34形成在堆叠的栅极结构的两个主侧面上。在一些实施例中，第二侧壁间隔件34由例如SiN、SiO2和SiON的一层或多层制成，其可以与第一侧壁间隔件32相同或不同，并且其厚度在约10nm至约40nm范围内。
如图10C所示，栅极堆叠结构50包括从衬底5以该顺序堆叠的氧化硅层12、浮置栅极(FG)20、ONO层22、控制栅极(CG)24和包括绝缘层26、28和30的绝缘层堆叠件。
随后，如图11A-11C所示，形成字线40和擦除栅极线42。字线40和擦除栅极线42由诸如掺杂的多晶硅的导电材料制成。在一些实施例中，字线40和擦除栅极线42的厚度在约80nm至约140nm的范围内。
图12A-21B示出了说明根据本发明的一个实施例的用于制造非易失性存储器的字线和擦除栅极线以及逻辑电路的栅电极的有序工艺的示例性示图。在本发明的一个实施例中，半导体器件包括非易失性存储区和逻辑电路区。半导体器件还可包括静态随机存取存储(SRAM)区。
图12A、13A、…和21A示出了非易失性存储区的横截面图，以及图12B、13B、…和21B示出了逻辑电路区的横截面图。应当理解，在图12A-21B示出的工艺之前、期间和之后，能够提供另外的操作，并且对于该方法中的另外的实施例，下面描述的一些操作可以被替换或消除。操作/工艺的顺序可以互换。
在如图10A-10C所示形成栅极堆叠结构50之后，如图12A和图12B所示，第三导电材料层100形成在非易失性存储区中的栅极堆叠结构50上方以及形成在逻辑电路区中的有源区10上方。栅极绝缘层90夹置于有源区的表面和第三导电材料层100之间。在一些实施例中，第三导电材料层100是例如掺杂或未被掺杂的多晶硅，并且厚度在约60nm到约120nm的范围内。进一步地，氮化硅层105和氧化硅层110通过CVD形成在第三导电材料层100上。在一些实施例中，氮化硅层105的厚度在约50nm至约100nm的范围内，且氧化硅层110的厚度在约30nm至约60nm的范围内。
接下来，如图13A和13B所示，掩模层115被形成为覆盖逻辑电路区，而暴露非易失性存储区。例如，掩模层115是光刻胶图案。
如图14A和14B所示，当通过掩模层115覆盖逻辑电路区时，通过使用湿蚀刻(使用HF或者BHF)和/或干蚀刻在非易失性存储区中去除氧化硅层110。随后，去除掩模层115。
然后，如图15A和15B所示，通过使用H3PO4从非易失性存储区去除氮化硅层105。
如图16A和16B所示，在从非易失性存储区去除氮化硅层105之后，从逻辑电路区去除氧化硅层110。
接下来，如图17A和17B所示，在非易失性存储区和逻辑电路区上方形成平坦化材料层120，使得覆盖有第三导电材料层100的栅极堆叠结构50的底部部分被嵌入在平坦化材料层120中。平坦化材料层120包括有机材料的一层或多层。在一些实施例中，平坦化材料层120包括在光刻工艺中通常使用的底部抗反射涂层(BARC)材料。
如图18A所示，在形成平坦化材料层120之后，回蚀刻第三导电材料层100使得第三导电材料层100被平坦化并暴露栅极堆叠结构50的上部(绝缘层堆叠件)。随后，如图18A和18B所示，去除平坦化材料层120。
然后，如图19A和19B所示，通过使用H3PO4从逻辑电路区去除氮化硅层105。
如图20A和20B所示，在从逻辑电路区去除氮化硅层105之后，形成硬掩模层125并且在硬掩模层125上形成光刻胶图案130A和130B。光刻胶图案130A和130B对应于非易失性存储区中的字线，并且光刻胶图案130B对应于逻辑电路区中的栅电极。硬掩模层125包括氧化硅、SiN和SiON中的一层或多层。
通过使用光刻胶图案130A和130B作为蚀刻掩模，硬掩模层125被图案化，以及通过使用图案化的硬掩模层125，第三导电材料层100被图案化。在去除硬掩模层之后，如图21A和21B所示，在非易失性存储区中获得字线100A和擦除栅极线100C，且在逻辑电路区中获得栅电极100B。
应当理解，图21A和21B中示出的器件经历了进一步CMOS工艺以形成诸如互连金属层、介电层、钝化层等的各种部件。
图22A-28B示出了根据本发明的另一实施例的说明用于制造非易失性存储器的字线和逻辑电路的栅电极的有序工艺的示例性示图。可在下面的实施例中使用与上面陈述的相类似或者相同构造、工艺、材料和/或结构，并且可省略详细的解释。
图22A、23A、…和28A示出了非易失性存储区的横截面图，且图22B、23B、...和28B示出了逻辑电路区的横截面图。图23C是平面图。应当理解，能够在图22A-28B示出的工艺之前、期间和之后提供另外的操作，并且对于本方法中另外的实施例，下面描述的一些操作能够被替换或消除。操作/工艺的顺序可以是互换的。
在形成如图10A-10C所示的栅极堆叠结构50之后，如图22A和22B所示，第三导电材料层200形成在非易失性存储区中的栅极堆叠结构50上方并且形成在逻辑电路区的有源区10上方。栅极绝缘层190夹置于有源区的表面和第三导电材料层200之间。在一些实施例中，例如，第三导电材料层200是掺杂的或未掺杂的多晶硅，并且厚度在约60nm到约120nm之间的范围内。
然后，如图23A和23B所示，包括第一硬掩模层205和第二硬掩模层210的硬掩模层形成在第三导电材料层200上。第一掩模层205被形成为使得在栅极堆叠结构50上方形成的第三导电材料层200充分嵌入第一掩模层并且第一掩模层具有基本平坦的表面。在一些实施例中，未使用第二掩模层。
第一掩模层25包括一层或多层绝缘材料，其中绝缘材料包括Si、O、N、C和/或H。可以通过LPCVD、等离子体CVD或可流动CVD或者涂层光刻胶形成绝缘材料。
在可流动CVD中，可流动介电材料(如它们的名称建议的)可以在沉积期间流动以用高纵横比填充间隙或者空间。通常，各种化学物质加入到含硅前体以允许所沉积的膜流动。在一些实施例中，加入氢化氮粘合剂。可流动介电前体(尤其是可流动氧化硅前体)的例子包括硅酸盐、硅氧烷、甲基倍半硅氧烷(MSQ)、氢硅酸盐类(HSQ)、MSQ/HSQ、全氢化硅氮烷(perhydrosilazane，TCPS)、全氢化聚硅氮烷(perhydropolysilazane，PSZ)、四乙基原硅酸盐(tetraethyl orthosilicate，TEOS)、或者甲硅烷基胺，诸如(trisilylamine、TSA)。在多个操作工艺中形成这些可流动的氧化硅材料。在可流动的膜被沉积之后，对该膜进行固化然后进行退火以去除不期望的元素从而形成氧化硅。在一些实施例中，一种或多种退火工艺被实施。在约1000℃至约1200℃的范围之内的温度下对可流动的膜进行固化和退火一次以上。在一些实施例中，第一掩模层205的厚度在约200nm至约300nm的范围内。
第二掩模层210包括基于氮化硅材料中的一层或多层(诸如SiN、SiON或者SiOCN)。在一些实施例中，第二掩模层210的厚度在约30nm至约70nm的范围内。
在硬掩模层形成之后，如图23A-23C所示，光刻胶掩模图案215A和215B分别形成在非易失性存储区和逻辑电路区中。图23C示出了非易失性存储区的平面图以及图23A对应于图23C的线Y1-Y1。
如图23C所示，在非易失性存储区中，栅极堆叠结构50和掩模图案215A在X方向上延伸并且布置为在Y方向上互相平行。如图23C所示，在平面图中，掩模图案215A与栅极堆叠结构50不重叠。在要形成字线的区域之上形成掩模图案215A。注意到，图23C中示出的布局沿着Y方向重复，并且掩模图案215A设置在两个栅极堆叠结构之间。
在一些实施例中，掩模图案215A沿Y方向的宽度W1在约50nm至约100nm的范围内。在一些实施例中，掩模图案215A和栅极堆叠结构50之间的间隔S1在约15nm至约45nm的范围内。
在逻辑电路区中，掩模图案215B对应于场效应晶体管(FET)的栅电极。
接下来，如图24A和24B所示，通过使用光刻胶掩模图案215A和215B，通过使用干蚀刻来图案化第二掩模层210。在去除光刻胶掩模图案后，对第一掩模层205图案化，从而如图25A和25B所示，获得硬掩模图案210A/205A和210B/205B。
随后，通过使用硬掩模图案210A/205A和210B/205B作为蚀刻掩模，蚀刻第三导电层200，从而获得非易失性存储区中的字线200A和擦除栅极线200以及逻辑电路区中的栅电极200B。
如图26A所示，在非易失性存储区中，设置在两个邻近的栅极堆叠结构50和字线200A之间的擦除栅极线200C被设置为使得沿着Y方向以这种顺序布置字线中的一条、栅极堆叠结构中的一个、擦除栅极线、栅极堆叠结构中的另一个和字线中的另一条。如图26A所示，字线中至少一条包括突起220。突起220自衬底(有源区)10的高度高于擦除栅极线200C自衬底的高度。在某些实施例中，突起220自衬底的高度高于栅极堆叠结构50的最高绝缘层30自衬底的的高度。
由于字线200A、擦除栅极线200C和栅极图案200B由同一多晶硅层同时形成，所以掺杂浓度和其多晶硅结构基本相同。
在其他实施例中，第一掩模层205是BARC层并且光刻胶图案215A和215B被形成在BARC层上而没有形成第二掩模层210。在这种情况下，通过使用光刻胶图案图案化BARC层，以及通过使用图案化后的BARC层图案化第三导电材料层。
此外，在其他实施例中，薄的氧化硅或者氮化硅层被形成在第三导电材料层和BARC之间，通过使用图案化的BARC层图案化该薄层，并且通过使用图案化的薄层来图案化第三导电材料层。
随后，如图27B所示，侧壁间隔件230B被形成在逻辑电路区中的栅电极200B的两个主侧面上。侧壁间隔件230B包括诸如SiO2、SiN或者SiON的基于硅的绝缘材料的一层或多层。如图27A所示，在非易失性存储区中，相似的侧壁230A可形成在突起220的侧面上。
图28A和28B示出了层间介电(ILD)层240形成之后的结构。ILD层240包括诸如SiO2、SiN、SiOC、SiCN、SiOCN或者SiON的基于硅的绝缘材料的一层或多层。
应当理解，图28A和28B示出的器件经历了进一步的CMOS工艺以形成诸如互连金属层、介电层、钝化层等的各种部件。
在图22A-28B的实施例中，与图12A-21B的实施例相比，能够去除4次膜沉积工艺、一次光刻工艺、一次蚀刻工艺和4次湿法工艺。尤其是，在图22A-28B的实施例中，在第三导电材料层200形成之后，仅实施一次光刻操作以形成栅电极、字线和擦除栅极线，并且在图案化第三导电材料层之前，仅实施一次基于氧化硅的材料沉积和一次基于氮化硅的材料沉积。
在前述的实施例中，第一至第三导电材料层是多晶硅。然而，可以使用诸如非晶硅的其他导电材料和包括Cu、Al、Ni、W、Ti或Ta的金属材料。
在此描述的各种实施例或者例子提供了超过现有技术的几个优点。例如，在本发明中，由于一次光刻工艺能够限定非易失性存储区中的字线和擦除栅极线以及逻辑电路区中的栅极图案，可能减少工艺步骤和制造成本。
应当理解，不是所有的优点都有必要在此进行讨论，对于所有的实施例或例子并非特定的优点都是必需的，因而其他实施例或实例可提供不同的优点。
根据本发明的一个方面，在制造半导体器件的方法中，在衬底上方形成非易失性存储器的第一堆叠结构和第二堆叠结构。在该第一堆叠结构和第二堆叠结构上方形成导电材料层。在该导电材料层上方形成平坦化层。在该平坦化层上方形成掩模图案。通过掩模图案作为蚀刻掩模来图案化平坦化层。导电材料层被图案化，由此在第一堆叠结构和第二堆叠结构以及第一字线和第二字线之间形成擦除栅极线，使得以该顺序布置第一字线、第一堆叠结构、擦除栅极线、第二堆叠结构以及第二字线。
在实施例中，自上而下观看时，形成的所述掩模图案没有与所述第一堆叠结构和所述第二堆叠结构重合。
在实施例中，所述第一堆叠结构和所述第二堆叠结构以及所述掩模图案在第一方向上延伸并且被布置为互相平行。
在实施例中，所述掩模图案包括第一掩模图案和第二掩模图案，以及在将形成所述第一字线的区域之上形成所述第一掩模图案，以及在将形成所述第二字线的区域之上形成所述第二掩模图案。
在实施例中，没有掩模图案形成在所述第一堆叠结构和所述第二堆叠结构之间的区域之上，其中，所述擦除栅极线将形成在所述区域之上。
在实施例中，所述第一字线和所述第二字线中的至少一条包括突起，以及所述突起自所述衬底的高度高于所述擦除栅极线自所述衬底的高度。
在实施例中，所述第一堆叠结构和所述第二堆叠结构中每一个包括自衬底顺序堆叠的第一绝缘层、浮置栅极、第二绝缘层、控制栅极和第三绝缘层；以及所述第二绝缘层包括氧化硅-氮化硅-氧化硅膜。
在实施例中，所述第一字线和所述第二字线中的至少一个包括突起，以及所述突起自所述衬底的高度高于所述第三绝缘层自所述衬底的高度。
在实施例中，所述平坦化层包括底层和上层，以及所述底层被形成为覆盖所述导电材料层。
在实施例中，所述底层包括介电材料，该介电材料包括硅、氧和碳。
根据本发明的另一个方面，在制造包括非易失性存储区和逻辑电路区的半导体器件的方法中，在衬底的非易失性存储区上方形成非易失性存储器的第一堆叠结构和第二堆叠结构。在衬底的第一堆叠结构和第二堆叠结构上方和逻辑电路区上方形成导电材料层。在导电材料层上方形成平坦化层。在非易失性存储区上方的平坦化层上形成第一掩模图案以及在逻辑电路区上方的平坦化层上形成第二掩模图案。通过使用第一掩模图案和第二掩模图案作为蚀刻掩模图案化平坦化层。对导电材料层图案化，从而在非易失性存储区中形成位于第一和第二堆叠结构以及第一和第二字线之间的擦除栅极线，使得以该顺序布置该第一字线、该第一堆叠结构、该擦除栅极线、该第二堆叠结构和该第二字线，并形成逻辑电路区中的栅极图案。
在实施例中，自上而下观看时，形成的所述第一掩模图案与所述第一堆叠结构和所述第二堆叠结构不重叠。
在实施例中，所述第一堆叠结构和所述第二堆叠结构在第一方向上延伸，并且布置为互相平行。
在实施例中，所述第一掩模图案包括第一-第一掩模图案和第二-第一掩模图案，在将形成所述第一字线的区域之上形成所述第一-第一掩模图案，以及在将形成所述第二字线的区域之上形成所述第二-第一掩模图案。
在实施例中，没有掩模图案形成在介于所述第一堆叠结构和所述第二堆叠结构之间的区域之上，其中，在所述区域之上将形成所述擦除栅极线。
在实施例中，所述第一字线和所述第二字线中的至少一条包括突起，以及所述突起自所述衬底的高度高于所述擦除栅极线自所述衬底的高度。
在实施例中，所述第一堆叠结构和所述第二堆叠结构中的每一个包括自所述衬底顺序堆叠的第一绝缘层、浮置栅极、第二绝缘层、控制栅极和第三绝缘层，以及所述第二绝缘层包括氧化硅-氮化硅-氧化硅膜。
在实施例中，所述第一字线和所述第二字线中的至少一条包括突起，以及所述突起自所述衬底的高度高于所述第三绝缘层自所述衬底的高度。
在实施例中，所述平坦化层包括底层和上层，以及所述底层被形成为覆盖所述导电材料层。
根据本发明的另一方面，半导体器件包括非易失性存储器和逻辑电路。非易失性存储器包括堆叠结构，该堆叠结构包括自衬底开始以此顺序堆叠的第一绝缘层、浮置栅极、第二绝缘层、控制栅极和第三绝缘层；擦除栅极线；和字线。逻辑电路包括场效应晶体管，该场效应晶体管包括栅电极。字线包括突起，并且突起自衬底的高度高于擦除栅极线自衬底的高度。字线和栅电极由多晶硅形成。
上面概述了几个实施例或例子的特征使得本领域技术人员可较好地理解本发明的各个方面。本领域技术人员应当理解他们可容易地使用本发明作为基础来设计或修改其他工艺和结构以执行与在此介绍的实施例或实例相同的目的和/或实现相同的优点。本领域技术人员也应意识到这种等同构造没有脱离本发明的精神和范围，并且在没有脱离本发明的精神和范围情况下可以对其进行各种改变、代替和更改。

Claims (20)

1.一种制造半导体器件的方法，包括：
在衬底上方形成非易失性存储器的第一堆叠结构和第二堆叠结构；
在所述第一堆叠结构和所述第二堆叠结构上方形成导电材料层；
在所述导电材料层上方形成平坦化层；
在所述平坦化层上方形成掩模图案；
通过使用所述掩模图案作为蚀刻掩模图案化所述平坦化层；以及
通过将经过图案化的所述平坦化层作为蚀刻掩模来图案化所述导电材料层，从而形成介于所述第一堆叠结构和所述第二堆叠结构之间的擦除栅极线并且形成第一字线和第二字线，使得顺序布置所述第一字线、所述第一堆叠结构、所述擦除栅极线、所述第二堆叠结构和所述第二字线，
其中，所述第一字线和所述第二字线中的至少一个的上表面包括第一基部、第二基部和突出于所述第一基部、所述第二基部且位于所述第一基部和所述第二基部之间的突起，所述突起从所述衬底处测得的最高点高于所述第一基部和所述第二基部从所述衬底处测得的高度，并且所述第二基部的顶面位于所述突起的最高点和所述第一基部的顶面之间。
2.根据权利要求1所述的制造半导体器件的方法，其中，自上而下观看时，形成的所述掩模图案没有与所述第一堆叠结构和所述第二堆叠结构重合。
3.根据权利要求2所述的制造半导体器件的方法，其中，所述第一堆叠结构和所述第二堆叠结构以及所述掩模图案在第一方向上延伸并且被布置为互相平行。
4.根据权利要求1所述的制造半导体器件的方法，其中，
所述掩模图案包括第一掩模图案和第二掩模图案，以及
在将形成所述第一字线的区域之上形成所述第一掩模图案，以及
在将形成所述第二字线的区域之上形成所述第二掩模图案。
5.根据权利要求4所述的制造半导体器件的方法，其中，没有掩模图案形成在所述第一堆叠结构和所述第二堆叠结构之间的区域之上，其中，所述擦除栅极线将形成在所述区域之上。
6.根据权利要求1所述的制造半导体器件的方法，其中，
所述突起自所述衬底的高度高于所述擦除栅极线自所述衬底的高度。
7.根据权利要求1所述的制造半导体器件的方法，其中，
所述第一堆叠结构和所述第二堆叠结构中每一个包括自衬底顺序堆叠的第一绝缘层、浮置栅极、第二绝缘层、控制栅极和第三绝缘层；以及
所述第二绝缘层包括氧化硅-氮化硅-氧化硅膜。
8.根据权利要求7所述的制造半导体器件的方法，其中，
所述突起自所述衬底的高度高于所述第三绝缘层自所述衬底的高度。
9.根据权利要求1所述的制造半导体器件的方法，其中，
所述平坦化层包括底层和上层，以及
所述底层被形成为覆盖所述导电材料层。
10.根据权利要求9所述的制造半导体器件的方法，其中，所述底层包括介电材料，该介电材料包括硅、氧和碳。
11.一种制造半导体器件的方法，其中，所述半导体器件包括非易失性存储区和逻辑电路区，所述方法包括：
在衬底的所述非易失性存储区上方形成非易失性存储器的第一堆叠结构和第二堆叠结构；
在所述第一堆叠结构和所述第二堆叠结构上方以及所述衬底的所述逻辑电路区上方形成导电材料层；
在所述导电材料层上方形成平坦化层；
在所述非易失性存储区上方的所述平坦化层上形成第一掩模图案以及在所述逻辑电路区上方的所述平坦化层上形成第二掩模图案；
通过使用所述第一掩模图案和所述第二掩模图案作为蚀刻掩模图案化所述平坦化层；以及，
通过将经过图案化的所述平坦化层作为蚀刻掩模来图案化所述导电材料层，从而在所述非易失性存储区中形成介于所述第一堆叠结构和所述第二堆叠结构之间的擦除栅极线并且形成第一字线和第二字线，使得顺序布置所述第一字线、所述第一堆叠结构、所述擦除栅极线、所述第二堆叠结构和所述第二字线；并且在所述逻辑电路区中形成栅极图案，
其中，所述第一字线和所述第二字线中的至少一个的上表面包括第一基部、第二基部和突出于所述第一基部、所述第二基部且位于所述第一基部和所述第二基部之间的突起，所述突起从所述衬底处测得的最高点高于所述第一基部和所述第二基部从所述衬底处测得的高度，并且所述第二基部的顶面位于所述突起的最高点和所述第一基部的顶面之间。
12.根据权利要求11所述的制造半导体器件的方法，其中，自上而下观看时，形成的所述第一掩模图案与所述第一堆叠结构和所述第二堆叠结构不重叠。
13.根据权利要求12所述的制造半导体器件的方法，其中，所述第一堆叠结构和所述第二堆叠结构在第一方向上延伸，并且布置为互相平行。
14.根据权利要求11所述的制造半导体器件的方法，其中，
所述第一掩模图案包括第一-第一掩模图案和第二-第一掩模图案，
在将形成所述第一字线的区域之上形成所述第一-第一掩模图案，以及在将形成所述第二字线的区域之上形成所述第二-第一掩模图案。
15.根据权利要求14所述的制造半导体器件的方法，其中，没有掩模图案形成在介于所述第一堆叠结构和所述第二堆叠结构之间的区域之上，其中，在所述区域之上将形成所述擦除栅极线。
16.根据权利要求11所述的制造半导体器件的方法，其中，
所述突起自所述衬底的高度高于所述擦除栅极线自所述衬底的高度。
17.根据权利要求11所述的制造半导体器件的方法，其中，
所述第一堆叠结构和所述第二堆叠结构中的每一个包括自所述衬底顺序堆叠的第一绝缘层、浮置栅极、第二绝缘层、控制栅极和第三绝缘层，以及
所述第二绝缘层包括氧化硅-氮化硅-氧化硅膜。
18.根据权利要求17所述的制造半导体器件的方法，其中，
所述突起自所述衬底的高度高于所述第三绝缘层自所述衬底的高度。
19.根据权利要求11所述的制造半导体器件的方法，其中，
所述平坦化层包括底层和上层，以及
所述底层被形成为覆盖所述导电材料层。
20.一种半导体器件，包括非易失性存储器和逻辑电路，其中，
所述非易失性存储器包括：
堆叠结构，包括自衬底顺序堆叠的第一绝缘层、浮置栅极、第二绝缘层、控制栅极和第三绝缘层，
擦除栅极线，以及
字线；
所述逻辑电路包括场效应晶体管，所述场效应晶体管包括栅电极；
其中，所述字线的上表面包括第一基部、第二基部和突出于所述第一基部、所述第二基部且位于所述第一基部和所述第二基部之间的突起，所述突起从所述衬底处测得的最高点高于所述第一基部和所述第二基部从所述衬底处测得的高度，并且所述第二基部位于所述突起和所述控制栅极之间；
所述突起自所述衬底的高度高于所述擦除栅极线自所述衬底的高度；以及
所述字线和所述栅电极由多晶硅形成。
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