KR20060072442A - 반도체 소자의 제조방법 - Google Patents

반도체 소자의 제조방법 Download PDF

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Abstract

본 발명은 워드라인 측벽에 형성된 완충 산화막을 통해 수소가 하부층으로 유입되어 발생하는 단채널 험프(short channel hump)를 방지하여 소자의 특성을 개선시킬 수 있는 반도체 소자의 제조방법에 관한 것으로, 이를 위해 본 발명은 워드라인이 형성된 반도체 기판을 제공하는 단계와, 상기 워드라인을 덮도록 완충 산화막을 증착하는 단계; 상기 완충 산화막을 포함하는 전체 구조 상부에 제1 층간 절연막을 형성하는 단계; 상기 제1 층간 절연막을 식각하여 상기 반도체 기판의 액티브 영역이 노출되는 제1 컨택홀을 형성하는 단계; 상기 제1 컨택홀이 매립되도록 제1 플러그를 형성하는 단계; 후속 공정 진행시 수소가 상기 완충 산화막을 통해 하부로 유입되는 것을 방지하기 위하여 상기 제1 플러그를 포함하는 전체 구조 상부에 보호막을 증착하는 단계와; 상기 보호막 상에 제2 층간 절연막을 형성하는 단계; 상기 제2 층간 절연막을 식각하여 상기 셀 컨택 플러그가 노출되는 제2 컨택홀을 형성하는 단계; 상기 제2 컨택홀이 매립되도록 제2 플러그를 형성하는 단계를 포함하는 반도체 소자의 제조방법을 제공한다.
반도체 소자, DRAM, 단채널 험프, Al₂O₃, HfO₂

Description

반도체 소자의 제조방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}
도 1은 종래기술에 따른 반도체 소자의 제조방법을 통해 제조된 소자에서 발생되는 단채널 험프를 설명하기 위하여 도시한 도면.
도 2는 도 1에 도시된 완충 산화막이 표면으로 노출되는 현상을 도시한 도면.
도 3a 내지 도 3g는 본 발명의 바람직한 실시예에 따른 반도체 소자의 제조방법을 도시한 단면도.
〈도면의 주요 부분에 대한 부호의 설명〉
10, 110 : 반도체 기판 12, 112 : 폴리 실리콘막
13, 113 : 텅스텐층(또는, 텅스텐 실리사이드층)
14, 114 : 하드 마스크 15, 115 : 워드라인
17, 117 : 실리콘 산화막 18, 118 : 실리콘 질화막
111 : 소자 분리막 116 : 접합영역
119 : 제1 층간 절연막 120, 125 : 컨택홀
121 : 셀 컨택 플러그 122 : 보호막
123 : 제2 층간 절연막 124 : 하드 마스크
126 : Al2O3막 127 : 실리콘 질화막(또는, SiON막)
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히, DRAM 소자에서 캐패시터의 하부전극인 스토리지 노드(storage node)와, 액티브(active) 영역과 접속된 셀 컨택 플러그(또는, 랜딩 플러그 컨택 플러그(landing plug contact plug))를 접속시켜주는 스토리지 노드 컨택 플러그(Storage Node Contact Plug) 형성방법에 관한 것이다.
반도체 소자의 고집적화에 따른 디자인 룰(design rule)의 감소에 의해 반도체 소자의 제조공정시 더욱 정교한 공정 제어가 요구되고 있다. 이러한 반도체 소자 중 DRAM 소자의 제조공정은 큰 틀에 있어서, 기존의 기술을 이용하면서 더 작은 디자인 룰을 가진 소자를 제작하는 것이 핵심 문제가 되고 있다. 이렇게 해야만 많이 들지 않는 비용으로 더 많은 칩을 만들어 생산성을 향상시키는 것이 가능하기 때문이다.
그러나, 반도체 소자가 점점 더 고집적화되어 감에 따라 감소하는 디자인 룰로 인해 소자의 특성을 확보하는데 많은 문제가 발생하고 있다. 이 중 셀 트랜지스 터의 단채널 험프(short channel hump)가 있다. 이러한 단채널 험프는 워드라인을 형성한 후 진행되는 다양한 공정에 의해 오염물질이 하부로 유입되어 발생하는 것으로 알려져 있다.
도 1에 도시된 바와 같이, 단채널 험프는 후속 공정에서 사용되는 수소가 워드라인(15)의 측벽에 증착된 완충 산화막(17)을 통해 유입되어 발생하게 된다. 이러한 수소의 유입을 방지하기 위하여 완충 산화막(17)을 덮도록 상부에 실리콘 질화막(18)을 형성하고 있으나, 도 2에 도시된 바와 같이 후속 CMP(Chemical Mechanical Polishing) 공정, 또는 셀 컨택 플러그와 스토리지 노드 컨택홀 형성공정시 이용되는 자기 정렬 컨택 식각공정시 실리콘 질화막(18)이 손실되어 완충 산화막(17)의 상부가 노출되는 것은 불가피한 현상이다. 더욱이, 실리콘 질화막(18)을 두껍게 증착하여 완충 산화막(17)의 상부가 후속 공정에 의해 노출되는 것을 방지하는 경우 워드라인 간 갭 필(gap fill) 특성이 저하되는 문제 등이 발생하게 된다.
따라서, 본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 워드라인 측벽에 형성된 완충 산화막을 통해 수소가 하부층으로 유입되어 발생하는 단채널 험프를 방지하여 소자의 특성을 개선시킬 수 있는 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 일측면에 따른 본 발명은, 워드라인이 형성된 반도체 기판을 제공하는 단계와, 상기 워드라인을 덮도록 완충 산화막을 증착하는 단계와, 상기 완충 산화막을 포함하는 전체 구조 상부에 제1 층간 절연막을 형성하는 단계와, 상기 제1 층간 절연막을 식각하여 상기 반도체 기판의 액티브 영역이 노출되는 제1 컨택홀을 형성하는 단계와, 상기 제1 컨택홀이 매립되도록 제1 플러그를 형성하는 단계와, 후속 공정 진행시 수소가 상기 완충 산화막을 통해 하부로 유입되는 것을 방지하기 위하여 상기 제1 플러그를 포함하는 전체 구조 상부에 보호막을 증착하는 단계와, 상기 보호막 상에 제2 층간 절연막을 형성하는 단계와, 상기 제2 층간 절연막을 식각하여 상기 셀 컨택 플러그가 노출되는 제2 컨택홀을 형성하는 단계와, 상기 제2 컨택홀이 매립되도록 제2 플러그를 형성하는 단계를 포함하는 반도체 소자의 제조방법을 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다.
도 3a 내지 도 3g는 본 발명의 바람직한 실시예에 따른 반도체 소자의 제조방법을 설명하기 위하여 도시한 단면도들이다. 여기서는 설명의 편의를 위해 DRAM 소자의 스토리지 노드 컨택홀 형성공정을 일례로 들어 설명하기로 한다. 한편, 도 3a 내지 도 3g에 도시된 참조번호들 중 서로 동일한 참조번호는 동일한 기능을 수행하는 동일 요소이다.
도 3a에 도시된 바와 같이, 반도체 기판(110)에 액티브 영역과 필드(field) 영역을 정의하기 위하여 소자 분리막(111)을 형성한다. 이때, 소자 분리막(111)은 STI(Shallow Trench Isolation) 공정을 이용하여 매립 특성이 우수한 HDP(High Density Plasma) 산화막으로 형성한다.
이어서, 반도체 기판(110) 상에 워드라인(115)을 형성한다. 이때, 워드라인(115)은 게이트 산화막(미도시), 폴리 실리콘막(112), 텅스텐층(또는, 텅스텐 실리사이드층)(113) 및 하드 마스크(114)로 이루어진다. 이때, 하드 마스크(114)는 질화막 계열의 물질로 형성한다.
이어서, 워드라인(115)의 양측벽에 스페이서(미도시)를 형성한다.
이어서, 스페이서의 양측으로 노출되는 반도체 기판(110)의 액티브 영역에 접합영역(116)을 형성한다.
이어서, 워드라인(115)을 포함하는 전체 구조 상부의 단차를 따라 실리콘 산화막(117)과 실리콘 질화막(118)을 순차적으로 증착한다.
이어서, 실리콘 질화막(118)을 포함하는 전체 구조 상부를 덮도록 제1 층간 절연막(119)을 증착한다. 이때, 제1 층간 절연막(119)은 산화막 계열의 물질로 형성한다. 예컨대, 매립 특성이 좋은 HDP(High Density Plasma) 산화막 이외에, BPSG(Boron Phosphorus Silicate Glass)막, USG(Undoped Silicate Glass)막, TEOS(Tetra Ethyle Ortho Silicate)막 및 SOG(Spin On Glass)막 중 어느 하나로 형성할 수 있다.
이어서, 도 3b에 도시된 바와 같이, CMP 방식 또는 에치백(etch back) 방식 으로 평탄화 공정을 실시하여 제1 층간 절연막(119)을 평탄화한다.
이어서, 도 3c에 도시된 바와 같이, 제1 층간 절연막(119) 상에 포토 레지스트를 도포한 후 포토 마스크를 이용한 노광 및 현상공정을 순차적으로 실시하여 포토 레지스트 패턴(미도시)을 형성한다.
이어서, 상기 포토 레지스트 패턴을 이용한 식각공정을 실시하여 접합영역(116)이 노출되도록 제1 층간 절연막(119), 실리콘 질화막(118) 및 실리콘 산화막(117)을 식각한다. 이로써, 접합영역(116)이 노출되는 셀 컨택 플러그용 컨택홀(120)이 형성된다.
한편, 도 3c에서, 컨택홀(120) 형성공정은, 제1 층간 절연막(116) 상에 하드 마스크(미도시)을 증착한 포토 레지스트 패턴을 이용한 식각공정을 실시하여 우선적으로 하드 마스크를 식각한다. 그런 다음, 식각된 하드 마스크를 이용한 식각공정을 통해 제1 층간 절연막(116)을 식각하여 컨택홀(120)을 형성하는 과정으로 실시할 수도 있다.
이어서, 도 3d에 도시된 바와 같이, 컨택홀(120, 도 3c참조)이 매립되도록 전체 구조 상부에 셀 컨택 플러그용 도전물질을 증착한 후 CMP 또는 에치백과 같은 평탄화 공정을 실시한다. 이로써, 컨택홀(120)이 매립되어 고립된 셀 컨택 플러그(121)이 형성된다. 이때, 셀 컨택 플러그(121)는 폴리 실리콘막 또는 텅스텐으로 형성한다. 텅스텐의 경우에는 컨택홀(120) 내부에 Ti/TiN막의 적층 구조로 확산 방지막(미도시)을 형성한다.
이어서, 도 3e에 도시된 바와 같이, 셀 컨택 플러그(121)가 형성된 전체 구 조 상부에 보호막(122)을 증착한다. 이때, 보호막(122)은 Al2O3막, HfO2막, SiON막 및 실리콘 질화막 중 어느 하나의 막으로 형성하거나, 이 들이 적층된 적층막으로 형성한다. 한편, Al2O3막은 ALD(Atomic Layer Dielectric) 방식으로 치밀하게 얇게 형성한다.
이어서, 도 3f에 도시된 바와 같이, 보호막(122) 상에 제2 층간 절연막(123)을 형성한다. 이때, 제2 층간 절연막(123)은 제1 층간 절연막(119)과 동일한 물질로 단일막 또는 이 들 물질들이 적어도 2층 이상 적층된 적층막으로 형성한다.
이어서, 제2 층간 절연막(123) 상에 하드 마스크(124)를 증착한다. 이때, 하드 마스크(124)는 질화막 또는 폴리 실리콘막으로 형성한다.
이어서, 하드 마스크(124) 상에 포토 레지스트를 도포한 후 포토 마스크를 이용한 노광 및 현상공정을 순차적으로 실시하여 포토 레지스트 패턴(미도시)을 형성한다.
이어서, 상기 포토 레지스트 패턴을 이용한 식각공정을 실시하여 하드 마스크(124)를 식각하여 도시된 바와 같은 프로파일(profile)을 갖는 하드 마스크 패턴(124)을 형성한다.
이어서, 스트립 공정을 실시하여 포토 레지스트 패턴을 제거한다.
이어서, 하드 마스크 패턴(124)을 식각 마스크로 이용한 식각공정을 실시하여 제2 층간 절연막(123)과 보호막(122)을 식각한다. 이로써, 셀 컨택 플러그(121)이 노출되는 스토리지 노드 컨택 플러그용 컨택홀(125)이 형성된다.
이어서, 컨택홀(125) 내부에 오염물 방지막(128)을 형성한다. 이때, 오염물 방지막(128)은 보호막(122)과 동일한 물질을 이용하여 적층 구조로 형성한다. 바람직하게는 Al2O3막(126)과 실리콘 질화막(127) 또는 Al2O3막(126)과 SiON막(127)으로 형성한다.
이후에 진행되는 스토리지 노드 컨택 플러그 형성공정, 캐패시터 형성공정 및 배선공정은 일반적인 공정과 동일함에 따라 여기서는 설명의 편의를 위해 생략하기로 한다.
상기에서 설명한 본 발명의 기술적 사상은 DRAM 소자를 일례로 들어 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 설명을 위한 것이며, 이에 한정되는 것이 아니다. 특히 본 발명은 워드라인과 같은 게이트 전극을 사용하는 모든 반도체 소자에 등에서 적용할 수 있다.
본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
이상 설명한 바와 같이, 본 발명에 의하면, 셀 컨택 플러그 형성 후 노출되는 워드라인 측벽에 형성된 완충 산화막을 덮도록 워드라인을 포함하는 전체 구조 상부에 보호막을 증착함으로써 스토리지 노드 컨택홀 형성공정시 상기 보호막을 통해 수소가 워드라인 측벽에 형성된 완충 산화막을 통해 하부층으로 유입되는 것을 차단하여 단채널 험프와 같은 문제를 방지할 수 있으며, 이를 통해 소자의 특성을 개선시킬 수 있다.

Claims (4)

  1. 워드라인이 형성된 반도체 기판을 제공하는 단계;
    상기 워드라인을 덮도록 완충 산화막을 증착하는 단계;
    상기 완충 산화막을 포함하는 전체 구조 상부에 제1 층간 절연막을 형성하는 단계;
    상기 제1 층간 절연막을 식각하여 상기 반도체 기판의 액티브 영역이 노출되는 제1 컨택홀을 형성하는 단계;
    상기 제1 컨택홀이 매립되도록 제1 플러그를 형성하는 단계;
    후속 공정 진행시 수소가 상기 완충 산화막을 통해 하부로 유입되는 것을 방지하기 위하여 상기 제1 플러그를 포함하는 전체 구조 상부에 보호막을 증착하는 단계;
    상기 보호막 상에 제2 층간 절연막을 형성하는 단계;
    상기 제2 층간 절연막을 식각하여 상기 셀 컨택 플러그가 노출되는 제2 컨택홀을 형성하는 단계; 및
    상기 제2 컨택홀이 매립되도록 제2 플러그를 형성하는 단계;
    를 포함하는 반도체 소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 보호막은 Al2O3막, HfO2막, SiON막 및 실리콘 질화막 중 어느 하나의 단일막으로 형성하거나, 이 들막이 적어도 2층 적층된 적층막으로 형성하는 반도체 소자의 제조방법,
  3. 제 2 항에 있어서,
    상기 Al2O3막은 ALD 방식으로 형성하는 반도체 소자의 제조방법.
  4. 제 1 항에 있어서,
    상기 제2 플러그를 형성하기 전에 상기 컨택홀 내부에 Al2O3막과 실리콘 질화막 또는 Al2O3막과 SiON막의 적층 구조로 오염물을 방지하기 위한 방지막을 더 형성하는 단계를 포함하는 반도체 소자의 제조방법.
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