KR101133710B1 - 반도체 장치 제조방법 - Google Patents

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Abstract

본 발명은 측벽이 보잉프로파일을 갖는 콘택홀이 형성되는 것을 방지할 수 있는 반도체 장치의 제조방법에 관한 것으로, 본 발명은 셀영역과 주변영역을 갖는 기판의 셀영역에 매립게이트를 형성하는 단계; 상기 셀영역을 덮는 캡핑막을 형성하는 단계; 상기 주변영역에 페리게이트전극을 형성하되, 상기 페리게이트전극의 상부면을 상기 캡핑막의 상부면보다 낮게 형성하는 단계; 상기 기판 전면에 제1층간절연막을 형성하는 단계; 상기 캡핑막이 노출될때까지 평탄화공정을 실시하는 단계; 상기 기판 전면에 제2층간절연막을 형성하는 단계; 및 상기 셀영역의 제2층간절연막 및 캡핑막을 선택적으로 식각하여 콘택홀을 형성하는 단계를 포함하는 반도체 장치 제조방법을 제공하며, 셀영역을 덮는 캡핑막이 노출될때까지 평탄화공정을 실시하여 셀영역에 형성된 제1층간절연막을 모두 제거함으로써, 콘택홀 형성공정 및 세정공정시 콘택홀 측벽에 보잉프로파일이 발생하는 것을 방지할 수 있는 효과가 있다.

Description

반도체 장치 제조방법{METHOD FOR FABRICATING SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치의 제조 기술에 관한 것으로, 특히 매립게이트(Buried Gate, BG)를 구비한 반도체 장치의 제조방법에 관한 것이다.
반도체 제조공정에서 미세화가 진행됨에 따른 여러가지 소자특성과 공정 구현이 힘들어 지고 있다. 특히 40nm 이하로 갈수록 게이트 구조, 비트라인 구조, 콘택 구조 등의 형성이 한계를 보이고 있고, 가령 구조가 형성된다 하더라도 소자특성에 만족할 수 있는 저항특성이나 리프레시(refresh), 로우페일(low fail) 확보, 파괴전압(BV) 특성 등의 어려움이 존재하고 있다. 이에 따라 최근에는 게이트를 활성영역에 매립하여 형성하는 매립게이트(Buried Gate, BG) 공정을 도입하여 기생캐패시턴스 저하, 공정마진 증가, 최소화된 셀트랜지스터(smallest cell transistor) 형성 등의 형태로 발전하고 있다.
도 1a 내지 도 1d는 종래기술에 따른 매립게이트를 구비한 반도체 장치의 제조방법을 도시한 공정단면도이다.
도 1a에 도시된 바와 같이, 셀영역(CELL)과 주변영역(PERI)을 갖는 기판(11)에 도전막으로 이루어진 하드마스크패턴(12)을 형성한 후에 하드마스크패턴(12)을 이용하여 셀영역 및 주변영역에 각각 활성영역(14)을 정의하는 소자분리막(13)을 형성한다.
다음으로, 셀영역의 기판(11)에 매립게이트(101)를 형성한다. 매립게이트(101)는 기판(11)에 형성된 트렌치(15), 트렌치(15) 표면 상의 게이트절연막(16), 트렌치(15)를 일부 매립하는 게이트전극(17) 및 게이트전극(17) 상에서 나머지 트렌치(15)를 매립하는 실링막(18)을 포함한다. 이때, 매립게이트(101) 형성공정이 완료된 시점에서 잔류하는 하드마스크패턴(12)은 랜딩플러그로 작용한다.
다음으로, 페리오픈마스크(peri open mask)를 사용하여 셀영역을 덮는 캡핑막(19)을 형성하고, 캡핑막(19)을 식각장벽으로 주변영역을 식각하여 주변영역의 기판(11)을 노출시킨다.
도 1b에 도시된 바와 같이, 주변영역에 페리게이트절연막(20), 페리게이트전극(21) 및 페리게이트하드마스크막(22)이 순차적으로 적층된 페리게이트(102)를 형성하고, 페리게이트(102) 양측벽에 스페이서(23)를 형성한다.
도 1c에 도시된 바와 같이, 기판(11) 전면에 제1층간절연막(24)을 형성한 이후에 페리게이트하드마스크막(22)이 노출될때까지 화학적기계적연마를 실시한다.
다음으로, 기형성된 구조물과 후속 공정을 통해 형성될 구조물(예컨대, 콘택플러그) 사이의 높이를 조절하기 위하여 제1층간절연막(24) 상에 제2층간절연막(25)을 형성한다.
도 1d에 도시된 바와 같이, 셀영역의 제2층간절연막(25), 제1층간절연막(24) 및 보호막(19)을 선택적으로 식각하여 랜딩플러그로 작용하는 하드마스크패턴(12)을 노출시키는 콘택홀(26)을 형성한다.
다음으로, 콘택홀(26) 내부에 잔류하는 부산물을 제거하기 위한 세정공정을 실시한다. 이어서, 도면에 도시하지는 않았지만 콘택홀(26)에 도전물질을 매립하여 콘택플러그를 형성한다.
상술한 종래기술에 제1층간절연막(24)으로는 기형성된 구조물 사이를 용이하게 갭필하기 위하여 갭필특성이 우수한 절연막 예컨대, BPSG(Borophospho Silicate Glass), SOD(Spin On Dielectric)등을 사용한다. 제2층간절연막(25)으로는 콘택홀(26) 형성공정이 용이하도록 제1층간절연막(24)과 동종계열의 물질을 사용하되, 세정공정시 콘택홀(26)의 선폭이 증가하는 것을 방지하기 위하여 세정제에 대한 식각속도가 느린 절연막 예컨대, TEOS(Tetra Ethyl Ortho Silicate)를 사용한다. 그리고, 캡핑막(19)으로는 제1 및 제2층간절연막(24, 25)에 대하여 식각선택비를 갖는 절연막 예컨대, 질화막을 사용한다.
하지만, 종래기술은 콘택홀(26) 형성공정시 서로 다른 물질로 이루어진 제1 및 제2층간절연막(24, 25)을 동시에 식각하기 때문에 측벽에 보잉프로파일이 발생하는 문제점이 있다. 또한, 세정공정시 제2층간절연막(25)에 비하여 제1층간절연막(24)이 과도하게 손실되어 콘택홀(26)의 측벽의 보잉(Bowing)프로파일이 심화되거나, 콘택플러그간 쇼트가 발생하는 문제점이 있다. 또한, 콘택홀(26) 측벽의 보잉프로파일로 인하여 콘택플러그 내 심(seam)이 발생하는 문제점이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 측벽이 보잉프로파일을 갖는 콘택홀이 형성되는 것을 방지할 수 있는 반도체 장치의 제조방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 일 측면에 따른 본 발명은 셀영역과 주변영역을 갖는 기판의 셀영역에 매립게이트를 형성하는 단계; 상기 셀영역을 덮는 캡핑막을 형성하는 단계; 상기 주변영역에 페리게이트전극을 형성하되, 상기 페리게이트전극의 상부면을 상기 캡핑막의 상부면보다 낮게 형성하는 단계; 상기 기판 전면에 제1층간절연막을 형성하는 단계; 상기 캡핑막이 노출될때까지 평탄화공정을 실시하는 단계; 상기 기판 전면에 제2층간절연막을 형성하는 단계; 및 상기 셀영역의 제2층간절연막 및 캡핑막을 선택적으로 식각하여 콘택홀을 형성하는 단계를 포함하는 반도체 장치 제조방법을 제공한다.
상술한 과제 해결 수단을 바탕으로 하는 본 발명은, 셀영역을 덮는 캡핑막이 노출될때까지 평탄화공정을 실시하여 셀영역에 형성된 제1층간절연막을 모두 제거함으로써, 콘택홀 형성공정 및 세정공정시 콘택홀 측벽에 보잉프로파일이 발생하는 것을 방지할 수 있는 효과가 있다. 또한, 콘택플러그간 쇼트 발생을 방지할 수 있으며, 콘택플러그 내 심이 발생하는 것을 방지할 수 있는 효과가 있다.
도 1a 내지 도 1d는 종래기술에 따른 매립게이트를 구비한 반도체 장치의 제조방법을 도시한 공정단면도.
도 2a 내지 도 2e는 본 발명의 일실시예에 따른 매립게이트를 구비한 반도체 장치의 제조방법을 도시한 공정단면도.
이하 본 발명이 속하는 기술분야에서 통상의 지식을 가진자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부도면을 참조하여 설명하기로 한다.
후술할 본 발명은 매립게이트(Buried Gate, BG)를 구비한 반도체 장치에서 측벽이 보잉프로파일을 갖는 콘택홀이 형성되는 것을 방지할 수 있는 반도체 장치를 제공한다. 이를 위해, 본 발명은 셀영역에 콘택홀 형성하는 과정에서 보잉프로파일을 유발하는 층간절연막(기형성된 구조물 사이를 갭필하는 층간절연막)이 셀영역에 잔류하지 않도록 하는 것을 기술 사상으로 한다. 이하, 본 발명의 일실시예를 통해 본 발명의 기술 사항에 대하여 구체적으로 설명한다.
도 2a 내지 도 2e는 본 발명의 일실시예에 따른 매립게이트를 구비한 반도체 장치의 제조방법을 도시한 공정단면도이다.
도 2a에 도시된 바와 같이, 셀영역(CELL)과 주변영역(PERI)을 갖는 기판(31) 상에 하드마스크패턴(32)을 형성한다. 하드마스크패턴(32)은 도전물질로 형성할 수 있으며, 도전물질로 이루어진 하드마스크패턴(32)은 후속 공정을 통해 랜딩플러그로 작용한다.
여기서, 랜딩플러그로 작용하는 하드마스크패턴(32)은 후속 공정을 통해 형성될 캡핑막의 상부면을 페리게이트전극의 상부면보다 높게 형성하기 위하여 종래의 하드마스크패턴(32) 두께(또는 높이)보다 더 두껍게 형성한다.
다음으로, 하드마스크패턴(32)을 이용하여 셀영역과 주변영역에 각각 활성영역(34)을 정의하는 소자분리막(33)을 형성한다. 소자분리막(33)은 STI(Shallow Trench Isolation) 공정으로 형성할 수 있다.
다음으로, 셀영역의 기판(31)에 매립게이트(201)를 형성한다. 매립게이트(201)는 셀영역의 소자분리막(33)과 활성영역(34)을 동시에 가로지르는 트렌치(35)를 형성하고, 트렌치(35) 표면 상에 게이트절연막(36)을 형성한 이후에 트렌치(35)를 일부 매립하도록 게이트전극(37)을 형성하고, 게이트전극(37) 상에 나머지 트렌치(35)를 매립하도록 실링막(38)을 형성하는 일련의 공정과정을 통해 형성할 수 있다.
다음으로, 페리오픈마스크(peri open mask)를 사용하여 셀영역을 덮는 캡핑막(39)을 형성한다. 캡핑막(39)은 산화막, 질화막 및 산화질화막으로 이루어진 그룹으로부터 선택된 어느 하나로 형성할 수 있다. 일례로, 캡핑막(39)은 질화막으로 형성한다.
다음으로, 캡핑막(39)을 이용하여 셀영역에 매립게이트(201)를 형성하는 과정에서 주변영역에 증착된 박막들을 제거하여 주변영역의 기판(31)을 노출시킨다.
도 2b에 도시된 바와 같이, 주변영역에 페리게이트(202)를 형성한다. 페리게이트(202)는 페리게이트절연막(40), 페리게이트전극(41) 및 페리게이트하드마스크막(42)이 순차적으로 적층된 구조로 형성할 수 있다. 이때, 페리게이트전극(41)의 상부면은 캡핑막(39)의 상부면보다 낮은 표면을 갖도록 형성한다.
여기서, 페리게이트전극(41)의 상부면을 캡핑막(39)의 상부면보다 낮은 표면을 갖도록 형성하는 이유는 콘택홀 측벽의 보잉프로파일을 유발하는 층간절연막(즉, 기형성된 구조물 사이를 갭필하는 층간절연막)이 셀영역에 잔류하는 것을 방지하기 위함이다.
한편, 하드마스크패턴(32)의 두께를 증가시키지 않고, 캡핑막(39)의 두께를 증가시키는 방법으로 캡핑막(39)의 상부면이 페리게이트전극(41)의 상부면보다 높은 표면을 갖도록 형성할 수 있다. 하지만, 캡핑막(39)은 후속 셀영역의 콘택홀 형성공정시 식각정지막으로 작용하기 때문에 그 두께를 증가시키는데 한계가 있다. 아울러, 캡핑막(39)의 두께가 증가할수록 콘택홀의 바텀선폭을 확보하기 어려워진다.
다음으로, 페리게이트(202) 양측벽에 스페이서(43)를 형성한다.
도 2c에 도시된 바와 같이, 기판(31) 전면에 제1층간절연막(44)을 형성한다. 제1층간절연막(44)은 기형성된 구조물 사이를 용이하게 갭필할 수 있도록 갭필특성이 우수한 절연막으로 형성한다. 일례로, 제1층간절연막(44)은 BPSG(Borophospho Silicate Glass) 또는 SOD(Spin On Dielectric)로 형성할 수 있다.
다음으로, 셀영역의 캡핑막(39)이 노출될때까지 평탄화공정을 실시한다. 이때, 평탄화공정은 화학적기계적연마법(CMP)을 사용하여 실시할 수 있다. 여기서, 종래에는 주변영역의 페리게이트하드마스크막(42)이 노출될때까지 평탄화공정을 실시하기 때문에 셀영역에 제1층간절연막(44)이 잔류하였으나, 본 발명의 일실시예에서는 셀영역의 캡핑막(39)이 노출될때까지 평탄화공정을 실시하기 때문에 셀영역에 제1층간절연막(44)이 잔류하지 않는다. 그리고, 캡핑막(39)의 상부면이 페리게이트전극(41)의 상부면보다 높기 때문에 캡핑막(39)이 노출될때까지 평탄화공정을 진행하여도 페리게이트전극(41)이 손상되는 것을 방지할 수 있다.
도 2d에 도시된 바와 같이, 기판(31) 전면에 기형성된 구조물과 후속 공정을 통해 형성될 구조물(예컨대, 콘택플러그) 사이의 높이를 조절하기 위하여 제2층간절연막(45)을 형성한다. 제2층간절연막(45)은 후속 콘택홀 형성공정에 대한 마진을 확보함과 동시에 세정공정시 콘택홀의 선폭이 증가하는 것을 방지할 수 있는 절연막으로 형성한다. 일례로, 제2층간절연막(45)은 TEOS(Tetra Ethyl Ortho Silicate)로 형성할 수 있다.
도 2e에 도시된 바와 같이, 셀영역의 제2층간절연막(45) 및 캡핑막(39)을 선택적으로 식각하여 랜딩플러그로 작용하는 하드마스크패턴(32)을 노출시키는 콘택홀(46)을 형성한다. 이때, 콘택홀(46)은 제2층간절연막(45)을 식각하여 형성하기 때문에 종래와 같이 서로 다른 물질로 이루어진 박막들을 한번에 식각함에 따라 발생하는 콘택홀(46) 측벽의 보잉프로파일 발생을 방지할 수 있다.
다음으로, 콘택홀(46) 형성공정시 발생된 부산물 및 잔류물을 제거하기 위한 세정공정을 실시한다. 세정공정시 제2층간절연막(45)만이 콘택홀(46)의 측벽을 제공하기 때문에 세정공정시 콘택홀(46)의 측벽이 손실되어 보잉프로파일이 발생하는 것을 방지할 수 있다. 또한, 콘택플러그간 쇼트가 발생하는 것을 방지할 수 있다. 또한, 콘택홀(46) 측벽에 보잉프로파일에 의하여 콘택플러그 내 심이 발생하는 것을 방지할 수 있다.
다음으로, 도면에 도시하지는 않았지만, 콘택홀(46) 내부에 도전물질을 매립하여 콘택플러그를 형성한다.
상술한 본 발명의 일실시예에 따르면, 셀영역을 덮는 캡핑막(39)이 노출될때까지 평탄화공정을 실시하여 셀영역에 형성된 제1층간절연막(44)을 모두 제거함으로써, 콘택홀(46) 형성공정 및 세정공정시 보잉프로파일이 발생하는 것을 방지할 수 있다. 또한, 콘택플러그간 쇼트 발생을 방지할 수 있으며, 콘택플러그 내 심이 발생하는 것을 방지할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위내의 다양한 실시예가 가능함을 이해할 수 있을 것이다.
31 : 기판 32 : 하드마스크패턴
33 : 소자분리막 34 : 활성영역
35 : 트렌치 36 : 게이트절연막
37 : 게이트전극 38 : 실링막
39 : 캡핑막 40 : 페리게이트절연막
41 : 페리게이트전극 42 : 페리게이트하드마스크막
43 : 스페이서 44 : 제1층간절연막
45 : 제2층간절연막 46 : 콘택홀
201 : 매립게이트 202 : 페리게이트

Claims (6)

  1. 셀영역과 주변영역을 갖는 기판의 셀영역에 매립게이트를 형성하는 단계;
    상기 셀영역을 덮는 캡핑막을 형성하는 단계;
    상기 주변영역에 페리게이트전극을 형성하되, 상기 페리게이트전극의 상부면을 상기 캡핑막의 상부면보다 낮게 형성하는 단계;
    상기 기판 전면에 제1층간절연막을 형성하는 단계;
    상기 캡핑막이 노출될때까지 평탄화공정을 실시하는 단계;
    상기 기판 전면에 제2층간절연막을 형성하는 단계; 및
    상기 셀영역의 제2층간절연막 및 캡핑막을 선택적으로 식각하여 콘택홀을 형성하는 단계
    를 포함하는 반도체 장치 제조방법.
  2. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 콘택홀에 도전물질을 매립하여 콘택플러그를 형성하는 단계를 더 포함하는 반도체 장치 제조방법.
  3. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 캡핑막을 형성하는 단계는,
    상기 기판 전면에 캡핑막용 절연막을 형성하는 단계; 및
    페리오픈마스크를 사용하여 상기 캡핑막용 절연막을 식각하는 단계
    를 포함하는 반도체 장치 제조방법.
  4. 청구항 4은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 제1층간절연막은 BPSG 또는 SOD를 포함하는 반도체 장치 제조방법.
  5. 청구항 5은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 제2층간절연막은 TEOS를 포함하는 반도체 장치 제조방법.
  6. 청구항 6은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 평탄화공정을 화학적기계적연마법을 사용하여 실시하는 반도체 장치 제조방법.
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