KR20120066787A - 매립게이트를 구비한 반도체 장치 및 그 제조방법 - Google Patents

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Abstract

본 발명은 페리비트라인에 의하여 셀영역과 페리영역간의 발생된 단차를 제거할 수 있는 매립게이트를 구비한 반도체 장치 및 그 제조방법을 제공하기 위한 것으로, 이를 위해 본 발명은 셀영역과 페리영역을 갖는 기판; 상기 셀영역의 기판에 형성된 매립게이트; 상기 페리영역의 기판상에 형성되고, 도전막을 포함한 페리게이트; 상기 기판 전면을 덮는 층간절연막; 및 상기 층간절연막 내부에 형성되어 상기 도전막과 접하는 페리비트라인을 포함하는 반도체 장치를 제공하며, 상술한 본 발명에 따르면, 페리비트라인을 층간절연막 내부에 형성함으로써, 페리비트라인에 기인한 셀영역과 페리영역간 단차 발생을 원천적으로 방지할 수 있는 효과가 있다.

Description

매립게이트를 구비한 반도체 장치 및 그 제조방법{SEMICONDUCTOR DEVICE WITH BURIED GATE AND METHOD FOR FABRICATING THE SAME}
본 발명은 반도체 장치의 제조 기술에 관한 것으로, 특히 매립게이트(Buried Gate, BG)를 구비한 반도체 장치 및 그 제조방법에 관한 것이다.
현재 반도체 제조공정에서 미세화가 진행됨에 따른 여러가지 소자특성과 공정 구현이 힘들어 지고 있다. 특히 40nm 이하로 갈수록 게이트 구조, 비트라인 구조, 콘택 구조 등의 형성이 한계를 보이고 있고, 가령 구조가 형성된다 하더라도 원하는 소자특성을 확보하는데 어려움이 있다. 이에 따라 최근에는 게이트를 기판에 매립하여 형성하는 매립게이트(Buried Gate, BG)가 도입되었다.
도 1은 종래기술에 따른 매립게이트를 구비한 반도체 장치를 도시한 단면도이다.
도 1을 참조하여 종래기술에 따른 매립게이트를 구비한 반도체 장치를 살펴보면, 셀영역과 페리영역을 갖는 기판(11)에 활성영역(13)을 정의하는 소자분리막(12)이 형성되어 있다. 셀영역의 기판(11)에는 트렌치(15), 게이트절연막(미도시), 게이트전극(16) 및 게이트하드마스크막(17)을 포함한 매립게이트가 형성되어 있고, 기판(11)상에는 소자분리막(12) 및 매립게이트에 의하여 분리된 랜딩플러그(14)가 형성되어 있다. 페리영역의 기판(11)상에는 페리게이트절연막(18), 페리게이트전극(19) 및 페리게이트하드마스크막(20)을 포함한 페리게이트(21)가 형성되어 있고, 페리게이트(21) 측벽에는 스페이서(22)가 형성되어 있다. 기판(11) 전면에는 층간절연막(23)이 형성되어 있고, 셀영역의 층간절연막(23)에는 스토리지노드콘택플러그(25) 및 셀비트라인(28)이 형성되어 있으며, 페리영역의 층간절연막(23) 상에는 페리게이트전극(19)과 연결된 페리비트라인(32)이 형성되어 있다. 여기서, 미설명 도면부호 '28'은 셀비트라인하드마스크막이고, '33'은 페리비트라인하드마스크막이다.
종래기술에서는 페리영역의 층간절연막(23) 상에 페리비트라인(32)이 배치됨에 따라 후속 공정이 복잡해지고, 공정난이도가 증가하는 문제점이 발생한다. 구체적으로, 층간절연막(23) 상에 형성된 페리비트라인(32)으로 인해 셀영역과 페리영역 사이에는 필연적으로 단차가 발생하게 된다. 이러한 단차로 인하여 후속 페링영역에서 페리비트라인(32)을 덮는 층간절연막 형성공정 및 셀영역의 스토리지노드 형성공정이 복잡해지고, 공정난이도가 증가하게 된다. 또한, 셀영역과 페리영역의 단차로 인해 층간절연막(23)과 몰드용 절연막(미도시) 사이에 삽입되는 식각정지막(미도시)에 균열이 발생하여 후속 딥아웃 공정시 기형성된 구조물이 손상되는 문제점이 발생한다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 페리비트라인에 의하여 셀영역과 페리영역간의 발생된 단차를 제거할 수 있는 매립게이트를 구비한 반도체 장치 및 그 제조방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 일 측면에 따른 본 발명은 셀영역과 페리영역을 갖는 기판; 상기 셀영역의 기판에 형성된 매립게이트; 상기 페리영역의 기판상에 형성되고, 도전막을 포함한 페리게이트; 상기 기판 전면을 덮는 층간절연막; 및 상기 층간절연막 내부에 형성되어 상기 도전막과 접하는 페리비트라인을 포함하는 반도체 장치를 제공한다.
상기 목적을 달성하기 위한 다른 일 측면에 따른 본 발명은 기판상에 도전막을 포함한 게이트를 형성하는 단계; 상기 게이트를 덮는 층간절연막을 형성하는 단계; 상기 층간절연막 및 상기 게이트를 선택적으로 식각하여 상기 도전막을 노출시키는 다마신패턴을 형성하는 단계; 및 상기 다마신패턴을 매립하는 비트라인을 형성하는 단계를 포함하는 반도체 장치 제조방법을 제공한다.
상기 목적을 달성하기 위한 다른 일 측면에 따른 본 발명은 셀영역과 페리영역을 갖는 기판을 준비하는 단계; 상기 셀영역의 기판에 매립게이트를 형성하는 단계; 상기 페리영역의 기판상에 도전막을 포함한 페리게이트를 형성하는 단계; 상기 기판 전면에 제1층간절연막을 형성하는 단계; 상기 페리게이트가 노출될때까지 평탄화공정을 실시하는 단계; 상기 제1층간절연막 상에 제2층간절연막을 형성하는 단계; 상기 페리영역의 상기 페리게이트, 상기 제1 및 제2층간절연막을 선택적으로 식각하여 상기 도전막을 노출시키는 페리다마신패턴을 형성하는 단계; 및 상기 페리다마신패턴을 매립하는 페리비트라인을 형성하는 단계를 포함하는 반도체 장치 제조방법을 제공한다.
상술한 과제 해결 수단을 바탕으로 하는 본 발명은, 페리비트라인을 층간절연막 내부에 형성함으로써, 페리비트라인에 기인한 셀영역과 페리영역간 단차 발생을 원천적으로 방지할 수 있는 효과가 있다.
도 1은 종래기술에 따른 매립게이트를 구비한 반도체 장치를 도시한 단면도.
도 2는 본 발명의 일실시예에 따른 매립게이트를 구비한 반도체 장치를 도시한 단면도.
도 3a 내지 도 3e는 본 발명의 일실시예에 따른 매립게이트를 구비한 반도체 장치의 제조방법을 도시한 공정단면도.
이하 본 발명이 속하는 기술분야에서 통상의 지식을 가진자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부도면을 참조하여 설명하기로 한다. 후술할 본 발명은 매립게이트를 구비한 반도체 장치에서 페리영역에 형성되는 페리비트라인에 의하여 셀영역과 페리영역간 발생된 단차를 제거할 수 있는 반도체 장치 및 그 제조방법을 제공한다. 이를 위해, 본 발명은 페리비트라인을 셀비트라인과 같이 층간절연막 내부에 형성하는 것을 기술사상으로 한다.
도 2는 본 발명의 일실시예에 따른 매립게이트를 구비한 반도체 장치를 도시한 단면도이다.
도 2a에 도시된 바와 같이, 본 발명의 일실시예에 따른 반도체 장치는 셀영역과 페리영역을 갖는 기판(51), 셀영역의 기판(51)에 형성된 매립게이트, 페리영역의 기판(51) 상에 형성된 페리게이트(62), 페리게이트(62)를 덮도록 기판(51) 전면에 형성된 층간절연막, 셀영역의 층간절연막 내부에 형성된 스토리지노드콘택플러그(67) 및 비트라인(70), 페리영역의 층간절연막 내부에 형성되어 페리게이트전극(60)과 접하는 페리비트라인(74)을 포함한다. 또한, 셀영역과 페리영역 상에는 식각정지막(75)이 형성되어 있으며, 식각정지막(75)은 후속 셀영역의 스토리지노드 형성공정시 하부 구조물을 보호하는 역할을 수행한다.
셀영역의 기판(51)에서는 활성영역(53)을 정의하는 소자분리막(52)이 형성되어 있고, 매립게이트는 활성영역(53)과 소자분리막(52)을 동시에 가로지르는 라인타입의 트렌치(55), 트렌치(55) 표면상에 형성된 게이트절연막(미도시), 트렌치(55)를 일부 매립하는 게이트전극(56) 및 나머지 트렌치(55)를 매립하는 게이트하드마스크막(57)을 포함한다. 그리고, 셀영역의 기판(51) 상에는 소자분리막(52)과 매립게이트에 의하여 정의된 랜딩플러그(54)가 형성되어 있다.
페리영역의 기판(51)에는 활성영역(53)을 정의하는 소자분리막(52)이 형성되어 있다. 페리영역의 기판(51) 상에는 페리게이트절연막(59), 도전막으로 이루어진 페리게이트전극(60) 및 페리게이트하드마스크막(61)이 순차적으로 적층된 구조를 갖는 페리게이트(62)가 형성되어 있다.
셀영역과 페리영역의 기판(51) 전면에는 층간절연막이 형성되어 있으며, 층간절연막은 제1층간절연막(64)과 제2층간절연막(65)이 순차적으로 적층된 구조를 갖는다. 제1층간절연막(64)은 상부면이 페리게이트(62)의 상부면과 동일 평면상에 위치하도록 형성되어 있고, 제2층간절연막(65)은 제1층간절연막(64) 상에 형성되어 있다. 제1 및 제2층간절연막(64, 65)은 서로 동종 물질일 수 있으며, 제2층간절연막(65)은 제1층간절연막(64)보다 막질이 치밀한(또는 우수한) 물질이다.
셀영역의 제1 및 제2층간절연막(64, 65) 내부에는 제1 및 제2층간절연막(64, 65)을 관통하는 스토리지노드콘택플러그(67) 및 셀비트라인(70)이 형성되어 있다. 셀비트라인(70)은 제1 및 제2층간절연막(64, 65)으르 관통하고, 매립게이트와 교차하는 방향으로 연장된 라인타입의 셀다마신패턴(68)을 일부 매립하는 구조를 갖는다. 셀다마신패턴(68) 측벽에는 비트라인스페이서(69)가 형성되어 있고, 셀비트라인(70) 상에는 나머지 셀다마신패턴(68)을 매립하는 비트라인하드마스크막(71)이 형성되어 있다.
페리영역의 층간절연막 내부에 형성된 페리비트라인(74)은 페리게이트전극(60)을 노출시키는 홀패턴(73A)과 홀패턴(73A)과 연결된 라인패턴(73B)으로 이루어진 페리다마신패턴(73)을 매립하는 구조를 갖는다.
상술한 구조를 갖는 반도체 장치는 페리비트라인(74)이 층간절연막 내부에 매립된 구조를 갖기 때문에 페리비트라인(74)에 기인한 셀영역과 페리영역간 단차 발생을 원천적으로 방지할 수 있다. 이를 통해, 후속 셀영역의 스토리지노드 형성공정에 대한 공정난이도를 감소시킬 수 있고, 단차에 기인한 식각정지막(75)의 균열 발생을 방지할 수 있는 장점이 있다.
도 3a 내지 도 3e는 본 발명의 일실시예에 따른 매립게이트를 구비한 반도체 장치 제조방법을 도시한 공정단면도이다.
도 3a에 도시된 바와 같이, 셀영역과 페리영역을 갖는 기판(51) 상에 하드마스크패턴(미도시)을 형성한 다음, 하드마스크패턴을 이용하여 활성영역(53)을 정의하는 소자분리막(52)을 형성한다. 이때, 소자분리막은 STI(Shallow Trench Isolation) 공정으로 형성할 수 있다.
다음으로, 셀영역의 하드마스크패턴을 제거하고, 하드마스크패턴을 제거함에 따라 생성된 홈에 랜딩플러그용 도전막(미도시)을 매립한다.
다음으로, 셀영역의 기판(51) 상에 랜딩플러그(54)를 형성함과 동시에 기판(51)에 다수의 매립게이트를 형성한다. 매립게이트는 랜딩플러그용 도전막, 활성영역(53), 소자분리막(52)을 선택적으로 식각하여 트렌치(55)를 형성하고, 트렌치(55) 표면에 게이트절연막(미도시)을 형성한 다음, 트렌치(55)를 일부 매립하는 게이트전극(56), 게이트전극(56) 상에서 나머지 트렌치(55)를 매립하는 게이트하드마스크막(57)을 형성하는 일련의 공정과정을 통해 형성할 수 있다. 여기서, 랜딩플러그(54)는 매립게이트를 위한 트렌치(55) 형성공정시 형성된다.
다음으로, 기판(51) 상에 셀영역을 덮고, 페리영역을 오픈하는 제1캡핑막(58)을 형성한 후, 제1캡핑막(58)을 이용하여 페리영역의 기판(51)을 노출시킨다. 이때, 페리영역의 기판(51)을 노출시키는 과정에서 소자분리막(52)이 일부 손실되는데, 후속 공정을 보다 용이하게 진행하기 위하여 활성영역(53)의 표면과 소자분리막(52)의 표면이 동일 평면상에 위치하도록 한다.
도 3b에 도시된 바와 같이, 페리영역의 기판(51) 상에 페리게이트절연막(59), 페리게이트전극(60) 및 페리게이트하드마스크막(61)이 순차적으로 적층된 구조를 갖는 페리게이트(62)를 형성한다. 이때, 페리게이트하드마스크막(61)의 높이를 최대한 낮게 조절하여 전체적으로 페리게이트(62)의 높이를 최대한 낮게 형성한다. 이는 후속 층간절연막 형성공정에 대한 갭필특성을 향상시킴과 동시에 페리게이트(62)의 종횡비를 감소시켜 페리게이트(62) 형성공정에 대한 안정성을 향상시키기 위함이다. 아울러, 페리게이트(62)를 최대한 낮게 형성하면, 후속 페리비트라인이 형성될 공간을 안정적으로 제공할 수 있는 장점이 있다.
다음으로, 페리게이트(62) 측벽에 스페이서(63)를 형성하고, 셀영역을 덮는 제1캡핑막(58)을 제거한다.
도 3c에 도시된 바와 같이, 기판(51) 전면을 덮도록 제1층간절연막(64)을 형성한 다음, 페리게이트(62)가 노출될때까지 평탄화공정을 실시한다. 이때, 평탄화공정은 화학적기계적연마법(CMP)을 사용하여 실시할 수 있다.
여기서, 페리게이트(62)의 높이를 최대한 낮게 형성함에 따라 제1층간절연막(64) 갭필이 용이하고, 제1층간절연막(64)으로 적용할 수 있는 물질의 선택폭을 증가시킬 수 있다. 따라서, 종래기술 대비 막질은 우수하나, 갭필특성이 다소 떨어지는 물질도 제1층간절연막(64)으로 사용할 수 있는 장점이 있다. 참고로, 종래에는 페리게이트(62)가 고종횡비를 갖기 때문에 제1층간절연막(64)으로 스핀온절연막(Spin On Dielectric)과 같이 막질이 열악하더라도, 갭필특성이 우수한 물질을 사용할 수 밖에 없었다.
다음으로, 제1층간절연막(64) 상에 제2층간절연막(65)을 형성한다. 제2층간절연막(65)은 셀영역의 스토리지노드콘택플러그 및 셀비트라인이 형성될 공간 및 페리영역의 페리비트라인이 형성될 공간을 충분히 제공할 수 있는 두께로 형성한다. 이때, 제2층간절연막(65)은 후속 공정에 대한 편의를 위하여 제1층간절연막(64)과 동종 물질로 형성할 수 있다.
제2층간절연막(65)은 제1층간절연막(64)에 비하여 다공성(Porosity)이 낮고 경고가 높은 물질을 사용하는 것이 바람직하다. 또한, 제2층간절연막(65)은 제1층간절연막(64)보다 식각용액(또는 세정용액)에 대한 안정성이 높은 물질로 형성하는 것이 바람직하다. 이를 통해, 후속 스토리지노드콘택플러그 및 셀비트라인 형성공정에 대한 안정성을 증가시킬 수 있고, 스토리지노드콘택플러그 사이 및 스토리지노드콘택플러그와 셀비트라인 사이의 단락을 효과적으로 방지할 수 있다.
다음으로, 셀영역의 제2 및 제1층간절연막(65, 64)을 선택적으로 식각하여 활성영역(53) 가장자리에 배치된 랜딩플러그(54)를 노출시키는 스토리지노드콘택홀(66)을 형성한다. 스토리지노드콘택홀(66)은 스토리지노드콘택플러그 예정지역의 랜딩플러그(54)를 각각 노출시키는 홀타입(Hole type), 인접한 스토리지노드콘택플러그 예정지역의 랜딩플러그(54)를 동시에 노출시키는 바타입(Bar type) 및 동일 선상에 위치하는 스토리지노드콘택플러그 예정지역의 랜딩플러그(54)를 동시에 노출시키는 라인타입(Line type)으로 이루어진 그룹으로부터 선택된 어느 하나의 형태로 형성할 수 있다.
다음으로, 스토리지노드콘택홀(66)에 도전물질을 매립하여 스토리지노드콘택플러그(67)를 형성한다. 이때, 스토리지노드콘택플러그(67)는 스토리지노드콘택홀(66)을 매립하도록 도전막을 증착한 다음, 제2층간절연막(65)이 노출될때까지 평탄화공정을 실시하는 일련의 공정과정을 통해 형성할 수 있다. 이때, 본 발명은 제2층간절연막(65) 표면으로 페리게이트하드마스크막(61)이 노출되지 않기 때문에 인접한 스토리지노드콘택플러그(67)를 분리시키기 위한 평탄화공정을 보다 용이하게 진행할 수 있는 장점이 있다.
도 3d에 도시된 바와 같이, 셀영역의 제2 및 제1층간절연막(65, 64)을 선택적으로 식각하여 셀비트라인을 위한 셀다마신패턴(68)을 형성한다. 셀다마신패턴(68)은 활성영역(53)의 중앙부에 배치된 랜딩플러그(54)를 노출시키고, 매립게이트와 교차하는 방향으로 연장된 라인타입으로 형성한다.
한편, 스토리지노드콘택홀(66)을 바타입 또는 라인타입으로 형성한 경우에는 셀다마신패턴(68) 형성공정시 제1 및 제2층간절연막(64, 65)과 더불어서 스토리지노드콘택홀(66)에 매립된 도전막을 식각하고, 이를 통해 스토리지노드콘택플러그(67)가 실질적으로 형성된다.
다음으로, 셀다마신패턴(68) 측벽에 비트라인스페이서(69)를 형성한다. 비트라인스페이서(69)는 산화막, 질화막 및 산화질화막으로 이루어진 그룹으로부터 선택된 어느 하나의 단일막 또는 이들이 적층된 적층막으로 형성할 수 있다.
다음으로, 셀다마신패턴(68)을 일부 매립하는 셀비트라인(70)을 형성하고, 셀비트라인(70) 상에 나머지 셀다마신패턴(68)을 매립하는 비트라인하드마스크막(71)을 형성한다.
다음으로, 기판(51) 전면에 제2캡핑막(72)을 형성한다. 제2캡핑막(72)은 후속 페리비트라인 형성공정시 셀영역에 기형성된 구조물이 손상되는 것을 방지하는 역할을 수행한다.
도 3e에 도시된 바와 같이, 페리영역의 제2캡핑막(72), 제2층간절연막(65) 및 페리게이트하드마스크막(61)을 선택적으로 식각하여 페리게이트전극(60)을 노출시키는 홀패턴(73A)을 형성한다. 이어서, 페리영역의 제2캡핑막(72) 및 제2층간절연막(65)을 선택적으로 식각하여 홀패턴(73A)과 연결된 라인패턴(73B)을 형성한다. 이를 통해, 홀패턴(73A)과 라인패턴(73B)로 이루어진 듀얼 다마신 구조의 페리다마신패턴(73)을 형성할 수 있다. 페리다마신패턴(73)은 페리비트라인이 형성될 공간을 제공하기 위한 것이다.
다음으로, 페리다마신패턴(73) 측벽에 스페이서(미도시)를 형성한 다음, 페리다마신패턴(73)을 매립하도록 기판(51) 전면에 도전막을 증착하고, 제2층간절연막(65)이 노출될때까지 평탄화공을 실시하여 페리게이트전극(60)에 연결된 페리비트라인(74)을 형성한다.
다음으로, 기판 전면에 식각정지막(75) 형성한다. 이어서, 도면에 도시하지는 않았지만 식각정지막(75) 상에 몰드용 절연막을 형성하고, 스토리지노드홀 형성공정, 스토리지노드 형성공정 및 습식디아웃 공정을 순차적으로 실시한다.
상술한 제조방법을 통해 형성된 본 발명의 반도체 장치는 페리비트라인(74)이 층간절연막 내부에 매립된 구조를 갖기 때문에 페리비트라인(74)에 기인한 셀영역과 페리영역간 단차 발생을 원천적으로 방지할 수 있다. 이를 통해, 후속 셀영역의 스토리지노드 형성공정에 대한 공정난이도를 감소시킬 수 있고, 단차에 기인한 식각정지막(75)의 균열 발생을 방지할 수 있는 장점이 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위내의 다양한 실시예가 가능함을 이해할 수 있을 것이다.
51 : 기판 52 : 소자분리막
53 : 활성영역 54 : 랜딩플러그
55 : 트렌치 56 : 게이트전극
57 : 게이트하드마스크막 59 : 페리게이트절연막
60 : 페리게이트전극 61 : 페리게이트하드마스크막
62 : 페리게이트 64 : 제1층간절연막
65 : 제2층간절연막 67 : 스토리지노드콘택플러그
68 : 셀다마신패턴 70 : 셀비트라인
73 : 페리다마신패턴 74 : 페리비트라인
75 : 식각정지막

Claims (16)

  1. 셀영역과 페리영역을 갖는 기판;
    상기 셀영역의 기판에 형성된 매립게이트;
    상기 페리영역의 기판상에 형성되고, 도전막을 포함한 페리게이트;
    상기 기판 전면을 덮는 층간절연막; 및
    상기 층간절연막 내부에 형성되어 상기 도전막과 접하는 페리비트라인
    을 포함하는 반도체 장치.
  2. 제1항에 있어서,
    상기 셀영역의 층간절연막을 관통하는 스토리지노드콘택플러그;
    상기 셀영역의 층간절연막을 관통하는 셀다마신패턴;
    상기 셀다마신패턴 측벽에 형성된 비트라인스페이서;
    상기 셀다마신패턴을 일부 매립하는 셀비트라인; 및
    나머지 상기 셀다마신패턴을 매립하는 비트라인하드마스크막
    을 더 포함하는 반도체 장치.
  3. 제1항에 있어서,
    상기 페리비트라인은 상기 층간절연막에 형성되어 상기 도전막을 노출시키는 홀패턴과 상기 홀패턴과 연결된 라인패턴으로 이루어진 페리다마신패턴을 매립하는 구조를 갖는 반도체 장치.
  4. 제1항에 있어서,
    상기 층간절연막은,
    상기 기판 전면을 덮되, 상부면이 상기 페리게이트 상부면과 동일 평면상에 위치하는 제1층간절연막; 및
    상기 제1층간절연막 상에 형성되고, 상기 제1층간절연막보다 치밀한 막질을 갖는 제2층간절연막
    을 포함하는 반도체 장치.
  5. 제4항에 있어서,
    상기 제1 및 제2층간절연막은 동종 물질이되, 상기 제2층간절연막의 막질이 상기 제1층간절연막보다 치밀한 반도체 장치.
  6. 기판상에 도전막을 포함한 게이트를 형성하는 단계;
    상기 게이트를 덮는 층간절연막을 형성하는 단계;
    상기 층간절연막 및 상기 게이트를 선택적으로 식각하여 상기 도전막을 노출시키는 다마신패턴을 형성하는 단계; 및
    상기 다마신패턴을 매립하는 비트라인을 형성하는 단계
    를 포함하는 반도체 장치 제조방법.
  7. 제6항에 있어서,
    상기 다마신패턴을 형성하는 단계는,
    상기 층간절연막 및 상기 게이트를 선택적으로 식각하여 상기 도전막을 노출시키는 홀패턴을 형성하는 단계; 및
    상기 층간절연막을 선택적으로 식각하여 상기 홀패턴과 연결된 라인패턴을 형성하는 단계
    를 포함하는 반도체 장치 제조방법.
  8. 제6항에 있어서,
    상기 층간절연막을 형성하는 단계는,
    상기 기판 전면에 제1층간절연막을 형성하는 단계;
    상기 게이트가 노출될때까지 평탄화공정을 실시하는 단계; 및
    상기 제1층간절연막 상에 상기 제1층간절연막보다 막질이 치밀한 제2층간절연막을 형성하는 단계
    를 포함하는 반도체 장치 제조방법.
  9. 제8항에 있어서,
    상기 제1 및 제2층간절연막은 동종 물질로 형성하되, 상기 제2층간절연막의 막질이 상기 제1층간절연막보다 치밀한 반도체 장치 제조방법.
  10. 셀영역과 페리영역을 갖는 기판을 준비하는 단계;
    상기 셀영역의 기판에 매립게이트를 형성하는 단계;
    상기 페리영역의 기판상에 도전막을 포함한 페리게이트를 형성하는 단계;
    상기 기판 전면에 제1층간절연막을 형성하는 단계;
    상기 페리게이트가 노출될때까지 평탄화공정을 실시하는 단계;
    상기 제1층간절연막 상에 제2층간절연막을 형성하는 단계;
    상기 페리영역의 상기 페리게이트 및 상기 제2층간절연막을 선택적으로 식각하여 상기 도전막을 노출시키는 페리다마신패턴을 형성하는 단계; 및
    상기 페리다마신패턴을 매립하는 페리비트라인을 형성하는 단계
    를 포함하는 반도체 장치 제조방법.
  11. 제10항에 있어서,
    상기 페리다마신패턴을 형성하기 이전에,
    상기 셀영역에 상기 제1 및 제2층간절연막을 관통하는 스토리지노드콘택플러그를 형성하는 단계;
    상기 셀영역의 상기 제1 및 제2층간절연막을 선택적으로 식각하여 셀다마신패턴을 형성하는 단계;
    상기 셀다마신패턴 측벽에 비트라인스페이서를 형성하는 단계;
    상기 셀다마신패턴을 일부 매립하는 셀비트라인을 형성하는 단계; 및
    나머지 상기 셀다마신패턴을 매립하는 셀비트라인을 형성하는 단계
    를 더 포함하는 반도체 장치 제조방법.
  12. 제11항에 있어서,
    상기 스토리지노드콘택플러그를 형성하는 단계는,
    상기 제1 및 제2층간절연막을 선택적으로 식각하여 스토리지노드콘택홀을 형성하는 단계;
    상기 스토리지노드콘택홀을 매립하도록 상기 기판 전면에 도전막을 형성하는 단계; 및
    상기 제2층간절연막이 노출될때까지 평탄화공정을 실시하는 단계
    를 포함하는 반도체 장치 제조방법.
  13. 제12항에 있어서,
    상기 스토리지노드콘택홀은 홀타입, 바타입 및 라인타입으로 이루어진 그룹으로부터 선택된 어느 하나의 타입으로 형성하는 반도체 장치 제조방법.
  14. 제10항에 있어서,
    상기 제2층간절연막은 상기 제1층간절연막보다 막질이 치밀한 물질로 형성하는 반도체 장치 제조방법.
  15. 제14항에 있어서,
    상기 제1 및 제2층간절연막은 동종 물질로 형성하되, 상기 제2층간절연막의 막질이 상기 제1층간절연막보다 치밀한 반도체 장치 제조방법.
  16. 제10항에 있어서,
    상기 페리다마신패턴을 형성하는 단계는,
    상기 페리게이트, 상기 제2층간절연막을 선택적으로 식각하여 상기 도전막을 노출시키는 홀패턴을 형성하는 단계; 및
    상기 제2층간절연막을 선택적으로 식각하여 상기 홀패턴과 연결된 라인패턴을 형성하는 단계
    를 포함하는 반도체 장치 제조방법.
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