KR101094374B1 - 매립게이트 및 매립비트라인 형성 방법 - Google Patents

매립게이트 및 매립비트라인 형성 방법 Download PDF

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Abstract

본 발명은 비트라인의 저항을 감소시킬 수 있고 비트라인과 스토리지노드콘택간의 브릿지를 방지할 수 있는 반도체장치 및 그 제조 방법을 제공하기 위한 것으로, 본 발명의 반도체장치는 활성영역 내에 형성된 복수의 제1트렌치; 상기 제1트렌치 내부를 일부 매립하는 매립게이트; 상기 매립게이트 사이의 활성영역 내에 형성된 제2트렌치; 및 상기 제2트렌치를 매립하는 매립비트라인을 포함하고, 상술한 본 발명은 매립비트라인을 활성영역 내에 매립하여 형성하므로 비트라인스페이서 공정을 진행할 필요가 없고, 스토리지노드콘택 공정시 공정마진을 더욱 확보할 수 있으며, 매립비트라인과 스토리지노드콘택간 브릿지를 원천적으로 방지할 수 있는 효과가 있다.
매립게이트, 매립비트라인, 스토리지노드콘택, 갭필막, 활성영역

Description

매립게이트 및 매립비트라인 형성 방법{METHOD FOR MANUFACTURING BURIED AND BURIED BITLINE}
본 발명은 반도체장치 제조 방법에 관한 것으로, 특히 매립게이트 및 매립비트라인을 구비하는 반도체장치 제조 방법에 관한 것이다.
최근 DRAM 등의 반도체 장치의 제조 공정은 집적도가 향상되고 있는 방향으로 발전되고 있다. 이에 최근에는 매립 게이트(Buried gate)를 적용하여 반도체 장치의 신뢰성 및 집적도를 확보하는 다양한 방법들이 시도되고 있다. 매립게이트는 게이트를 활성영역(Active regtion) 내부에 매립함으로써 게이트와 비트라인(Bit Line)간의 기생 정전용량(Parasitic Capacitance)을 현저히 줄일 수 있다. 이에 따라 매립게이트를 적용하면 메모리 장치의 센싱마진(Sensing Margin)을 크게 향상 시키는 장점이 있다.
도 1은 종래기술에 따른 매립게이트를 구비한 반도체장치를 도시한 도면이다.
도 1을 참조하면, 소자분리막(12)에 의해 활성영역(13)이 한정된 반도체기판(11), 활성영역(13)과 소자분리막(12)을 동시에 식각하여 형성된 트렌치(14), 트렌치(14)를 일부 매립하는 매립게이트(16), 및 매립게이트(16) 상부에서 트렌치(14)의 나머지를 갭필하는 갭필막(17)을 포함한다. 매립게이트(16)와 트렌치(14) 사이에는 게이트절연막(15)이 형성되어 있다. 그리고, 활성영역(13)에는 비트라인(18)과 스토리지노드콘택(19)이 연결된다. 비트라인(18)은 비트라인콘택홀(18A)을 통해 활성영역(13)과 연결된다. 비트라인콘택홀(18A)은 제1층간절연막(20)에 형성되고, 스토리지노드콘택(19)은 제2층간절연막(21)과 제1층간절연막(20)을 관통하여 활성영역(13)과 연결된다.
도 1과 같이 종래기술은 매립게이트(16)만 활성영역(13) 내부에 형성하고, 비트라인(18)은 비트라인콘택홀(18A)을 통해 활성영역(13)과 연결된다.
그러나, 종래기술은 다음과 같은 문제가 있다.
첫째, 고집적화에 대응하여 비트라인콘택홀(18A) 형성시 콘택홀의 크기를 매우 작게 형성시켜야 한다. 이 경우 콘택홀 크기가 너무 작으면 콘택홀이 오픈되지 않는 낫오픈(Contact Hole Not Open)이 발생할 가능성이 매우 높고, 마스크(Mask) 공정이 불가능 할 수도 있다.
둘째, 비트라인(18) 형성시 스토리지노드콘택(19)과 비트라인(18)간 숏트를 방지하기 위해 비트라인(18)을 감싸는 질화막스페이서(Nitride Spacer, 18B) 공정을 진행해야 하는데 이 공정이 추가되면서 비트라인의 단면적이 줄어들어 저항이 증가하게 된다.
셋째, 비트라인(18)이 활성영역(13)의 상부에 위치하므로 인해 스토리지노드콘택(19)을 위한 콘택홀(Storage Node Contact Hole) 형성시 하부 활성영역(13)과의 연결 부분이 매우 취약해 질 수 있다.
넷째, 비트라인(18)과 비트라인콘택홀(18A)의 오버레이마진(Over Lay Margin)이 매우 취약하여 인접 스토리지노드콘택과 브릿지(Bridge)되어 스토리지노드콘택의 자기정렬콘택페일(SNC SAC Fail)이 발생할 가능성이 매우 높다.
본 발명은 상기한 종래기술에 따른 문제점을 해결하기 위해 제안된 것으로서, 비트라인의 저항을 감소시킬 수 있고 비트라인과 스토리지노드콘택간의 브릿지를 방지할 수 있는 반도체장치 및 그 제조 방법을 제공하는데 그 목적이 있다.
또한, 본 발명의 다른 목적은 스토리지노드콘택 공정시 공정마진을 확보할 수 있는 반도체장치 및 그 제조 방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 반도체장치는 활성영역 내에 형성된 복수의 제1트렌치; 상기 제1트렌치 내부를 일부 매립하는 매립게이트; 상기 매립게이트 사이의 활성영역 내에 형성된 제2트렌치; 및 상기 제2트렌치를 매립하는 매립비트라인을 포함하는 것을 특징으로 한다.
그리고, 본 발명의 반도체장치 제조 방법은 활성영역 내에 매립되는 복수의 매립게이트를 형성하는 단계; 상기 매립게이트 사이의 활성영역을 식각하여 트렌치를 형성하는 단계; 및 상기 트렌치를 매립하는 매립비트라인을 형성하는 단계를 포함하는 것을 특징으로 한다.
또한, 본 발명의 반도체장치 제조 방법은 활성영역이 정의된 기판을 식각하여 복수의 제1트렌치를 형성하는 단계; 상기 제1트렌치의 내부를 일부 매립하는 복수의 매립게이트를 형성하는 단계; 상기 매립게이트를 포함한 전면에 확산방지막을 형성하는 단계; 상기 확산방지막 상에 상기 매립게이트 상부를 갭필하는 갭필막을 형성하는 단계; 상기 갭필막, 확산방지막 및 상기 매립게이트 사이의 기판을 순차적으로 식각하여 제2트렌치를 형성하는 단계; 및 상기 제2트렌치를 매립하는 매립비트라인을 형성하는 단계를 포함하는 것을 특징으로 한다.
상술한 본 발명은 매립비트라인을 활성영역 내에 매립하여 형성하므로 비트라인스페이서 공정을 진행할 필요가 없고, 이에 따라 공정을 단순화하면서 비트라인 단면적에 의한 저항을 줄일 수 있는 효과가 있다.
또한, 본 발명은 매립비트라인이 활성영역 내에 매립되어 형성되므로 스토리지노드콘택 공정시 공정마진을 더욱 확보할 수 있는 효과가 있다. 또한, 매립비트라인이 활성영역 내에 매립되어 형성되므로 매립비트라인과 스토리지노드콘택간 브릿지를 원천적으로 방지할 수 있는 효과가 있다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2는 본 발명의 실시예에 따른 반도체장치의 구조 단면도이다.
도 2를 참조하면, 활성영역(34) 내에 형성된 복수의 제1트렌치(36), 제1트렌 치(36) 내부를 일부 매립하는 매립게이트(38), 매립게이트(38) 사이의 활성영역(34) 내에 형성된 제2트렌치(42), 및 제2트렌치(42)를 매립하는 매립비트라인(43A)을 포함하며, 활성영역(34)의 양쪽 끝단에 층간절연막(44)을 관통하여 스토리지노드콘택(45)이 연결된다.
활성영역(34)은 소자분리막(33)에 의해 기판(31)에 정의되며, 활성영역(34)은 사선 방향으로 기울어진 섬형태를 갖는다. 소자분리막(33)은 STI 공정을 통해 소자분리트렌치(32)에 매립된 형태이다.
매립게이트(38)와 매립비트라인(43A)은 교차하여 형성되며, 매립게이트(38)와 매립비트라인(43A)간의 교차지점은 활성영역(34) 상부에 위치하는 것이 아니라 소자분리막(33) 상부에 위치한다.
제2트렌치(42)는 제1트렌치(36)보다 더 얕은 깊이를 갖고, 제2트렌치(42)는매립비트라인(43A)과 매립게이트(38)간 분리를 위해 매립게이트(38)의 표면보다 더 높은 위치에 형성한다. 제1트렌치(36)의 표면 상에는 게이트절연막(37)이 형성된다. 제1트렌치(36)를 일부 매립하는 매립게이트(38) 상부에는 확산방지막(39)과 갭필막(40A)이 형성된다.
매립비트라인(43A)은 금속 물질을 포함하는데, 티타늄질화막, 텅스텐막 또는 구리 막 중 어느 하나를 포함한다. 여기서, 구리막을 사용하는 경우에는, 구리막의 확산을 방지하기 위한 구리확산방지막을 더 포함할 수 있다. 구리확산방지막은 질화막을 포함한다. 구리확산방지막이 적용된 구조는 후술하는 도 3i를 참조하기로 한다.
상술한 도 2에 따르면, 본 발명의 반도체장치는 매립게이트(38)와 매립비트라인(43A)을 동시에 구비한다.
도 3a 내지 도 3h는 본 발명의 실시예에 따른 반도체장치의 제조 방법을 도시한 공정 단면도이다.
도 3a에 도시된 바와 같이, STI(Shallow Trench Isolation) 공정을 진행하여 기판(31)에 소자분리막(33)을 형성한다. 이때, 소자분리막(33)은 기판을 일정 깊이 식각하여 소자분리트렌치(32)를 형성한 후, SOD(Spin On Dielectric), HDP(High Density Plasma oxide) 등의 절연막을 갭필하여 형성한다. 절연막을 갭필한 후에는 CMP(Chemical Mechanical Polishing) 등의 평탄화 공정을 진행할 수 있다.
이와 같이, 소자분리막(33)을 형성하면 기판(31)의 나머지 부분은 활성영역(34)으로 정의(define)된다. 활성영역(34)은 6F2 이하의 고집적화 디자인룰에 대응하도록 일정 각도로 기울어진 사선 방향의 섬 형태(Island type)로 레이아웃될 수 있다.
도 3b에 도시된 바와 같이, 매립게이트 공정을 위한 마스크 및 식각 공정을 진행한다. 예컨대, 매립게이트마스크(도시 생략)을 이용하여 패터닝된 하드마스크막(35)을 형성한다. 하드마스크막(35)은 산화막 또는 질화막을 포함할 수 있다. 이후, 하드마스크막(35)을 식각장벽으로 기판(31), 특히 활성영역(34)을 식각한다. 이에 따라, 일정 깊이의 제1트렌치(36)가 형성되며, 제1트렌치(36)는 활성영역(34)과 소자분리막(33)을 동시에 식각하여 형성될 수 있다.
위와 같은 제1트렌치(36)는 매립게이트가 매립될 트렌치로서, 소자분리막(33)이 매립된 소자분리트렌치(32)보다 그 깊이가 얕다. 아울러, 후속의 매립비트라인과의 충분한 분리를 위해 종래기술의 트렌치보다는 그 깊이가 깊을 수 있다.
도 3c에 도시된 바와 같이, 제1트렌치(36)의 표면 상에 게이트절연막(37)을 형성한 후, 게이트절연막(37) 상에 제1트렌치(36)를 일부 매립하는 매립게이트(38)를 형성한다.
매립게이트(38)를 형성하는 방법은 게이트도전막 증착, CMP(Chemical Mechanical Polishing) 및 에치백(Etchback)의 순서로 진행할 수 있다. 먼저, 게이트절연막(37) 상에서 제1트렌치(36)를 갭필하도록 전면에 게이트도전막을 증착한다. 게이트도전막은 티타늄질화막(TiN), 탄탈륨질화막(TaN), 텅스텐막(W) 등을 포함한다. 예컨대, 일함수가 큰 티타늄질화막(또는 탄탈륨질화막)을 컨포멀(Conformal)하게 얇게 증착한 후 저항을 낮추기 위한 텅스텐막을 갭필하여 형성할 수 있다. 또한, 티타늄질화막과 탄탈륨질화막을 적층하여 형성하거나, 또는 티타늄질화막, 탄탈륨질화막 및 텅스텐막을 차례로 적층하여 형성할 수도 있다. 이때, 티타늄질화막은 20∼80Å의 두께로 형성하는 것이 바람직하다. 이어서, CMP(Chemical Mechanical Polishing) 및 에치백(Etchback)을 순차적으로 진행한다. 매립게이트(38)의 상부 표면은 기판(31)의 표면보다 낮은 높이를 가질 수 있다.
도 3d에 도시된 바와 같이, 하드마스크막(35)을 제거한 후, 매립게이트(38)를 포함한 기판(31)의 전면에 확산방지막(39)을 형성한다. 여기서, 확산방지막(39)은 질화막을 포함한다. 확산방지막(39)은 매립게이트(38)로 사용된 금속물질의 확 산을 방지하는 역할을 한다.
이어서, 확산방지막(39) 상에 매립게이트 상부를 갭필하는 갭필막(40)을 갭필한다. 갭필막(40)은 산화막을 포함하며, 이와 같이 산화막을 이용하므로써 매립게이트(38)와 후속의 매립비트라인간 기생캐패시턴스를 감소시킬 수 있다. 바람직하게, 갭필막(40)은 기생캐패시턴스를 감소시키기 위해 저유전율(Low k)을 갖는 산화막으로 형성한다.
도 3e에 도시된 바와 같이, 매립비트라인마스크(41)를 이용하여 비트라인이 콘택될 지역의 갭필막(40), 확산방지막(39) 및 기판(31)을 순차적으로 식각하여 제2트렌치(42)를 형성한다. 특히 제2트렌치(42)는 이웃하는 매립게이트(38) 사이의 활성영역(34)을 일정 깊이 식각하여 형성하며, 그 깊이는 제2트렌치(36)보다 얕다. 이에 따라 제2트렌치(42)는 도면부호 'D'와 같이 매립게이트(38)와 깊이 차이를 가질 수 있다. 즉, 제2트렌치(42)는 매립게이트(38)의 표면보다 더 높은 위치에 형성한다.
결국, 제3트렌치(42)에 의해 후속의 비트라인이 접촉하는 활성영역(34)은 높이가 낮아진다.
도 3f에 도시된 바와 같이, 매립비트라인마스크를 제거한 후에, 제2트렌치(42)를 매립하도록 전면에 비트라인도전막(43)을 증착한다. 비트라인도전막(43)은 티타늄질화막 또는 텅스텐막 등의 금속계열 물질을 사용한다. 또한, 비트라인도전막(43)은 구리(Cu)를 포함할 수도 있다.
도 3g에 도시된 바와 같이, CMP 공정을 진행하여 제2트렌치(42) 내부를 매립 하는 매립비트라인(43A)을 형성한다. 매립비트라인(43A)의 깊이는 매립게이트(38)보다 더 높게 조절한다. 이와 같이 매립비트라인(43A)과 매립게이트(38)간 높이 차이를 주므로써 매립비트라인과 매립게이트간의 간섭 및 숏트를 방지한다.
CMP 공정시, 비트라인도전막은 물론 갭필막(40)도 연마되며, 확산방지막(39)을 연마정지막으로 사용한다. 이에 따라, 매립게이트(38) 상부에서는 확산방지막(39)과 갭필막(40A)이 잔류한다.
상술한 바에 따르면, 본 발명은 비트라인 형성시 다마신공정(Damascene process)을 적용한다. 즉, 제2트렌치(42)를 미리 형성한 후 제2트렌치(42) 내부를 매립하도록 비트라인을 형성하여 매립비트라인(43A)을 형성한다. 결국, 매립게이트(38)와 매립비트라인(43A)이 모두 활성영역(34A) 내부에 매립되어 형성된다.
도 3h에 도시된 바와 같이, 전면에 층간절연막(44)을 형성한 후 스토리지노드콘택 공정을 진행한다. 이에 따라, 활성영역(34)의 양쪽 끝단에 연결되는 스토리지노드콘택(45)이 형성된다.
상술한 실시예에 따르면, 본 발명의 반도체장치는 매립게이트(38)와 매립비트라인(43A)을 동시에 구비한다. 매립비트라인(43A)을 활성영역(34) 내에 매립하여 형성하므로써 비트라인스페이서 공정을 진행할 필요가 없다. 또한, 매립비트라인(43A)이 활성영역(34) 내에 매립되어 형성되므로 스토리지노드콘택(45) 공정시 공정마진을 더욱 확보할 수 있다. 또한, 매립비트라인(43A)이 매립되어 형성되므로 매립비트라인(43A)과 스토리지노드콘택(45)간 브릿지가 구조적으로 발생하지 않는다.
한편, 매립비트라인(43A)으로 사용된 물질이 구리인 경우에는 후속하여 구리의 확산을 방지하기 위한 구리확산방지막(Cu diffusion barrier)을 추가로 형성할 수 있다. 여기서, 구리확산방지막은 질화막을 포함할 수 있다.
도 3i는 본 발명의 다른 실시예에 따른 매립비트라인을 도시한 도면으로서, 매립비트라인(43A)이 구리막인 경우에 매립비트라인(43A)을 포함한 전면에 구리확산방지막(46)을 추가로 형성하고 있다. 구리확산방지막(46)을 제외한 나머지는 도 3g에 도시된 바와 같다.
본 발명의 실시예에서 매립게이트와 매립비트라인을 형성하기 위해 도 4a 및 도 4b와 같은 형태로 셀이 레이아웃되어야 한다.
도 4a 및 도 4b는 본 발명의 실시예에 따른 레이아웃도이다.
먼저 도 4a와 같이, 활성영역(34)의 모양이 라인(Line) 형태의 섬(Island) 형태일 경우 매립게이트(38)와 매립비트라인(43A)이 기존의 직각으로 교차(Cross) 되는 것이 아니라 매립게이트와 매립비트라인간 각도가 도면과 같이 달라져야 한다. 이유는 매립게이트와 매립비트라인의 교차지점(도면부호 C 참조)이 활성영역이 아닌 소자분리막 지역에 형성시켜야 하기 때문이다. 활성영역에 교차지점이 형성되면 스토리지노드콘택과 매립비트라인이 직접 연결되어 숏트될 수 있기 때문이다.
도 4b와 같이 활성영역(34)을 레이아웃을 형성하면 매립게이트와 매립비트라인은 기존과 동일하게 서로 직각 형태로 형성시킬 수도 있다. 이 경우에는 활성영역(34)을 형성하는 공정이 매우 어렵다.
따라서, 도 4a와 같이 활성영역, 매립게이트 및 매립비트라인을 레이아웃하 는 것이 바람직하다.
도 1은 종래기술에 따른 매립게이트를 구비한 반도체장치를 도시한 도면.
도 2는 본 발명의 실시예에 따른 반도체장치의 구조 단면도.
도 3a 내지 도 3h는 본 발명의 실시예에 따른 반도체장치의 제조 방법을 도시한 공정 단면도.
도 3i는 본 발명의 다른 실시예에 따른 매립비트라인을 도시한 도면
도 4a 및 도 4b는 본 발명의 실시예에 따른 레이아웃도.
* 도면의 주요 부분에 대한 부호의 설명
31 : 기판 33 : 소자분리막
34 : 활성영역 36 : 제1트렌치
37 : 게이트절연막 38 : 매립게이트
39 : 확산방지막 40, 40A : 갭필막
43A : 매립비트라인 45 : 스토리지노드콘택

Claims (17)

  1. 소자분리막에 의해 기판에 정의된 활성영역;
    상기 활성영역 내에 형성된 복수의 제1트렌치;
    상기 제1트렌치 내부를 일부 매립하는 매립게이트;
    상기 매립게이트 사이의 활성영역 내에 형성된 제2트렌치; 및
    상기 제2트렌치를 매립하는 매립비트라인을 포함하고,
    상기 매립게이트와 매립비트라인은 교차하여 형성되며, 상기 매립게이트와 매립비트라인간의 교차지점은 상기 소자분리막 상부에 위치하는
    반도체장치.
  2. 제1항에 있어서,
    상기 활성영역은 사선 방향으로 기울어진 섬형태를 갖도록 레이아웃된 반도체장치.
  3. 삭제
  4. 제1항에 있어서,
    상기 제2트렌치는 상기 매립게이트의 표면보다 더 높은 위치에 형성된 반도체장치.
  5. 제1항에 있어서,
    상기 매립비트라인은 금속 물질을 포함하는 반도체장치.
  6. 기판에 소자분리막을 형성하여 활성영역을 정의하는 단계;
    상기 활성영역 내에 매립되는 복수의 매립게이트를 형성하는 단계;
    상기 매립게이트 사이의 활성영역을 식각하여 트렌치를 형성하는 단계; 및
    상기 트렌치를 매립하는 매립비트라인을 형성하는 단계를 포함하고,
    상기 매립게이트와 매립비트라인은 교차하여 형성되며, 상기 매립게이트와 매립비트라인간의 교차지점은 상기 소자분리막 상부에 위치하도록 하는
    반도체장치 제조 방법.
  7. 제6항에 있어서,
    상기 활성영역은 사선 방향으로 기울어진 섬형태를 갖는 반도체장치 제조 방법.
  8. 삭제
  9. 제6항에 있어서,
    상기 매립비트라인은 금속물질로 형성하는 반도체장치 제조 방법.
  10. 제6항에 있어서,
    상기 트렌치는 상기 매립게이트의 표면보다 더 높은 위치에 형성하는 반도체장치 제조 방법.
  11. 활성영역이 정의된 기판을 식각하여 복수의 제1트렌치를 형성하는 단계;
    상기 제1트렌치의 내부를 일부 매립하는 복수의 매립게이트를 형성하는 단계;
    상기 매립게이트를 포함한 전면에 확산방지막을 형성하는 단계;
    상기 확산방지막 상에 상기 매립게이트 상부를 갭필하는 갭필막을 형성하는 단계;
    상기 갭필막, 확산방지막 및 상기 매립게이트 사이의 기판을 순차적으로 식각하여 제2트렌치를 형성하는 단계; 및
    상기 제2트렌치를 매립하는 매립비트라인을 형성하는 단계
    를 포함하는 반도체장치 제조 방법.
  12. 제11항에 있어서,
    상기 매립비트라인을 형성하는 단계는,
    상기 제2트렌치를 매립할때까지 전면에 비트라인도전막을 증착하는 단계; 및
    상기 확산방지막을 연마정지막으로 하여 상기 비트라인도전막과 갭필막을 동시에 화학적기계적연마(CMP)하는 단계
    를 포함하는 반도체장치 제조 방법.
  13. 제12항에 있어서,
    상기 비트라인도전막은 금속물질을 포함하는 반도체장치 제조 방법.
  14. 제12항에 있어서,
    상기 확산방지막은 질화막을 포함하는 반도체장치 제조 방법.
  15. 제11항에 있어서,
    상기 활성영역은 소자분리막에 의해 상기 기판에 정의되며, 상기 활성영역은 사선 방향으로 기울어진 섬형태를 갖는 반도체장치 제조 방법.
  16. 제15항에 있어서,
    상기 매립게이트와 매립비트라인은 교차하여 형성되며, 상기 매립게이트와 매립비트라인간의 교차지점은 상기 소자분리막 상부에 위치하는 반도체장치 제조 방법.
  17. 제11항에 있어서,
    상기 제2트렌치는 상기 매립게이트의 표면보다 더 높은 위치에 형성하는 반도체장치 제조 방법.
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