KR101888964B1 - 다마신비트라인을 구비한 반도체장치 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 비트라인 저항의 손실없이 비트라인과 스토리지노드콘택플러그간의 기생캐패시턴스를 감소시킬 수 있는 반도체장치 및 그 제조 방법을 제공하기 위한 것으로, 본 발명의 반도체장치는 제1트렌치와 상기 제1트렌치 하부에 형성되며 상기 제1트렌치보다 폭이 작은 제2트렌치에 의해 분리되는 이웃한 스토리지노드콘택플러그; 상기 제2트렌치 내에 형성된 절연막; 및 상기 절연막 상부의 상기 제1트렌치 내에 형성된 비트라인을 포함하고, 상술한 본 발명은 2단 트렌치의 하부 트렌치에 절연막을 갭필하여 비트라인과 스토리지노드콘택플러그간의 대향 면적을 감소시키므로써 비트라인 저항의 손실없이 비트라인과 스토리지노드콘택플러그간의 기생캐패시턴스를 현저히 감소시킬 수 있는 효과가 있다.

Description

다마신비트라인을 구비한 반도체장치 및 그 제조 방법{SEMICONDUCTOR DEVICE WITH DAMASCENE BITLINE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 반도체장치 제조 방법에 관한 것으로서, 특히 비트라인과 스토리지노드콘택플러그간 캐패시턴스를 감소시킬 수 있는 반도체장치 및 그 제조 방법에 관한 것이다.
최근 메모리장치의 집적도가 증가함에 따라 스택(Stack) 구조의 비트라인을 형성한 후 스토리지노드콘택플러그(storage node contact; SNC)를 위한 자기정렬콘택(Self Aligned Contact; SAC) 공정에 대한 난이도가 급격히 증가하고 있다. 30nm 급 이하 메모리장치에서는 이러한 공정마진 감소로 인하여 스토리지노드콘택홀의 오픈면적 확보 문제, 자기정렬콘택페일(SAC fail) 문제가 심화되고 있다.
이러한 문제점들의 해결을 위해 스토리지노드콘택플러그(SNC)를 먼저 형성하고 후속으로 비트라인을 형성하는 다마신 비트라인(Damascene bitline) 공정이 제안되었다.
다마신 비트라인 공정은 인접한 두개의 스토리지노드콘택플러그를 한꺼번에 형성하고 후속으로 다마신 공정을 통해 스토리지노드콘택플러그를 각각 분리한다. 이후, 다마신 패턴 내부를 매립하는 비트라인을 형성한다. 이와 같이 진행하므로써 개별적으로 스토리지노드콘택플러그를 형성할 때 대비 용이하게 패터닝할 수 있다. 또한, 스토리지노드콘택플러그를 나중에 형성하는 공정에 대비하여 자기정렬콘택페일 측면에서 유리하다는 장점이 있다.
도 1a는 종래기술에 따른 다마신 비트라인을 구비한 반도체장치를 도시한 도면이다.
도 1a를 참조하면, 반도체기판(11)에 소자분리막(12)에 의해 복수의 활성영역(13)이 정의된다. 각 활성영역(13)은 비트라인콘택영역과 스토리지노드콘택영역이 예정되어 있다. 활성영역(13)의 스토리지노드콘택영역 상에 스토리지노드콘택플러그(15A, 15B)가 형성된다. 활성영역(13)의 비트라인콘택영역 상에 비트라인(16)이 형성된다. 비트라인(16)은 이웃한 스토리지노드콘택플러그(15A, 15B) 사이(이를 '다마신패턴'이라 함)에 매립되어 형성되며, 이에 따라 다마신 비트라인(Damascene Bitline)이 된다. 비트라인(16)의 양측벽과 스토리지노드콘택플러그(15A, 15B)의 양측벽에는 비트라인스페이서(17)가 형성된다. 아울러, 비트라인스페이서(17)는 스토리지노드콘택플러그(15A, 15B)와 비트라인(16) 사이에도 형성된다. 도면부호 '14'은 층간절연막이고, 도면부호 18은 비트라인하드마스크막이다.
상술한 종래기술은 비트라인(16)의 임계치수(Critical Dimension; CD)가 제한된 상황에서 서로 상충관계에 있는 비트라인저항(단위셀당 비트라인의 시트저항)과 총 비트라인캐패시턴스(Bitline capacitance)를 동시에 만족시켜야 된다. 그러나, 20nm급 이하 반도체장치에서는 두가지 값을 동시에 얻기는 불가능한 상황이다.
이 구조에서 인접 활성영역(13)을 전기적으로 완전히 분리하려면 비트라인(16)은 스토리지노드콘택플러그(15A, 15B)를 완전히 분리하는 깊이를 가져야 한다. 따라서, 비트라인(16) 형성을 위한 다마신 패턴 형성시 소자분리막(12)의 표면까지 식각되어야 한다. 그러나, 비트라인(16)의 임계치수가 크게 되면 활성영역(13)과 스토리지노드콘택플러그(15A, 15B)의 접촉 면적을 감소시키기 때문에 접촉저항이 증가하는 문제가 있다. 여기에 오버레이(overlay) 및 임계치수 변동(CD variation)까지 고려할 경우 확보 가능한 비트라인의 선폭(CD)은 더욱 작아지게 된다.
도 1b는 종래기술에 따른 선폭차이에 따른 비트라인캐패시턴스와 비트라인저항을 비교한 도면이다. 도 1c는 종래기술에 따른 비트라인과 스토리지노드콘택플러그의 대향면적을 도시한 도면이다.
도 1b를 참조하여 구조적인 측면에서 살펴보면, 비트라인(16)의 선폭이 작아지게 되면(CD2＞CD1, 도 1b의 ①) 일정 수준의 비트라인 저항(BLRs)을 얻기 위해서는 비트라인(16)의 높이(에치 백 후 최종 비트라인 높이)를 증가시켜야 한다. 그러나 최종 비트라인의 높이가 높아지면 스토리지노드콘택플러그(15)와 비트라인(16)이 마주보는 면적(이하, '대향면적'이라 약칭함)도 같은 비율로 증가(도 1c의 '100')하게 되어 비트라인(16)과 스토리지노드콘택플러그(15)간 캐패시턴스(BLC)가 증가(도 1b의 ②)하는 문제점이 있다.
물질 측면에서는 비트라인(16)으로 사용되는 금속막으로는 비저항이 낮은 물질의 개발이 요구되고, 비트라인스페이서(18)로는 유전율이 낮은 물질이 필요하다. 그러나, 현재 개발되어 있는 저저항 티타늄질화막(TiN), 저저항 텅스텐막(W) 및 산화막 스페이서를 적용하더라도 상기 언급한 두가지 특성을 동시에 만족시키기 어려운 상황이다.
본 발명은 상기한 종래기술에 따른 문제점을 해결하기 위해 제안된 것으로서, 비트라인 저항의 손실없이 비트라인과 스토리지노드콘택플러그간의 캐패시턴스를 감소시킬 수 있는 반도체장치 및 그 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 반도체장치는 트렌치에 의해 분리되는 이웃한 제1도전영역; 상기 트렌치 내에 형성된 제2도전패턴; 및 상기 제2도전패턴의 하부에서 상기 트렌치를 부분 매립하며 상기 제1도전패턴과 제2도전패턴 사이에 형성된 절연패턴을 포함하는 것을 특징으로 한다.
또한, 본 발명의 반도체장치는, 트렌치에 의해 분리되는 이웃한 복수의 플러그; 상기 트렌치 내에 형성된 비트라인; 및 상기 비트라인의 하부에서 상기 트렌치를 부분 매립하며 상기 플러그와 비트라인 사이에 형성된 절연막을 포함하는 것을 특징으로 한다.
또한, 본 발명의 반도체장치는, 이웃한 활성영역을 분리시키는 소자분리막; 상기 활성영역의 상부에 형성되고 트렌치에 의해 분리된 스토리지노드콘택플러그; 상기 트렌치를 부분 매립하며 상기 스토리지노드콘택플러그의 측벽에 형성된 절연막; 및 상기 절연막 상에서 상기 트렌치를 부분 매립하는 비트라인을 포함하는 것을 특징으로한다.
또한, 본 발명의 반도체장치는, 이웃한 활성영역을 분리시키는 소자분리막; 상기 활성영역의 상부에 형성되고 제1트렌치와 상기 제1트렌치 아래에 형성되며 바닥으로 갈수록 선폭이 좁아지는 제2트렌치에 의해 분리된 스토리지노드콘택플러그; 상기 제2트렌치를 갭필하고 상기 스토리지노드콘택플러그의 측벽에 형성된 절연막; 및 상기 제1트렌치를 부분 매립하는 비트라인을 포함하는 것을 특징으로 한다.
그리고, 본 발명의 반도체장치 제조 방법은 반도체기판 상에 예비제1도전패턴을 형성하는 단계; 상기 예비제1도전패턴을 식각하여 제1트렌치와 상기 제1트렌치 하부에 상기 제1트렌치보다 선폭이 작은 제2트렌치로 이루어진 트렌치에 의해 분리되는 제1도전패턴을 형성하는 단계; 상기 제2트렌치를 갭필하고 상기 제1트렌치의 측벽에 절연막을 형성하는 단계; 및 상기 제1트렌치를 부분 매립하는 제2도전패턴을 형성하는 단계를 포함하는 것을 특징으로 한다.
또한, 본 발명의 반도체장치 제조 방법은 반도체기판 상에 예비제1도전패턴을 형성하는 단계; 상기 예비제1도전패턴을 식각하여 제1트렌치와 상기 제1트렌치 하부에 상기 제1트렌치보다 선폭이 작은 제2트렌치로 이루어진 트렌치에 의해 분리되는 제1도전패턴을 형성하는 단계; 상기 제2트렌치를 갭필하는 갭필절연막을 형성하는 단계; 상기 제1트렌치의 측벽에 스페이서절연막을 형성하는 단계; 및 상기 제1트렌치를 부분 매립하는 제2도전패턴을 형성하는 단계를 포함하는 것을 특징으로 한다.
상술한 본 발명은 2단 트렌치의 하부 트렌치에 절연막을 갭필하여 비트라인과 스토리지노드콘택플러그간의 대향 면적을 감소시키므로써 비트라인 저항의 손실없이 비트라인과 스토리지노드콘택플러그간의 캐패시턴스를 현저히 감소시킬 수 있는 효과가 있다.
또한, 본 발명은 스토리지노드콘택플러그 사이의 하부 간격을 작게 할 수 있으므로, 스토리지노드콘택플러그와 활성영역간의 접촉면적을 극대화하여 스토리지노드콘택플러그 저항문제로 인한 장치 오류를 현저히 감소시킬 수 있는 효과가 있다.
도 1a는 종래기술에 따른 다마신 비트라인을 구비한 반도체장치를 도시한 도면이다.
도 1b는 종래기술에 따른 선폭차이에 따른 비트라인캐패시턴스와 비트라인저항을 비교한 도면이다.
도 1c는 종래기술에 따른 비트라인과 스토리지노드콘택플러그의 대향면적을 도시한 도면이다.
도 2a는 본 발명의 제1실시예에 따른 반도체장치의 평면도이다.
도 2b는 도 2a의 A-A'선에 따른 단면도이다.
도 2c는 본 발명의 제1실시예에 따른 비트라인과 스토리지노드콘택플러그의 대향면적을 도시한 도면이다.
도 3a 내지 도 3j는 본 발명의 제1실시예에 따른 반도체장치 제조 방법을 도시한 도면이다.
도 4는 본 발명의 제2실시예에 따른 반도체장치를 도시한 도면이다.
도 5는 본 발명의 제3실시예에 따른 반도체장치를 도시한 도면이다
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2a는 본 발명의 제1실시예에 따른 반도체장치의 평면도이고, 도 2b는 도 2a의 A-A'선에 따른 단면도이다.
도 2a 및 도 2b를 참조하면, 반도체기판(21)에 소자분리막(22)이 형성된다. 소자분리막(22)에 의해 활성영역(23)이 정의된다. 활성영역(23)의 스토리지노드콘택영역 상에 스토리지노드콘택플러그(29A, 29B)가 형성된다. 활성영역(23)의 비트라인콘택영역 상에는 비트라인(36)이 형성된다. 스토리지노드콘택플러그(29A, 29B)는 비트라인(36)에 의해 분리된다. 비트라인(36)은 제1층간절연막, 식각정지막 및 제2층간절연막(24, 25, 26)을 식각하여 다마신패턴을 형성하고, 다마신 패턴 내에 매립되어 형성된다. 따라서, 비트라인(36)은 다마신 비트라인(Damascene bitline)이라 일컫는다. 다마신패턴에 의해 예비스토리지노드콘택플러그를 개별 스토리지노드콘택플러그(29A, 29B)로 분리시킨다. 스토리지노드콘택플러그(29A, 29B)를 분리시키는 다마신패턴은 제1트렌치(31)와 제2트렌치(33)로 이루어진 2단 트렌치 구조이다. 제1트렌치(31)보다 제2트렌치(33)의 선폭이 더 작다. 제1트렌치(31) 내에는 비트라인(36)이 형성되고, 제2트렌치(33)에는 비트라인스페이서(35)가 매립된다. 비트라인(36) 상에는 비트라인하드마스크막(37)이 형성된다. 비트라인(36)과 스토리지노드콘택플러그(29A, 29B) 사이에는 비트라인스페이서(35)가 형성된다. 비트라인스페이서(35)는 실리콘질화막 등의 질화막을 포함한다. 스토리지노드콘택플러그(29A, 29B)는 폴리실리콘막을 포함한다. 스토리지노드콘택플러그(29A, 29B)와 제2층간절연막(26)의 상부에는 하드마스크막패턴(30)이 형성된다. 도면부호 'BG'는 매립게이트이다.
상술한 바에 따르면, 스토리지노드콘택플러그(29A, 29B)와 비트라인(36) 사이에는 비트라인스페이서(35)가 존재한다. 비트라인스페이서(35)는 제2트렌치(33)를 갭필하면서 제1트렌치(31)의 측벽에 형성된다.
도 2c는 본 발명의 제1실시예에 따른 스토리지노드콘택플러그와 비트라인간 대향 면적을 도시한 도면이다.
도 2c를 참조하면, 제2트렌치(33)에 비트라인스페이서(35)가 매립되어 있으므로, 스토리지노드콘택플러그(29A, 29B)와 비트라인(36)의 서로 마주보는 대향면적(200)이 감소한다. 예컨대, 제2트렌치(33)에는 비트라인스페이서(35)가 매립되어 비트라인(36)이 존재하지 않으므로 스토리지노드콘택플러그(29A, 29B)와 비트라인(36)의 서로 마주보는 대향면적(200)이 감소한다. 아울러, 본 발명의 제1실시예는 비트라인(36)의 선폭이 감소하여 비트라인 저항을 확보하기 위해 비트라인(36)의 높이가 증가하더라도 제2트렌치(33)는 절연막 재질인 비트라인스페이서(35)가 매립되어 비트라인(36)이 존재하지 않으므로 스토리지노드콘택플러그(29A, 29B)와 비트라인(36)의 서로 마주보는 대향면적(200)이 감소한다. 결국, 스토리지노드콘택플러그(29A, 29B)와 비트라인(36) 사이의 캐패시턴스를 감소시킬 수 있다.
그리고, 본 발명의 제1실시예는 제1트렌치(31) 내부에만 비트라인(36)을 형성하고 제2트렌치(33) 내부에는 비트라인스페이서(35)를 매립하므로써 비트라인(36)의 선폭이 증가하더라도 스토리지노드콘택플러그(29A, 29B)와 활성영역(23)간 접촉면적이 감소하지 않는다. 예컨대, 비트라인(36)이 형성되는 제1트렌치(31)의 선폭이 증가한다고 하더라도 제1트렌치(31)의 저면이 활성영역(23)에 이르지 않으므로 활성영역(23)과 스토리지노드콘택플러그(29A, 29B)간 접촉면적이 감소하지 않는다.
도 3a 내지 도 3j는 본 발명의 제1실시예에 따른 반도체장치 제조 방법을 도시한 도면이다.
도 3a에 도시된 바와 같이, 반도체기판(21)에 소자분리막(22)을 형성한다. 소자분리막(22)은 잘 알려진 STI(Shallow Trench Isolation) 공정을 이용하여 형성한다. 소자분리막(22)에 의해 활성영역(23)이 정의된다. 도시하지 않았지만, 소자분리막(22)을 형성한 후에는 매립게이트(BG) 공정이 진행될 수 있다. 매립게이트(BG)는 A-A' 선에서는 도시되지 않으므로, 매립게이트를 형성하는 방법은 공지된 방법을 참조하기로 한다.
이어서, 활성영역(23)을 포함한 반도체기판(21)의 표면 상에 층간절연막을 형성한다. 예컨대, 층간절연막은 제1층간절연막(24), 식각정지막(25), 제2층간절연막(26)을 적층한다. 제1층간절연막(24)과 제2층간절연막(26)은 BPSG 등의 실리콘산화막을 포함한다. 식각정지막(25)은 실리콘질화막을 포함한다. 식각정지막(25)은 후속 다마신 공정시 식각정지 역할을 한다.
도시하지 않았지만, 층간절연막 형성전에 스토리지노드콘택플러그 및 비트라인과 연결되는 랜딩플러그를 형성할 수 있다. 랜딩플러그는 소자분리막(22)에 자기정렬되어 형성될 수 있다. 랜딩플러그는 폴리실리콘막을 포함한다. 다른 실시예에서, 랜딩플러그는 소자분리막(22)보다 먼저 형성할 수도 있다. 예컨대, 랜딩플러그로 사용되는 도전막을 형성한 후 STI 공정을 통해 도전막을 식각하여 랜딩플러그를 형성한다. 이후 랜딩플러그를 식각장벽으로 반도체기판(21)을 식각하여 트렌치를 형성하고, 트렌치를 매립하는 소자분리막(22)을 형성한다.
이어서, 제2절연막(26) 상에 스토리지노드콘택마스크(27)를 형성한다. 스토리지노드콘택마스크(27)는 감광막을 이용하여 형성한다.
이어서, 스토리지노드콘택마스크(27)를 식각장벽으로 제2층간절연막(26), 식각정지막(25) 및 제1층간절연막(24)을 식각한다. 이에 따라 이웃하는 활성영역(23)을 동시에 오픈시키는 듀얼스토리지노드콘택홀(28)이 형성된다. 여기서, 듀얼스토리지노드콘택홀(28)에 의해 오픈되는 활성영역(23)은 스토리지노드콘택영역이다. 활성영역(23)은 섬형태로서, 스토리지노드콘택플러그가 접촉하는 스토리지노드콘택영역과 비트라인이 접촉하는 비트라인콘택영역을 포함한다. 또한, 활성영역(23)은 스토리지노드콘택영역과 비트라인콘택영역 사이에 게이트가 형성되는 게이트영역을 더 포함한다. 여기서, 게이트영역은 매립게이트를 위한 영역으로서 트렌치 구조가 될 수 있다.
도 3b에 도시된 바와 같이, 스토리지노드콘택마스크(27)를 제거한다. 이어서, 듀얼스토리지노드콘택홀(28)에 매립되는 예비스토리지노드콘택플러그(29)를 형성한다. 예비스토리지노드콘택플러그(29)를 형성하기 위해 폴리실리콘막을 증착한 후 CMP(Chemical Mechancial Polishing) 또는 에치백(Etchback)을 실시한다. 예비스토리지노드콘택플러그(29)는 이웃하는 활성영역(23)에 동시에 연결되므로 머지드 스토리지노드콘택플러그(Merged SNC)라고 한다.
도 3c에 도시된 바와 같이, 다마신 공정을 위한 다마신마스크(Damascene mask, 30)를 형성한다. 다마신마스크(30)는 예비스토리지노드콘택플러그(29)를 개별 스토리지노드콘택플러그로 분리시키고 비트라인이 형성될 다마신패턴(Damscene pattern)을 형성하기 위한 마스크이다. 다마신마스크(30)는 감광막패턴 또는 하드마스크막패턴을 포함한다. 이하, 다마신마스크(30)를 '하드마스크막패턴(30)'이라 한다. 하드마스크막패턴(30)은 실리콘질화막 등의 질화막을 포함한다.
하드마스크막패턴(30)을 식각장벽으로 하여 다마신 공정을 진행한다. 다마신 공정은 제1트렌치를 형성하는 1차 식각 공정, 제2트렌치를 형성하는 2차 식각 공정 및 층간절연막을 더 식각하는 3차 식각 공정을 포함한다. 1차 식각 공정은 예비스토리지노드콘택플러그와 층간절연막을 동시에 식각하는 공정이고, 2차 식각 공정은 예비스토리지노드콘택플러그를 더 식각하는 공정이다. 1차 식각공정과 2차 식각 공정 중간에 희생스페이서 공정을 도입한다.
다시 도 3c를 참조하면, 예비스토리지노드콘택플러그(29)를 식각한다. 이에 따라, 제1트렌치(31)가 형성된다. 1차 식각 공정은 예비스토리지노드콘택플러그(29)를 완전히 분리시키지 않고 일부만 식각한다. 이에 따라 제1트렌치(31) 아래에 여전히 예비스토리지노드콘택플러그가 잔류한다. 1차 식각 공정시 층간절연막의 일부도 식각된다. 예를 들어, 층간절연막은 제2층간절연막(26)이 식각되고, 식각정지막(25)에서 식각이 정지한다. 층간절연막 형성시 식각정지 역할을 하는 질화막을 사용하지 않아도 제1트렌치(31)의 깊이 조절이 가능하다.
다음으로, 도 3d에 도시된 바와 같이, 제1트렌치(31)의 양측벽에 접하는 희생스페이서(32)를 형성한다. 희생스페이서(32)는 산화막을 포함한다. 희생스페이서(32)를 형성하기 위해 산화막을 전면에 증착한 후 에치백 공정을 실시한다.
이어서, 2차 식각 공정을 진행한다. 즉, 희생스페이서(32)를 식각장벽으로 하여 제1트렌치(31) 아래에 잔류하고 있는 예비스토리지노드콘택플러그(29)를 식각한다. 이에 따라 예비스토리지노드콘택플러그(29)를 개별적으로 독립되는 스토리지노드콘택플러그(29A, 29B)로 분리시키는 제2트렌치(33)가 형성된다.
도 3e에 도시된 바와 같이, 희생스페이서(32)를 제거한다.
상술한 바와 같은 일련의 공정에 의해, 제1트렌치(31)와 제2트렌치(33)로 이루어진 제1다마신패턴(201)이 형성된다. 제1다마신패턴(201)은 예비스토리지노드콘택플러그(29)를 독립된 스토리지노드콘택플러그(29A, 29B)로 분리시킨다. 이웃하는 스토리지노드콘택플러그(29A, 29B)는 제1 및 제2트렌치(31, 33)에 의해 그 대향하는 측벽이 계단 형상을 갖는다. 비트라인콘택영역의 상부에는 제2다마신패턴(202)이 형성된다. 제1다마신패턴(201)과 제2다마신패턴(202)은 연결되어 라인형태를 이룬다.
도 3f에 도시된 바와 같이, 3차 식각 공정을 진행한다. 예컨대, 제2다마신패턴(202) 아래의 층간절연막을 더 식각한다. 2차 식각 공정은 식각정지막(25)과 제1층간절연막(24)을 식각한다. 이로써 제2다마신패턴(202)은 비트라인이 접촉하는 활성영역(23)의 비트라인콘택영역(34)을 노출시킨다. 2차 식각 공정시 제1다마신패턴(201) 아래의 소자분리막(22)이 일부 리세스될 수 있다.
상술한 바에 따르면, 스토리지노드콘택플러그(29A, 29B) 사이에서는 2단 트렌치 구조의 제1다마신패턴(201)이 형성된다. 비트라인이 형성될 지역에서는 1단 트렌치 구조의 제2다마신패턴(202)이 형성된다. 2단 트렌치의 선폭(CD)은 희생스페이서의 두께로 조절가능하며, 이후 스페이서절연막의 매립이 용이하도록 선폭을 최대한 작게 형성한다.
도 3g에 도시된 바와 같이, 제1 및 제2다마신패턴(201, 202)을 포함한 전면에 스페이서절연막(35)을 형성한다. 스페이서절연막(35)은 실리콘질화막 등의 절연막을 포함한다. 또한, 스페이서절연막(35)은 실리콘산화막이 사용될 수 있다. 또한, 스페이서절연막(35)은 실리콘산화막과 실리콘질화막의 조합, 즉 2중층 또는 3중층으로 적층하여 사용할 수도 있다.
스페이서절연막(35)은 적어도 제2트렌치(33)를 갭필하는 두께로 형성한다. 스페이서절연막(35)은 비트라인스페이서로 사용된다.
도 3h에 도시된 바와 같이, 스페이서절연막(35)을 선택적으로 제거하여 비트라인이 접촉하는 활성영역(23)의 표면을 노출시킨다. 즉, 비트라인콘택영역(34)을 노출시킨다. 비트라인콘택영역(34)을 노출시키기 위해 비트라인콘택마스크(도시 생략)를 사용할 수 있다.
위와 같이, 비트라인콘택영역(34)을 노출시키면, 제1다마신패턴(201)에서는 측벽 및 바닥에 스페이서절연막(35)이 잔류하고, 제2다마신패턴(202)에서는 측벽에만 스페이서절연막(35)이 잔류한다. 따라서, 스페이서절연막(35)은 여전히 제1다마신패턴(201)의 제2트렌치(33)를 갭필하고 있다. 스페이서절연막(35)은 비트라인스페이서(Bitline spacer)가 된다. 이하, 비트라인스페이서(35)라 약칭한다.
도 3i에 도시된 바와 같이, 비트라인스페이서(35)가 형성된 제1 및 제2다마신패턴(201, 202)을 부분 매립하는 비트라인(36)을 형성한다.
비트라인(36)을 형성하는 방법은 먼저 제1 및 제2다마신패턴을 매립하도록 전면에 도전막을 형성한다. 이어서, CMP(Chemical Mechanical Polishing) 등의 분리 공정을 이용하여 제1,2다마신패턴(201, 202) 내에 도전막을 잔류시킨다. 다음으로, 도전막을 일정 깊이 리세스시킨다. 도전막을 리세스시킬때 에치백 공정을 이용한다.
비트라인(36)은 배리어막과 비트라인금속막을 포함한다. 비트라인금속막은 텅스텐 등의 금속막을 이용하여 형성할 수 있다. 배리어막은 티타늄질화막(TiN)을 포함한다. 배리어막 형성 전에, 이온주입공정 및 실리사이드 공정을 진행할 수 있다. 이온주입공정 및 실리사이드 공정은 콘택저항을 감소시키기 위한 공정이며, 실리사이드는 오믹콘택을 형성하기 위한 공정이다.
도 3j에 도시된 바와 같이, 비트라인(36)을 포함한 전면에 비트라인하드마스크막(37)을 형성한다. 비트라인하드마스크막(37)은 실리콘질화막 등의 질화막을 포함한다. 비트라인하드마스크막(37)에 의해 비트라인(36) 상부가 갭필된다.
다음으로, 비트라인하드마스크막(37)을 평탄화한다. 이때, 비트라인하드마스크(37)의 평탄화는 하드마스크막패턴(30)의 표면이 노출되는 타겟으로 진행한다. 평탄화는 CMP 공정을 이용한다. 위와 같은 평탄화에 의해 비트라인(36)의 상부에만 비트라인하드마스크막(37)이 잔류한다.
도 4는 본 발명의 제2실시예에 따른 반도체장치를 도시한 도면이다.
도 4를 참조하면, 제2실시예에 따른 반도체장치는 제1실시예와 유사하지만, 스페이서절연막(35) 형성시 제2트렌치(33)를 완전히 갭필하지 못하는 경우 추가로 갭필절연막(38)을 이용하여 제2트렌치(33)를 갭필한다. 갭필절연막(38)을 제외한 나머지 공정은 제1실시예와 동일하게 진행한다. 갭필절연막(38)은 산화막 또는 질화막을 포함한다.
도 5는 본 발명의 제3실시예에 따른 반도체장치를 도시한 도면이다.
도 5를 참조하면, 제3실시예에 따른 반도체장치는 제1실시예와 유사하지만, 스페이서절연막(35) 형성전에 미리 갭필절연막(39)을 이용하여 제2트렌치(33)를 갭필한다. 갭필절연막(39)을 제외한 나머지 공정은 제1실시예와 동일하게 진행한다. 갭필절연막(39)은 산화막 또는 질화막을 포함한다.
상술한 제2실시예 및 제3실시예에 따르면, 비트라인(36)의 선폭이 감소하여 비트라인 저항을 확보하기 위해 비트라인(36)의 높이가 증가하더라도 제2트렌치(33)는 갭필절연막(38, 39)이 매립되어 비트라인(36)이 존재하지 않으므로 스토리지노드콘택플러그(29A, 29B)와 비트라인(36)의 서로 마주보는 대향면적이 감소한다. 결국, 스토리지노드콘택플러그(29A, 29B)와 비트라인(36) 사이의 캐패시턴스를 감소시킬 수 있다.
그리고, 제1트렌치(31) 내부에만 비트라인(36)을 형성하고 제2트렌치(33) 내부에는 갭필절연막(38, 39)을 매립하므로써 비트라인(36)의 선폭이 증가하더라도 스토리지노드콘택플러그(29A, 29B)와 활성영역(23)간 접촉면적이 감소하지 않는다. 예컨대, 비트라인(36)이 형성되는 제1트렌치(31)의 선폭이 증가한다고 하더라도 제1트렌치(31)의 저면이 활성영역(23)에 이르지 않으므로 활성영역(23)과 스토리지노드콘택플러그(29A, 29B)간 접촉면적이 감소하지 않는다.
전술한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
21 : 반도체기판 22 : 소자분리막
23 : 활성영역 24 : 제1층간절연막
25 : 식각정지막 26 : 제2층간절연막
27 : 스토리지노드콘택마스크 28 : 듀얼스토리지노드콘택홀
29 : 예비스토리지노드콘택플러그 29A, 29B : 스토리지노드콘택플러그
30 : 하드마스크막패턴 31 : 제1트렌치
32 : 희생스페이서 33 : 제2트렌치
34 : 비트라인콘택영역 35 : 스페이서절연막
36 : 비트라인 37 : 비트라인하드마스크막

Claims (20)

  1. 제1트렌치 및 상기 제1트렌치 아래에 형성되며 상기 제1트렌치보다 선폭이 작은 제2트렌치를 포함하는 트렌치에 의해 분리되는 이웃한 제1도전패턴;
    상기 제1트렌치 내에 형성된 제2도전패턴;
    상기 제2도전패턴 하부의 상기 제2트렌치 내에 형성된 제1절연패턴; 및
    상기 제1절연패턴으로부터 연장되어 상기 제1도전패턴과 제2도전패턴 사이의 상기 제1트렌치 내에 형성된 제2절연패턴을 포함하되,
    상기 제1절연패턴은 상기 제2도전패턴보다 폭이 작은
    반도체장치.
  2. 삭제
  3. 삭제
  4. 삭제
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 제1절연패턴과 제2절연패턴은 일체형이되, 상기 제1절연패턴과 제2절연패턴은 실리콘질화물을 포함하는 반도체장치.
  6. 제1트렌치와 상기 제1트렌치 아래에 형성되며 상기 제1트렌치보다 선폭이 작은 제2트렌치를 포함하는 트렌치에 의해 분리되는 이웃한 복수의 스토리지노드콘택플러그;
    상기 제1트렌치 내에 형성된 비트라인;
    상기 비트라인의 하부에서 상기 제2트렌치를 부분 매립하며, 상기 스토리지노드콘택플러그와 비트라인 사이의 상기 제1트렌치 내에 형성된 비트라인스페이서; 및
    상기 제2트렌치에 부분 매립된 비트라인스페이서와 상기 비트라인 사이에 형성된 갭필절연막을 포함하되,
    상기 갭필절연막은 상기 비트라인보다 폭이 작은
    반도체장치.
  7. 삭제
  8. 삭제
  9. 삭제
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제6항에 있어서,
    상기 비트라인스페이서는 질화막이고, 상기 갭필절연막은 산화막인 반도체장치.
  11. 이웃한 활성영역을 분리시키는 소자분리막;
    상기 활성영역 각각의 상부에 형성되고, 제1트렌치와 상기 제1트렌치 아래에 형성되며 상기 제1트렌치보다 선폭이 작은 제2트렌치를 포함하는 트렌치에 의해 분리된 이웃하는 스토리지노드콘택플러그;
    상기 제1트렌치 내에 형성된 비트라인;
    상기 비트라인의 하부에서 상기 제2트렌치를 부분 매립하며 상기 스토리지노드콘택플러그와 비트라인 사이의 상기 제1트렌치 내에 형성된 비트라인스페이서; 및
    상기 제2트렌치에 부분 매립된 비트라인스페이서와 상기 비트라인 사이에 형성된 갭필절연막을 포함하되,
    상기 갭필절연막은 상기 비트라인보다 폭이 작은
    반도체장치.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제11항에 있어서,
    상기 비트라인스페이서는 질화막이고, 상기 갭필절연막은 산화막인 반도체장치.
  13. 삭제
  14. 삭제
  15. 이웃한 활성영역을 분리시키는 소자분리막;
    상기 활성영역 각각의 상부에 형성되고, 제1트렌치와 상기 제1트렌치 아래에 형성되며 상기 제1트렌치보다 선폭이 작은 제2트렌치를 포함하는 트렌치에 의해 분리된 이웃하는 스토리지노드콘택플러그;
    상기 제1트렌치 내에 형성된 비트라인;
    상기 제2트렌치 내에 형성된 갭필절연막; 및
    상기 비트라인과 갭필절연막 사이에 형성되면서 상기 스토리지노드콘택플러그와 비트라인 사이에 형성되도록 연장된 스페이서절연막을 포함하되,
    상기 갭필절연막은 상기 비트라인보다 폭이 작은
    반도체장치.
  16. 삭제
  17. 반도체기판 상에 예비제1도전패턴을 형성하는 단계;
    상기 예비제1도전패턴을 식각하여 제1트렌치와 상기 제1트렌치 하부에 상기 제1트렌치보다 선폭이 작은 제2트렌치로 이루어진 트렌치에 의해 분리되는 제1도전패턴을 형성하는 단계;
    상기 제1트렌치의 측벽에 위치하면서 상기 제2트렌치를 갭필하는 절연막을 형성하는 단계; 및
    상기 제1트렌치를 부분 매립하는 제2도전패턴을 형성하는 단계
    를 포함하는 반도체장치 제조 방법.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제17항에 있어서,
    상기 제1트렌치와 제2트렌치로 이루어진 트렌치를 형성하는 단계는,
    상기 예비제1도전패턴을 일부 식각하여 제1트렌치를 형성하는 단계;
    상기 제1트렌치의 측벽에 희생스페이서를 형성하는 단계;
    상기 희생스페이서를 배리어로 상기 예비제1도전패턴이 분리되도록 식각하여 제2트렌치를 형성하는 단계
    를 포함하는 반도체장치 제조 방법.
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    제17항에 있어서,
    상기 제1도전패턴은 스토리지노드콘택플러그를 포함하고, 상기 제2도전패턴은 비트라인을 포함하는 반도체장치 제조 방법.
  20. 반도체기판 상에 예비제1도전패턴을 형성하는 단계;
    상기 예비제1도전패턴을 식각하여 제1트렌치와 상기 제1트렌치 하부에 상기 제1트렌치보다 선폭이 작은 제2트렌치로 이루어진 트렌치에 의해 분리되는 제1도전패턴을 형성하는 단계;
    상기 제2트렌치를 갭필하는 갭필절연막을 형성하는 단계;
    상기 제1트렌치의 측벽에 스페이서절연막을 형성하는 단계; 및
    상기 제1트렌치를 부분 매립하는 제2도전패턴을 형성하는 단계
    를 포함하는 반도체장치 제조 방법.
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Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140085657A (ko) * 2012-12-26 2014-07-08 에스케이하이닉스 주식회사 에어갭을 구비한 반도체장치 및 그 제조 방법
KR102057073B1 (ko) * 2013-07-26 2019-12-18 에스케이하이닉스 주식회사 트렌치 내부에 배치되는 비트라인 구조물을 구비하는 반도체 소자, 이를 포함하는 패키지, 모듈 및 시스템
KR102379370B1 (ko) * 2014-12-23 2022-03-28 인텔 코포레이션 비아 차단 층
KR102406716B1 (ko) * 2016-12-02 2022-06-07 삼성전자주식회사 반도체 장치 및 이의 제조 방법
CN110299360B (zh) 2018-03-22 2022-04-26 联华电子股份有限公司 半导体结构及其制作方法
KR20210037211A (ko) 2019-09-27 2021-04-06 삼성전자주식회사 반도체 장치 및 이의 제조 방법
CN114373755A (zh) * 2020-10-15 2022-04-19 长鑫存储技术有限公司 半导体器件、半导体结构及其形成方法
CN114725103B (zh) * 2021-01-05 2024-05-17 长鑫存储技术有限公司 位线接触结构的形成方法及半导体结构
US20220216217A1 (en) * 2021-01-05 2022-07-07 Changxin Memory Technologies, Inc. Method for forming bit line contact structure and semiconductor structure
EP4235788A4 (en) * 2021-03-01 2024-05-15 Changxin Memory Technologies, Inc. METHOD FOR MANUFACTURING SEMICONDUCTOR STRUCTURE AND SEMICONDUCTOR STRUCTURE
CN116133393B (zh) * 2021-09-13 2023-12-08 长鑫存储技术有限公司 半导体结构的形成方法及半导体结构

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100791343B1 (ko) * 2006-09-20 2008-01-03 삼성전자주식회사 반도체 소자 및 그 제조 방법

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100834739B1 (ko) * 2006-09-14 2008-06-05 삼성전자주식회사 반도체 소자 및 그 제조 방법
KR100900232B1 (ko) * 2007-05-22 2009-05-29 주식회사 하이닉스반도체 반도체 소자 및 그의 제조방법
KR20100045857A (ko) * 2008-10-24 2010-05-04 삼성전자주식회사 반도체 칩, 스택 모듈, 메모리 카드 및 반도체 칩의 제조 방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100791343B1 (ko) * 2006-09-20 2008-01-03 삼성전자주식회사 반도체 소자 및 그 제조 방법

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