KR102379370B1 - 비아 차단 층 - Google Patents

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Abstract

주어진 인터커넥트 층 내에서 선택 비아들을 절연하거나 전기적으로 격리하는 기술들이 개시되어, 전도성 라우팅은 그러한 동일 층 내의 다른 비아들 또는 인터커넥트들에 도달하기 위해 선택 격리된 비아들을 건너뛸 수 있다. 그러한 비아 차단 층은 필요에 따라 주어진 인터커넥트 내의 임의의 수의 위치들에서 선택적으로 구현될 수 있다. 비아 차단 층을 형성하는 절연체 재료의 선택적 퇴적을 용이하게 하기 위해 희생 패시베이션 층을 사용하는 제1 방법론, 비아 차단 층을 형성하는 절연체 재료의 선택적 퇴적을 용이하게 하기 위해 Ÿ‡ 리세서블 폴리머 제제들의 스핀 코팅을 사용하는 제2 방법론, 및 비아 차단 층을 형성하는 절연체 재료의 선택적 퇴적을 용이하게 하기 위해 나노입자 제제들의 스핀 코팅을 사용하는 제3 방법론을 포함하는, 비아 차단 층을 형성하는 기술들이 또한 제공된다. 컨포멀 퇴적 공정들과 전형적으로 연관되는 유해한 에칭 공정들이 회피된다.

Description

비아 차단 층{VIA BLOCKING LAYER}
집적 회로들의 제조에서, 인터커넥트들은 일반적으로 구리 이중 다마신 공정을 사용하여 반도체 기판 상에 형성된다. 그러한 공정은 전형적으로 트렌치가 유전체 층으로 에칭된 다음에 물리 기상 퇴적(physical vapor deposition)(PVD) 스퍼터링 공정을 사용하여 장벽/부착 층 및 시드 층으로 충전되는 것으로 시작된다. 그 다음, 전기도금 공정은 인터커넥트를 형성하기 위해 비아 및 트렌치에 구리 금속을 충전하는데 사용된다. 그러나, 디바이스 치수들이 축소되고 특징들이 더 좁아짐에 따라, 특징들의 종횡비는 더 어그레시브(aggressive)하게 된다. 전형적으로, 집적 회로 구조체의 주어진 층 내에 복수의 비아들이 있다. 구조체의 한 영역 내의 비아들은 하나 이상의 후속 유전체 층들을 통해 라우팅함으로써 구조체의 다른 영역들 내의 비아들 또는 인터커넥트들에 연결될 수 있다.
도 1은 본 개시내용의 일 실시예에 따라 구성되는 집적 회로 구조체를 예시한다.
도 2a 내지 도 2c는 본 개시내용의 일 실시예에 따라, 선택적 퇴적을 사용하여 비아 차단 층을 형성하는 다양한 공정 상세들을 예시한다.
도 2d 내지 도 2f는 도 2a 내지 도 2c에 도시된 예시적 공정들의 대안적 단면도들을 예시한다.
도 3a 내지 도 3d는 본 개시내용의 다른 실시예에 따라, 스핀 코팅을 사용하여 비아 차단 층을 형성하는 다양한 공정 상세들을 예시한다.
도 3e 내지 도 3h는 도 3a 내지 도 3d에 도시된 예시적 공정들의 대안적 단면도들을 예시한다.
도 4는 본 개시내용의 다양한 실시예들에 따라, 선택적 퇴적을 사용하여 비아 차단 층을 형성하는 추가 공정 상세들을 예시한다.
도 5는 본 개시내용의 다양한 실시예들에 따라, 스핀 코팅을 사용하여 비아 차단 층을 형성하는 추가 공정 상세들을 예시한다.
도 6a는 본 개시내용의 일 실시예에 따라, 비아 차단 층을 형성하는 스핀 코팅 기반 공정에 사용될 수 있는 나노입자들의 화학 구조를 예시한다.
도 6b는 본 개시내용의 일 실시예에 따라, 나노입자들에 의해 제조되는 비아 차단 층으로 구성되는 실제 인터커넥트 구조체의 주사 전자 현미경(scanning electron microscope)(SEM) 이미지들을 예시한다.
도 7은 본 개시내용의 일 실시예에 따라 구성되는 인터커넥트 구조체들을 포함하는 하나 이상의 집적 회로들에 의해 구현되는 컴퓨팅 시스템을 예시한다.
주어진 인터커넥트 층 내에서 선택 비아들을 절연하거나 전기적으로 격리하는 기술들이 개시되므로, 전도성 라우팅은 그러한 동일 층 내의 다른 비아들 또는 인터커넥트들에 도달하기 위해 그러한 선택 격리된 비아들을 건너뛸 수 있다. 그러한 비아 차단 층은 필요에 따라 주어진 인터커넥트 내의 임의의 수의 위치들에서 선택적으로 구현될 수 있다. 비아 차단 층을 형성하는 제1 실시예는 트렌치의 하단에서 금속을 커버하기 위해 트렌치 측벽들의 선택적 패시베이션 후에 절연체 재료의 선택적 퇴적을 포함한다. 패시베이션 층은 절연체 재료가 퇴적된 후에 제거되는 점에서, 본질적으로 희생적이고, 절연체 재료의 후속 퇴적이 트렌치 측벽들에 부착되는 것을 차단하거나 다른 방법으로 방지하는 임의의 재료들에 의해 구현될 수 있다. 비아 차단 층을 형성하는 제2 실시예는 Ÿ‡ 리세서블(wet-recessible) 절연체 재료들의 존재를 트렌치의 하단에서 금속에 효과적으로 제한하는 그러한 재료들의 사용을 포함한다. 하나의 그러한 경우에, 절연체 재료들은 비아 차단 층을 제공하기 위해, 경화 시에 매끄러운 유전체 필름으로 변화될 수 있는 폴리머 재료들의 에치 프리 Ÿ‡ 리세스(etch-free wet recess)에 의해 형성된다. 다른 그러한 경우에, 비아 차단 층에 대한 절연체 재료들은 유기 용매에 유전체 나노입자들 용액을 현탁함으로써 형성된다. 이러한 입자들은 비아 차단 층을 제공하기 위해, 제어가능하게 스핀 코팅되고 원하는 두께를 갖는 트렌치의 하단에 제한되고 경화 시에 매끄러운 절연 유전체 필름으로 최종적으로 변환될 수 있다.
일반적 개요
이전에 설명된 바와 같이, 전형적인 인터커넥트 구조체에서, 각각의 유전체 층, 또는 소위 층간 유전체(ILD) 층 내에 복수의 비아들이 있다. 종래에, 주어진 층의 한 영역 내의 비아들은 하나 이상의 후속 유전체 층들을 통해 라우팅함으로써 그러한 동일 층의 다른 영역들 내의 비아들 또는 인터커넥트들에 전기적으로 연결될 수 있다. 그러한 다층 라우팅은 집적 회로 구조체의 두께를 증가시키는 경향이 있고 추가적으로 복잡한 처리 단계들을 더 수반한다. 이것을 위해, 인터커넥트 라우팅 옵션들에 대한 요구가 있다.
따라서, 그리고 본 개시내용의 일 실시예에 따라, 주어진 ILD 층 내에서 선택 비아들을 절연하거나 전기적으로 격리하는 기술들이 제공되므로, 전도성 라우팅은 그러한 동일 ILD 층 내의 다른 비아들 또는 인터커넥트들에 도달하기 위해 그러한 선택 격리된 비아들을 건너뛸 수 있다. 통상, 그러한 측방 전도성 인터커넥트는 비격리된 비아들 사이의 비의도된 단축이 발생함에 따라, 가능하지 않다. 따라서, 그리고 이러한 개시내용을 고려하여 이해되는 바와 같이, 본원에 제공되는 기술들은 주어진 인터커넥트 구조체의 각각의 ILD 층 내에서 더 많은 라우팅 옵션들을 허용한다. 선택적으로 도포된 절연체 층은 예를 들어 비교적 얇은, 패턴화된 전기 절연 유전체 필름으로 구현될 수 있다. 선택적으로 도포된 절연 층은 일반적으로 인버스 비아 커넥트 또는 안티 비아 또는 비아 차단 층으로 생각될 수 있다. 단순화의 목적들을 위해, 앞으로, 그러한 절연 층은 본원에서 비아 차단 층으로 언급된다.
비아 차단 층은 필요에 따라 주어진 인터커넥트 내의 임의의 수의 위치들에서 구현될 수 있다. 예를 들어, 비아 차단 층은 주어진 소스/드레인(source/drain)(S/D) 컨택트와 로컬 인터커넥트 사이에 제공될 수 있다. 더 일반적인 의미에서, 하나 이상의 개재 비아들은 그러한 동일 층 내의 2개의 외부 비아들이 재개되지만 전기적으로 격리된 비아들을 통해 이어지는 측방 전도성 인터커넥트에 의해 전기적으로 연결될 수 있도록 그러한 비아 차단 층과 전기적으로 격리될 수 있다. 그래서, 개재 비아 금속이 측방 전도성 인터커넥트와 접촉될 수 있지만, 개재 비아들 자체들은 비아 차단 층의 동작에 의해 전기적으로 단선된다. 다수의 다른 사용들 및 구성들은 이러한 개시내용을 고려하여 분명할 것이다. 이러한 개시내용을 고려하여 더 이해되는 바와 같이, 주어진 ILD 층 내의 비아들이 우회되거나 뛰어넘게 되거나 다른 방법으로 전기적으로 격리되는 것을 허용함으로써, ILD 층 내의 라우팅은 게이트 방향에 더 직교(orthogonal to the gate direction)(OGD)하고, 게이트 방향과 더 평행(parallel to the gate direction)(PGD)할 수 있다. 그러한 직교성은 디바이스 아키텍처에 따라, 로컬 인터커넥트보다 위의 층들(때때로 M0 및 M1로 언급됨), 예컨대 층들(M2, M3 등)에 더 유익하다. 이것은 결국 더 많은 인터 셀(PGD) 및 인트라 셀(OGD) 라우팅 자원들 및 유연성을 허용하고, 블록 밀도를 크게 증가시킨다.
이러한 개시내용을 고려하여 더 이해되는 바와 같이, 종래의 기술들 예컨대 컨포멀 퇴적 후에 리소그래피 또는 에치 단계들을 사용하여 인터커넥트 내의 특정 위치에서 비아 차단 층을 패턴화하거나 퇴적하는 것은 매우 곤란할 것이다. 예를 들어, 그러한 종래의 공정들의 에치 요건들은 비교적 엄격하고 다른 구성요소들을 손상시킬 수 있다. 더욱이, 트렌치 벽들 상의 컨포멀 퇴적은 증가된 종횡비로 인해 후속 갭 충전들의 곤란함을 증가시킨다. 이것을 위해, 그리고 일 실시예에 따라, 주어진 트렌치의 하단에서의 금속이 절연체 재료의 층(또는 안티 비아 또는 인버스 비아)으로 선택적으로 캡핑되거나 다른 방법으로 커버되는 것을 허용하고, 절연체 재료에 의해 트렌치의 측벽들을 변질시키지 않는 방법론이 본원에 제공된다. 따라서, 비아 및 상부 트렌치에 나중에 제공되는 금속은 기본 금속으로부터 전기적으로 격리된다. 그러므로, 선택적으로 제공된 절연체 재료는 비아 차단 층으로 언급된다.
비아 차단 층이 요구되는 위치들에 절연체 재료를 퇴적하는 제1 실시예는 트렌치 측벽들의 선택적 패시베이션 후에 트렌치의 하단으로의 절연체 재료의 선택적 원자 층 퇴적(atomic layer deposition)(ALD)을 포함한다. 일부 그러한 실시예들에서, 선택적 패시베이션은 트렌치 측벽들에만 선택적으로 적용된다. 다른 실시예들에서, 선택적 패시베이션은 트렌치 측벽들 및 하단 둘 다에 적용되지만, 그 다음에 트렌치 하단으로부터 선택적으로 제거된다. 임의의 그러한 경우들에서, 패시베이션 층은 절연체 재료가 퇴적된 후에 제거되는 점에서, 본질적으로 희생적이고, 절연체 재료의 후속 퇴적이 트렌치 측벽들에 부착되는 것을 방지하는 임의의 재료들에 의해 구현될 수 있다. 예시적 실시예에 따르면, 희생 패시베이션 층은 자기 조립 단분자층들(self-assembled monolayers; SAMs)을 사용하여 유전체들만을 선택적으로 패시베이션함으로써 달성된다. 이러한 개시내용을 고려하여 이해되는 바와 같이, 그러한 접근법은 유전체들(트렌치 측벽들) 상에서 ALD 퇴적을 차단하지만 금속(트렌치 하단) 상에서 매끄러운 절연 필름의 퇴적을 유지한다. 절연체 재료는 예를 들어 일부 실시예들에서 하이-k 유전체 재료일 수 있다. 다른 실시예들은 임의의 적절한 절연체 재료들, 예컨대 이산화 실리콘을 사용할 수 있다. 이러한 방식으로(예를 들어, 비아 차단 층을 위해 측벽들 및 하이-k 유전체을 보호하기 위해 희생 패시베이션을 사용하여) 형성되는 비아 차단 층들의 두께는 일 실시예에서 다음 실시예까지 변화될 수 있고 인자들 예컨대 사용되는 절연체 재료의 유전체 상수 및 제조되는 인터커넥트 또는 집적 회로의 특정 노드와 연관되는 전류/전압 프로파일에 의존할 것이지만, 일부 그러한 예시적 실시예들에서, 비아 차단 층의 두께는 2 내지 3nm의 범위이다.
비아 차단 층이 요구되는 위치들에 절연체 재료를 퇴적하는 제2 실시예는 절연되거나 다른 방법으로 전기적으로 격리되는 금속 상에, 그러한 유전체 재료의 존재를 트렌치의 하단에 제한하는 Ÿ‡ 리세서블 유전체들의 사용을 포함한다. 하나의 그러한 경우에, 절연체 재료들은 비아 차단 층을 제공하기 위해, 경화 시에 매끄러운 유전체 필름으로 최종적으로 변화될 수 있는 폴리머 재료들의 에치 프리 Ÿ‡ 리세스에 의해 형성된다. 다른 그러한 경우에, 비아 차단 층에 대한 절연체 재료들은 유기 용매에 금속 산화물 나노입자들 용액을 현탁함으로써 형성된다. 이러한 입자들은 비아 차단 층을 제공하기 위해, 제어가능하게 스핀 코팅되고 원하는 두께를 갖는 트렌치의 하단에 제한되고 경화 시에 매끄러운 절연 유전체 필름으로 최종적으로 변환될 수 있다. 이러한 방식으로(예를 들어, 비아 차단 층에 대한 폴리머 또는 나노입자 제제들의 스핀 코팅을 사용하여) 형성되는 비아 차단 층들의 두께는 일 실시예에서 다음 실시예까지 변화될 수 있고 인자들 예컨대 사용되는 절연체 재료 및 특정 회로 노드와 연관되는 전류/전압 프로파일에 의존할 것이지만, 일부 그러한 예시적 실시예들에서, 비아 차단 층의 두께는 5 내지 10nm의 범위이다.
따라서, 일 실시예에 따라, 컨포멀 퇴적에 대한 요구 없이 원하는 위치들에 비아 차단 층들을 구성하는 것에 의해 어그레시브 에치 공정들을 제거하는 기술들이 제공된다. 기술들은 또한 결국 금속 충전을 더 곤란하게 하는(예컨대 충전 금속 퇴적이 트렌치의 상단에서 핀치 오프를 초래하는 것에 의해, 트렌치 하단에서 비충전된 보이드를 남기는 경우) 더 높은 종횡비를 야기하는 트렌치 측벽들 상의 퇴적을 방지한다. 다수의 구성들 및 실시예들은 이러한 개시내용을 고려하여 분명할 것이다.
시스템 아키텍처
도 1은 본 개시내용의 일 실시예에 따라 구성되는 집적 회로 구조체를 예시한다. 알 수 있는 바와 같이, 구조체는 디바이스 층 및 그 안에 금속 특징들을 갖는 다수의 ILD 층들을 포함한다. 구조체는 예를 들어 메모리 예컨대 동적 랜덤 액세스 메모리(dynamic random access memory)(DRAM)일 수 있다. 알 수 있는 바와 같이, 기판의 디바이스 층은 그 안에 통합되는 다양한 메모리 셀 구성요소들, 예컨대 액세스 트랜지스터(T) 및 워드 라인(WL)으로 구성된다. 그러한 메모리 디바이스들은 전형적으로 복수의 비트 셀들을 포함하며, 각각의 셀은 일반적으로 워드 라인에 의해 게이팅되는 액세스 트랜지스터를 통해 비트라인에 통신 결합되는 저장 커패시터를 포함한다. 도시되지 않은 다른 전형적인 메모리 구성요소들 및 특징들(예를 들어, 행 및 열 선택 회로, 감지 회로, 전력 선택 회로 등)이 또한 포함될 수 있다.
각각의 ILD 층은 유전체 재료 내에 형성되는 다양한 금속 라인들(M1, M1', 및 M1", M2, M2', 및 M2") 및 대응하는 비아들(V0, V0', V0", V1, V1', 및 V1")을 포함한다. 도시되는 레이아웃은 임의의 특정 특징 간격 또는 밀도를 내포하도록 의도되지 않는다는 점을 주목한다. 오히려, 이러한 레이아웃은 단순히 임의적 예이고, 임의의 수의 레이아웃 설계들은 본 개시내용의 일 실시예로부터 이득을 얻을 수 있으며, 비아 차단 층들은 본원에 설명된 바와 같이 형성된다. 이러한 예시적 구조체에서의 각각의 ILD 층은 일반적으로 때때로 행해지는 바와 같이, 에치 스톱 층에 의해 이웃 층들로부터 격리되거나 다른 방법으로 구별된다. 게다가, 이러한 예시적 실시예의 각각의 금속 라인 및 비아는 ILD로의 금속의 이동을 방지하기 위해 장벽 층으로 구성된다. 다른 실시예들은 더 적거나 더 많은 그러한 층들(예를 들어, 장벽 층들, 부착 층들, 및/또는 라이너들)을 포함할 수 있다.
이러한 특정 예시적 실시예에서, 비아(V1')는 비아 차단 층(101)에 의해 기본 금속 라인(M1')으로부터 전기적으로 격리된다. 그러므로, 비아(V1')는 격리된/스킵된 비아(105)로 더 지정된다. 본원에 설명되는 바와 같이, 차단 층(101)은 그러한 특정 비아가 뛰어넘게 되는 것을 허용하기 위해 비아와 그것의 이웃 도체 사이에서 전기 접촉을 차단하는 절연체 층이다. 이와 같이, 도 1에 도시된 이러한 예시적 구성에서, 측방 인터커넥트(103)는 금속 라인(M2')을 넘어섬으로써(또는, 경우에 따라, 금속 라인(M2')을 통과함으로써) 금속 라인(M2)을 금속 라인(M2")에 전기적으로 연결하며, 금속 라인(M2')은 격리된/스킵된 비아(105)의 동작에 의해 전기적으로 격리된다. 금속 라인(M2')은 여전히 금속으로 충전되고 모든 다른 금속 라인들과 같이 처리될 수 있지만, 그것은 기본 회로로부터 전기적으로 격리된다는 점을 주목한다. 마찬가지로, 측방 인터커넥트(103)는 금속 라인(M2')을 직접 효과적으로 통과하거나 다른 방법으로 금속 라인(M2')과 전도 접촉할 수 있다는 점을 주목한다.
이해되는 바와 같이, 그러한 비아 차단 층들(101)은 주어진 인터커넥트 구조체의 임의의 부분에 제공될 수 있고, 본 개시내용은 임의의 특정 위치에 제한되도록 의도되지 않는다. 더 이해되는 바와 같이, 본원에 제공되는 바와 같은 비아 차단 층(101)은 임의의 수의 형상들 및 프로파일들을 갖고 평면일 필요는 없을 수 있다. 오히려, 다른 실시예들에서, 비아 차단 층(101)은 비평면이고 수직 단면들, 수평 단면들, 대각선 단면들, 및/또는 원형 또는 만곡 단면들을 포함할 수 있다. 비아 차단 층들(101)도 그것의 전체 길이를 통해 균일한 두께를 가질 필요는 없다. 이것을 위해, 비아 차단 층들(101)은 집적 회로의 단락 또는 장애 동작을 야기하는 것 없이 대응하는 도체가 뛰어넘게 될 수 있도록 전기 절연/격리 효과를 제공하기만 하면, 임의의 수의 프로파일들, 형상들, 및 외형들로 형성될 수 있다. 따라서, 다수의 라우팅 방식들이 가능하다.
도 2a 내지 도 2f는 본 개시내용의 일 실시예에 따라, 선택적 퇴적 및 예시적 최종 구조체들을 사용하여 비아 차단 층을 형성하는 다양한 공정 상세들을 예시한다. 이러한 개시내용을 고려하여 이해되는 바와 같이, 본원에 제공되는 기술들은 평면 토폴로지들 및 비평면 토폴로지들 예컨대 핀 기반 트랜지스터들, 나노 와이어 기반 트랜지스터들, 및 나노리본 기반 트랜지스터들을 포함하는, 임의의 타입의 트랜지스터 토폴로지를 포함하는 집적 회로를 제조하기 위해 사용될 수 있다. 이러한 예시적 실시예에서, 핀 기반 토폴로지를 가정하며, 도 2a 내지 도 2c는 핀 영역의 단면 측면도들을 도시하고, 도 2d 내지 도 2f는 소스/드레인 영역의 대안적 단면 측면도들(도 2a 내지 도 2c의 도면으로부터 90도 회전되는 도면)을 도시한다. 일반적으로, 달리 지시되지 않는 한, 하향으로 가는(좌측에서 우측으로의) 대각선 크로스 해치 부분들은 유전체 재료들(예를 들어, 이산화 실리콘, 질화 실리콘, 하이-k 유전체들, 및 로우-k 유전체들과 같음) 및 에치 스톱들(예를 들어, 질화 실리콘)이고, 명료하거나 비음영된 부분들은 전도성 재료들(예를 들어, 금속들 예컨대 은, 금, 텅스텐, 티탄, 및 그것의 합금들)이다. 더 알 수 있는 바와 같이, 상향으로 가는(좌측에서 우측으로의) 대각선 크로스 해치 부분들은 예를 들어 실리콘, 게르마늄, SiGe, III-V 재료들, 또는 일부 다른 적절한 기판/핀 재료일 수 있는 반도체 핀들(도 2d 내지 도 2f에 최상으로 도시됨)이고, 수평 크로스 해칭은 비아 블로커 층들(예를 들어, 절연체 재료 예컨대 이산화 실리콘, 산화 하프늄, 하프늄 실리콘 산화물, 또는 다른 적절한 유전체 재료)을 표현한다. 이러한 개시내용을 고려하여 더 이해되는 바와 같이, 도시되는 예시적 구조체들의 특정 상세들은 임의의 방식으로 제한하도록 의도되지 않고 차단 층이 제공될 수 있는 상이한 맥락들을 나타내기 위해서만 제공된다. 실제로, 본원에 제공되는 바와 같은 비아 차단 층은 임의의 인터커넥트 구조체에 사용될 수 있고, 주위 집적 회로 구조체 자체는 특별히 관련되지 않는다. 그러므로, 그러한 주위 구조체의 설명은 제한된다.
도 2a 및 도 2d에서 알 수 있는 바와 같이, 예시적 공정 흐름은 마스크 재료(예를 들어, 포토레지스트, 탄소 하드 마스크, 또는 일부 다른 적절한 제작 재료)를 사용하여 비아 차단 영역을 패턴화하는 단계를 포함한다. 도 2b 및 도 2e는 노출된 비아 영역 내의 금속 상에 절연체 재료(비아 블로커)의 선택적 퇴적을 도시하며, 그것은 도 4를 참조하여 더 상세히 논의되는 바와 같이 선택적 패시베이션 층을 사용하여 달성될 수 있다. 이러한 접근법은 일부 그러한 실시예들에 따라, 트렌치 측벽들 상에 ALD 퇴적을 차단하지만 금속 상에 매끄러운 절연 하이-k 필름의 퇴적을 유지한다. 도 2c 및 도 2f는 마스크가 제거된 후의 구조체를 도시하며, 그것은 예를 들어 드라이 애쉬 다른 적절한 에치 공정에 의해 수행될 수 있다. 공정은 구조체의 상단에 걸쳐 이어지는 측방 전도성 인터커넥트를 효과적으로 생성하는 것에 의해 도시되는 제1 및 제3 비아를 연결하는 금속 충전 공정으로 계속될 수 있으며, 비아 차단 층은 중앙 비아가 뛰어넘게 되게 한다. 다른 특징들, 예컨대 장벽 층들 및 라이너들은 또한 트렌치에 제공될 수 있다.
이러한 실시예에서, 비아 블로커 층은 평면인 점을 주목한다. 다른 실시예들에서, 비아 차단 층은 비평면일 수 있다. 하나의 그러한 경우에, 비아 차단 층은 도시된 바와 같이 구성되지만, 또한 도 2e 및 도 2f에 도시된 2개의 중앙 개재 ILD 열들 위에 퇴적된다. 이전에 설명된 바와 같이, 비아 차단 층은 인터커넥트 구조체의 그러한 동일 층 내의 다른 비아들로부터 하나 이상의 비아들을 전기적으로 격리하기 위해 요구되는 임의의 형태로 구현될 수 있다.
도 3a 내지 도 3d는 본 개시내용의 다른 실시예에 따라, 스핀 코팅을 사용하여 비아 차단 층을 형성하는 다양한 공정 상세들을 예시한다. 비아 차단 층의 구조체 및 재료들 및 성질에 관한 도 2a 내지 도 2f에 대한 이전 관련 논의는 이해되는 바와 같이, 여기서 동등하게 적용가능하다. 도 3a 및 도 3e는 비아 블로커 재료(예를 들어, 하이-k 폴리머 재료, 또는 나노입자 라덴 제제, 또는 다른 적절한 스핀 온 절연체 코팅들)가 구조체 위로 스핀 코팅된 후의 최종 예시적 구조체를 도시한다. 도 3b 및 도 3f는 Ÿ‡ 리세스가 과잉 비아 블로커 재료를 제거하기 위해 수행된 후의 예시적 최종 구조체를 도시한다. 이러한 예시적 경우에, 비아 블로커 층은 금속 비아들이 전기적으로 격리되는 것에 더하여 개재 유전체 재료들을 넘어선다는 점을 주목한다(도 3f).
일 실시예에 따라, 도 3c 및 도 3g는 로컬 인터커넥트(또는 반도체의 다른 특징)에 대한 마스크를 패턴화한 후의 예시적 최종 구조체를 도시하고, 도 3d 및 도 3h는 과잉 비아 블로커 재료를 제거하는 Ÿ‡ 스트립 공정 후의 최종 구조체를 도시한다. 이러한 예시적 경우에, 마스크는 형성 공정을 더 원조하기 위해 에치 스톱 층을 포함한다는 점을 주목한다. 특히, 에치 스톱 재료들의 스트립 속도는 Ÿ‡ 스트립 화학적 성질에 대해, 비아 차단 재료의 스트립 속도보다 더 느리다. 비아 차단 층들을 제조하는 예시적 스핀 온 형성 공정들의 추가 상세들은 도 5에 대해 차례로 제공될 것이다.
방법론
도 4는 본 개시내용의 다양한 실시예들에 따라, 선택적 퇴적을 사용하여 비아 차단 층을 형성하는 추가 공정 상세들을 예시한다. 알 수 있는 바와 같이, 2개의 예시적 공정 흐름들이 제공된다(A 및 B). 일반적으로, 각각의 공정 흐름은 비아 차단 층을 위해 사용되는 후속적으로 퇴적되는 절연체 재료가 트렌치 측벽들에 부착되는 것을 방해하거나 다른 방법으로 방지하는 희생 패시베이션 층의 사용을 수반한다. 이러한 방식으로, 희생 패시베이션 층은 비아 차단 절연체 재료의 선택적 퇴적을 허용한다. 이해되는 바와 같이, 도 4는 ILD 층에 형성되는 트렌치만을 도시하기 위해 간략화되었으며, 금속은 트렌치의 기초가 되는 비아 차단 층에 의해 커버된다. 다수의 다른 구성들이 분명할 것이다. 예를 들어, 트렌치는 하부 비아 부분 및 더 넓은 상부 라인 부분을 가질 수 있다. 또한, 금속이 트렌치보다 아래에 도시되지만, 다른 실시예들에서, 금속은 실제로 트렌치 내에 있을 수 있다. 게다가, 트렌치 구성이 변화될 수 있다는 점을 주목한다. 예를 들어, 다른 실시예에서, 트렌치는 하부 금속을 포함하는 하부 비아 부분 및 충전 금속을 포함하는 상부 트렌치 부분을 갖는 이중 다마신 트렌치(예를 들어, 금속 라인 또는 다른 전도성 특징)이다. 그러한 실시예들에서, 하부 금속은 이중 다마신 트렌치의 하부 부분 내부에 있거나 그러한 트렌치의 하부 부분 아래에 있을 수 있다는 점을 주목한다. 또한, 트렌치는 하나 이상의 장벽 층들 또는 라이너들을 더 포함할 수 있다. 본원에 제공되는 기술들은 임의의 그러한 구성들에서 사용될 수 있다.
공정 흐름 A : 공정 흐름 A는 401에서 선택적 패시베이션을 포함하며, 희생 패시베이션 층은 트렌치 측벽들 상에만 제공되고 트렌치 하단 상에 제공되지 않는다. 따라서, 트렌치의 하단에서의 금속은 희생 패시베이션 층에 의해 커버되지 않은 채로 남겨진다. 공정 흐름은 비아 차단 층(101)을 형성하는 절연체 재료의 선택적 퇴적을 형성하는 403에서 계속된다. 일부 예시적 실시예들에서, 선택적으로 퇴적된 절연체 재료는 예를 들어 임의의 적절한 산화물 예컨대 SiO2 또는 하이-k 게이트 유전체 재료들일 수 있다. 공정 흐름 A는 패시베이션 제거를 갖는 405에서 계속된다.
공정 흐름 B : 공정 흐름 B는 402에서 트렌치의 비선택적 패시베이션을 포함하며, 희생 패시베이션 층은 트렌치 측벽들 및 트렌치 하단 상에 둘 다 제공된다. 공정 흐름은 트렌치 하단으로부터 패시베이션 층의 선택적 제거를 포함하는 404에서 계속되며, 그것은 예를 들어 방향성(이방성) 에치를 통해 달성될 수 있다. 공정 흐름은 비아 차단 층(101)을 형성하는 절연체 재료의 선택적 퇴적을 포함하는 406에서 계속된다. 일부 예시적 실시예들에서, 선택적으로 퇴적된 절연체 재료는 예를 들어 임의의 적절한 산화물 예컨대 SiO2 또는 하이-k 게이트 유전체 재료들일 수 있다. 공정 흐름 B는 패시베이션 제거를 갖는 408에서 계속된다.
403 및 406에 퇴적되는 절연체 재료를 위해 사용될 수 있는 하이-k 유전체 재료들의 예들은 예를 들어, 산화 하프늄, 하프늄 실리콘 산화물, 산화 란타늄, 란타늄 알루미늄 산화물, 산화 지르코늄, 지르코늄 실리콘 산화물, 산화 탄탈룸, 산화 티탄, 바륨 스트론튬 티탄 산화물, 바륨 티탄 산화물, 스트론튬 티탄 산화물, 산화 이트륨, 산화 알루미늄, 납 스칸듐 탄탈룸 산화물, 및 납 아연 니오브산염을 포함한다. 일부 실시예들에서, 어닐링 공정은 하이-k 재료가 사용될 때 품질을 개선하기 위해 비아 차단 층(101) 상에 수행될 수 있다. 일반적으로, 비아 차단 층(101)의 두께는 그것의 인접 금속 인터커넥트 특징으로부터 타켓팅된 비아를 전기적으로 격리하기에 충분해야 한다.
이러한 개시내용을 고려하여 이해되는 바와 같이, 403 및 406에서의 선택적 퇴적은 401 또는 402에서 희생 차단 층을 우선 퇴적함으로써 제작될 수 있다. 일 실시예에서, 희생 패시베이션 층은 하이-k 또는 다른 절연체 필름(비아 블로커)이 요구되지 않는 트렌치 표면들 상의 자기 조립 단분자층(SAM)에 의해 구현된다. 유전체 표면들(예컨대 트렌치 측벽들)에 우선적으로 부착되는 SAM들은 예를 들어 실란 화학적 성질들 예컨대 긴 알칸(옥타데실 트리클로로실란, 트리메톡시(옥타데실)실란 등) 또는 플로로카본(트리에톡시(3,3,4,4,5,5,6,6,7,7,8,8,9,9,10,10,10-헵타데카플로로데실, 1-(3,3,4,4,5,5,6,6,7,7,8,8,9,9,10,10,10-헵타데카플로로데실-N,N,N',N',N",N"-헥사메틸실란트리아민 등) 실란, 체인들을 갖는 클로로-, 알콕시-, 및 아미노 실란들로 제조될 수 있다. 이해되는 바와 같이, 탄소 체인 길이는 일 실시예에 따라, 10 탄소들에서 20 탄소들까지 변화될 수 있다. 트렌치 하단에서 비아 차단 재료의 선택적 퇴적을 허용하는 다른 적절한 희생 패시베이션 재료들은 이러한 개시내용을 고려하여 분명할 것이다.
하나의 특정 예시적 실시예에서, 패시번트(passivant) 분자들은 거의 모든 금속 표면이 차단/격리되는 것을 방해하는 블랭킷 단분자층을 형성한다. 다른 두께들은 또한 패시베이션 층을 위해 사용되는 재료에 따라, 사용될 수 있다. 패시베이션 층의 선택도가 예를 들어 금속 및 유전체 표면들 둘 다 상에서 패시번트의 가능한 반응도로 인해 충분하지 않으면, 이 때 열 어닐링(예를 들어, 450℃, 30 분 동안) 및 Ÿ‡ 에치(예를 들어, 50:1 HF:H20, 1 분 동안) 중 적어도 하나는 유전체 부분(트렌치 측벽들) 상에서 패시베이션을 유지하면서 금속 표면 상에 반응되는 임의의 패시번트를 완전히 제거하기 위해 사용될 수 있다.
비아 차단 층(101)에 대한 절연체 재료가 퇴적된 후에, 405 및 408에서의 패시베이션 층의 제거는 예를 들어 450℃보다 더 높은 온도들에서의 열 처리들 중 적어도 하나에 의해 그리고 다른 Ÿ‡ 에치 조건들에 의해 수행될 수 있다. 예를 들어, 하나의 예시적 실시예에서, 희생 패시베이션 층은 자기 조립 단분자층들에 의해 구현되고 임의의 습식 방법에 의해, 예컨대 기판과 단분자층 사이의 공유 결합을 파괴하기 위해 산화 또는 환원제를 사용하여, 기판의 매우 얇은 층을 에칭하는 것에 의해 분자들을 방출함으로써 제거될 수 있다. 최종 비아 차단 층(101)은 수개의 예시적 실시예들에 따라, 예를 들어 0.5 내지 10 nm, 또는 1 내지 5 nm, 또는 2 내지 3 nm 범위의 두께를 가질 수 있다.
하이-k 재료들 예컨대 SAM 기반 패시베이션 층 차단과 융화가능한 Hf02 또는 Zr02를 퇴적하는데 적절한 다수의 저온 ALD 공정들이 있다. 예를 들어, 테트라키스(디메틸아미도) 하프늄은 아래의 방정식 1에 의해 더 표시되는 바와 같이, 양호한 전기/누출 성질들을 갖는 Hf02 필름들을 생성하기 위해 ALD 공정에 있어서 250℃에서 물과 반응할 것이다.
Figure 112017049180082-pct00001
(방정식 1)
비아 차단 층(101)이 제공되면, 후속 금속 충전 퇴적 공정은 인터커넥트 층에서 충전하기 위해 수행될 수 있으며, 비아 차단 층(101)은 트렌치가 이전에 설명된 바와 같이 전기적으로 격리되고 뛰어넘게 되는 것을 허용한다. 그러한 층에 대한 다른 공정들, 예컨대 CMP 기반 평탄화 및 에치 스톱 층의 퇴적은 이러한 개시내용을 고려하여 분명할 것이다.
도 5는 본 개시내용의 다양한 실시예들에 따라, 스핀 코팅을 사용하여 비아 차단 층을 형성하는 추가 공정 상세들을 예시한다. 알 수 있는 바와 같이, 2개의 예시적 공정 흐름들(A 및 B)이 제공된다. 일반적으로, 각각의 공정 흐름은 비아 차단 층을 위해 사용되는 절연체 재료를 퇴적하는 스핀 코팅 공정의 사용을 수반한다. 이해되는 바와 같이, 도 5는 ILD 층에 형성되는 트렌치만을 도시하기 위해 간략화되었으며, 금속은 트렌치의 기초가 되는 비아 차단 층에 의해 커버된다. 다수의 다른 구성들이 분명할 것이다. 예를 들어, 트렌치는 하부 비아 부분 및 더 넓은 상부 라인 부분을 가질 수 있다. 또한, 금속이 트렌치 아래에 도시되지만, 다른 실시예들에서, 금속은 실제로 트렌치 내에 있을 수 있다. 또한, 트렌치는 하나 이상의 장벽 층들 또는 라이너들을 더 포함할 수 있다. 본원에 제공되는 기술들은 임의의 그러한 구성들에서 사용될 수 있다.
공정 흐름 A : 공정 흐름 A는 501에서 나노입자 제제의 스핀 코팅을 포함하는 것에 의해, 비아 차단 층(101)을 형성하는 나노입자 라덴 절연체 재료의 퇴적을 제공한다. 일부 예시적 실시예들에서, 스핀 온 나노입자들 제제는 예를 들어, 몇 가지 예를 들면 HfOx, ZrOx, TiOx, WOx, TaOx, 및 CeOx를 포함한다. 하나의 특정 예시적 경우에, 하프늄 산화물 나노입자들은 공통 유기 스피닝 용매들에서 용해도를 촉진하기 위해 메타크릴레이트 및 벤조에이트 리간드들의 혼합으로 코팅된다. 도 6a는 그러한 Hf-BZA 나노입자들의 화학 구조를 예시한다. 이해되는 바와 같이, 입자 크기는 일 실시예에서 다음 실시예까지(예를 들어, 1 내지 10nm) 변화될 수 있지만, 하나의 예시적 경우에 나노입자들의 직경은 좁은 트렌치들의 양호한 갭 충전을 가능하게 하기 위해 1 내지 2 nm 범위이다. 하나의 특정 예시적 그러한 공정 흐름에서, 프로필렌 글리콜 모노메틸 에테르 아세테이트 또는 소위 PGMEA 내의 희석된 나노입자 용액(예를 들어, PGMEA 내의 1.6 wt% 입자들)은 나노입자들이 트렌치의 하단으로 정착되는 것을 허용하기 위해, 웨이퍼 위로 분배되고 ~5 sec 동안 퍼들링된 다음에, 파생된다. 예시적 공정 흐름 A는 나노입자 용액의 과잉 용매를 (예를 들어, 110℃, 60 초 동안) 제거하는 503에서의 저온 소프트 베이크 후에, 비아 차단 층(101)을 형성하기 위해 유기 리간드들을 제거하고 하프늄 산화물 코어를 (예를 들어, 400 내지 450℃, 1 내지 2 시간 동안) 열 가교하는 505에서의 고온 하드 베이크로 더 계속된다.
공정 흐름 B : 공정 흐름 B는 502에서 Ÿ‡ 리세서블 폴리머 제제의 스핀 코팅을 포함하는 것에 의해, 비아 차단 층(101)을 형성하는 폴리머 라덴 절연체 재료의 퇴적을 제공한다. 일부 예시적 실시예들에서, 스핀 온 폴리머 제제는 예를 들어 HfOx, ZrOx, TiOx, WOx, TaOx, 및 CeOx를 포함한다. 더 알 수 있는 바와 같이, 스핀 코팅에 의해 기존 트렌치들에 퇴적되는 폴리머 라덴 절연체 재료는 오버버든(overburden)을 형성할 수 있다. 공정 흐름은 과잉 용매를 (예를 들어, 80 내지 250℃, 1 내지 30 분 동안) 제거하는 504에서의 소프트 베이크로 계속되고, 원하는 정도의 두께 균일성을 제공하기 위해 평탄화를 더 포함할 수 있다. 공정 흐름은 폴리머 라덴 절연체 재료를 원하는 두께로 리세스하는 506에서의 Ÿ‡ 리세스로 계속된다. 하나의 예시적 실시예에서, 예를 들어, 유기 용매(예를 들어, PGMEA, 테트라메틸암모늄 히드록시드 또는 소위 TMAH, 에틸 락테이트, 톨루엔, 메틸 에틸 케톤, 부틸 아세테이드, 아세톤, 메톡시벤젠, 또는 다른 비극성 용매들)에서의 재료의 제어된 용해는 폴리머 라덴 절연체 재료를 원하는 두께로 리세스하기 위해 사용된다. 최종적으로, 웨이퍼는 나머지 재료를 고밀화하고 가교하기 위해 고온 경화를 (예를 들어, 400 내지 450℃, 1 내지 2 시간 동안) 받는다.
그러한 스핀 코팅 기반 공정 흐름들에서 기인하는 최종 비아 차단 층(101)은 수개의 예시적 실시예들에 따라, 예를 들어 2 내지 15 nm, 또는 4 내지 12 nm, 또는 5 내지 10 nm 범위의 두께를 가질 수 있다. 도 6b는 일 실시예에 따라, 도 5의 공정 흐름 A에 따른 스핀 코팅된 나노입자들에 의해 제조되는 비아 차단 층(101)으로 구성되는 실제 인터커넥트 구조체의 주사 전자 현미경(SEM) 이미지들을 예시한다. 이러한 예시적 차단 층(101)은 나노입자들을 갖는 Hf02 필름에 의해 구현된다.
도 4를 참조하여 설명되는 바와 같이, 도 5에 도시된 비아 차단 층(101)이 제공되면, 후속 금속 충전 퇴적 공정은 인터커넥트 층에서 충전하기 위해 수행될 수 있으며, 비아 차단 층(101)은 그러한 트렌치가 이전에 설명된 바와 같이 전기적으로 격리되고 뛰어넘게 되는 것을 허용한다. 그러한 층에 대한 다른 공정들, 예컨대 장벽 층들의 퇴적, CMP 기반 평탄화, 및 에치 스톱 층의 퇴적은 이러한 개시내용을 고려하여 분명할 것이다.
예시적 시스템
도 7은 본 개시내용의 예시적 실시예에 따라 구성되고 및/또는 다른 방법으로 제조되는 인터커넥트 구조체들을 포함하는 하나 이상의 집적 회로들에 의해 구현되는 컴퓨팅 시스템(700)을 예시한다. 알 수 있는 바와 같이, 컴퓨팅 시스템(700)은 머더보드(702)를 수용한다. 머더보드(702)는 프로세서(704) 및 적어도 하나의 통신 칩(706)을 포함하지만 이들에 제한되지 않는 다수의 구성요소들을 포함할 수 있으며, 그것의 각각은 머더보드(702)에 물리적으로 그리고 전기적으로 결합되거나, 그 안에 다른 방법으로 통합될 수 있다. 이해되는 바와 같이, 머더보드(702)는 예를 들어 시스템(700)의 메인 보드 또는 메인 보드 상에 실장되는 도터보드 또는 전용 보드 등이든지, 임의의 인쇄 회로 보드일 수 있다. 그것의 응용들에 따라, 컴퓨팅 시스템(700)은 머더보드(702)에 물리적으로 그리고 전기적으로 결합될 수 있거나 결합되지 않을 수 있는 하나 이상의 다른 구성요소들을 포함할 수 있다. 이러한 다른 구성요소들은 휘발성 메모리(예를 들어, DRAM), 비휘발성 메모리(예를 들어, ROM), 그래픽 프로세서, 디지털 신호 프로세서, 암호 프로세서, 칩셋, 안테나, 디스플레이, 터치스크린 디스플레이, 터치스크린 컨트롤러, 배터리, 오디오 코덱, 비디오 코덱, 전력 증폭기, 위성 위치 확인 시스템(global positioning system)(GPS) 디바이스, 나침반, 가속도계, 자이로스코프, 스피커, 카메라, 및 대량 저장 디바이스(예컨대 하드 디스크 드라이브, 콤팩트 디스크(compact disk)(CD), 디지털 다기능 디스크(digital versatile disk)(DVD) 등)를 포함할 수 있지만, 이들에 제한되지 않는다. 컴퓨팅 시스템(700)에 포함되는 구성요소들 중 어느 것은 대응하는 비아 차단 층들(101)에 의해서 하나 이상의 격리된/스킵된 비아들(105)을 갖는 인터커넥트와 같은, 본원에 다양하게 설명되는 바와 같은 하나 이상의 전도성 인터커넥트 특징들로 구성되는 하나 이상의 집적 회로 구조체들을 포함할 수 있다. 이러한 집적 회로 구조체들은 예를 들어 인터커넥트들을 포함하는 온보드 프로세서 캐시 또는 메모리 어레이 또는 다른 회로 특징을 구현하기 위해 사용될 수 있다. 일부 실시예들에서, 다수의 기능들은 하나 이상의 칩들에 통합될 수 있다(예를 들어, 실례를 위해 통신 칩(706)은 프로세서(704))의 일부이거나 다른 방법으로 프로세서에 통합될 수 있다는 점을 주목함).
통신 칩(706)은 컴퓨팅 시스템(700)으로 그리고 컴퓨팅 시스템으로부터 데이터의 전송을 위해 무선 통신들을 가능하게 한다. 용어 "무선" 및 그것의 파생어들은 변조된 전자기 방사의 사용 동안 비고체 매체를 통해 데이터를 통신할 수 있는 회로들, 디바이스들, 시스템들, 방법들, 기술들, 통신 채널들 등을 설명하기 위해 사용될 수 있다. 용어는 연관된 디바이스들이 임의의 와이어들을 포함하지 않는 것을 암시하지 않지만, 일부 실시예들에서 그들은 그렇지 않을 수 있다. 통신 칩(706)은 3G, 4G, 5G 이상으로 지정되는 임의의 다른 무선 프로토콜들뿐만 아니라, Wi-Fi(IEEE 802.11 계열), WiMAX(IEEE 802.16 계열), IEEE 802.20, 롱 텀 에볼루션(long term evolution)(LTE), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, 블루투스, 그것의 파생어들을 포함하지만 이들에 제한되지 않는 다수의 무선 표준들 또는 프로토콜들 중 어느 것을 구현할 수 있다. 컴퓨팅 시스템(700)은 복수의 통신 칩들(706)을 포함할 수 있다. 예를 들어, 제1 통신 칩(706)은 더 짧은 범위 무선 통신들 예컨대 Wi-Fi 및 블루투스에 전용일 수 있고 제2 통신 칩(706)은 더 긴 범위 무선 통신들 예컨대 GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO, 및 다른 것들에 전용일 수 있다.
컴퓨팅 시스템(700)의 프로세서(704)는 프로세서(704) 내에 패키지화되는 집적 회로 다이를 포함한다. 본 개시내용의 일부 실시예들에서, 프로세서의 집적 회로 다이는 본원에 다양하게 설명되는 바와 같이 하나 이상의 전도성 인터커넥트 특징들로 구성되는 하나 이상의 집적 회로 구조체들에 의해 구현되는 온보드 메모리 회로를 포함한다. 용어 "프로세서"는 예를 들어 전자 데이터를 레지스터들 및/또는 메모리에 저장될 수 있는 다른 전자 데이터로 변환하기 위해 레지스터들 및/또는 메모리로부터 전자 데이터를 처리하는 임의의 디바이스 또는 디바이스의 일부를 언급할 수 있다.
통신 칩(706)은 또한 통신 칩(706) 내에 패키지화되는 집적 회로 다이를 포함할 수 있다. 일부 그러한 예시적 실시예들에 따르면, 통신 칩의 집적 회로 다이는 본원에 다양하게 설명되는 바와 같이 형성되는 하나 이상의 집적 회로 구조체들(예를 들어, 하나 이상의 비아 차단 층들을 갖는 인터커넥트)에 의해 구현되는 하나 이상의 디바이스들을 포함한다. 이러한 개시내용을 고려하여 이해되는 바와 같이, 다중 표준 무선 능력은 프로세서(704)에 직접 통합될 수 있다는 점을 주목한다(예를 들어, 임의의 칩들(706)의 기능성은 개별 통신 칩들을 갖는 것보다는 오히려, 프로세서(704)에 통합됨). 게다가, 프로세서(704)는 그러한 무선 능력을 갖는 칩 셋일 수 있다는 점을 주목한다. 요약하면, 임의의 수의 프로세서들(704) 및/또는 통신 칩들(706)이 사용될 수 있다. 마찬가지로, 임의의 하나의 칩 또는 칩 셋은 그 안에 통합되는 다수의 기능들을 가질 수 있다.
다양한 구현들에서, 컴퓨팅 시스템(700)은 랩톱, 넷북, 노트북, 스마트폰, 태블릿, 개인 휴대용 정보 단말기(personal digital assistant)(PDA), 울트라 모바일 PC, 모바일 전화, 데스크톱 컴퓨터, 서버, 프린터, 스캐너, 모니터, 셋톱 박스, 엔터테인먼트 제어 유닛, 디지털 카메라, 휴대용 뮤직 플레이어, 또는 디지털 비디오 레코더일 수 있다. 추가 구현들에서, 시스템(700)은 본원에 다양하게 설명되는 바와 같이, 데이터를 처리하거나 하나 이상의 전도성 인터커넥트 특징들로 구성되는 집적 회로 특징들을 이용하는 임의의 다른 전자 디바이스일 수 있다.
추가 예시적 실시예들
이하의 예들은 다수의 순열들 및 구성들이 분명해지는 추가 실시예들과 관련된다.
예 1은 집적 회로 디바이스이다. 디바이스는 내부에 복수의 트렌치들이 형성된 층간 유전체(interlayer dielectric)(ILD) 층을 포함하며, 각각의 트렌치는 측벽들 및 하부 금속에 의해 정의되는 하단을 갖는다. 디바이스는 복수의 트렌치들에 포함되는 중앙 트렌치의 하단 상에 절연체 층을 더 포함하며, 절연체 층은 중앙 트렌치의 하단을 정의하는 하부 금속을 커버한다. 디바이스는 트렌치들 각각에 충전 금속을 더 포함하며, 충전 금속은 중앙 트렌치의 하단을 정의하는 하부 금속이 절연체 층에 의해 충전 금속으로부터 격리되는 것을 제외하고, 각각의 트렌치의 하단을 정의하는 하부 금속과 전기 접촉된다.
예 2는 예 1의 발명 대상을 포함하며, 복수의 트렌치들은 좌측 트렌치, 중앙 트렌치, 및 우측 트렌치를 포함하는 3개의 트렌치들을 포함하며, 디바이스는 좌측, 중앙, 및 우측 트렌치들의 충전 금속을 전기적으로 연결하는 측방 인터커넥트를 더 포함한다.
예 3은 예 1 또는 예 2의 발명 대상을 포함하며, 절연체 층은 하이-k 유전체를 포함한다.
예 4는 예 3의 발명 대상을 포함하며, 절연체 층은 산화 하프늄, 하프늄 실리콘 산화물, 산화 란타늄, 란타늄 알루미늄 산화물, 산화 지르코늄, 지르코늄 실리콘 산화물, 산화 탄탈룸, 산화 티탄, 바륨 스트론튬 티탄 산화물, 바륨 티탄 산화물, 스트론튬 티탄 산화물, 산화 이트륨, 산화 알루미늄, 납 스칸듐 탄탈룸 산화물, 및 납 아연 니오브산염 중 적어도 하나를 포함한다.
예 5는 이전 예들 중 어느 하나의 발명 대상을 포함하고, 충전 금속 위의 다른 ILD 층; 충전 금속 위의 패시베이션 층; ILD 층 아래의 전자 디바이스 층; 충전 금속 위의 전자 디바이스 층; 및 충전 금속 위의 접촉 층 중 적어도 하나를 더 포함한다.
예 6은 이전 예들 중 어느 하나의 발명 대상을 포함하며, 절연체 층은 0.5 nm 내지 10 nm 범위의 두께를 갖는다.
예 7은 이전 예들 중 어느 하나의 발명 대상을 포함하며, 절연체 층의 두께는 균일하여, 절연체 층의 가장 얇은 부분은 그러한 층의 가장 두꺼운 부분의 10% 내에 있거나, 그러한 층의 가장 두꺼운 부분의 5% 내에 있거나, 그러한 층의 가장 두꺼운 부분의 2% 내에 있다.
예 8은 이전 예들 중 어느 하나의 발명 대상을 포함하고, 트렌치 측벽들과 충전 금속 사이에 장벽 층을 더 포함한다. 다른 트렌치 층들, 예컨대 라이너들, 부착 층들, 및 시드 층들이 또한 제공될 수 있다.
예 9는 이전 예들 중 어느 하나의 발명 대상을 포함하며, 트렌치는 하부 금속을 포함하는 하부 비아 부분 및 충전 금속을 포함하는 상부 트렌치 부분을 갖는 이중 다마신 트렌치이다. 하부 금속은 트렌치 내에 있거나 트렌치 아래에 있을 수 있다는 점을 주목한다.
예 10은 이전 예들 중 어느 하나의 디바이스를 포함하는 모바일 컴퓨팅 시스템이다.
예 11은 예 10의 발명 대상을 포함하며, 시스템은 스마트폰 또는 태블릿 컴퓨터이다. 다른 모바일 컴퓨팅 디바이스들, 예컨대 웨어러블 컴퓨팅 시스템들(예를 들어, 안경들, 팔찌들, 시계들, 섬유들)은 분명할 것이다. 또 다른 실시예들에서, 컴퓨팅 시스템은 이동할 필요는 없고 예를 들어 워크 스테이션 또는 셋톱 박스 또는 데스크톱 컴퓨터 또는 게임 콘솔일 수 있다. 더 일반적인 의미에서, 본원에 제공되는 인터커넥트 구조체들은 임의의 종류의 임의의 전자 디바이스에 사용될 수 있다.
예 12는 예 1 내지 예 9 중 어느 하나의 디바이스를 포함하는 메모리이다. 메모리는 휘발성 또는 비휘발성 메모리(예를 들어, 몇 가지 예를 들면 RAM, DRAM, SRAM, 플래시, ROM, PROM, EPROM)일 수 있고, 독립형 메모리 디바이스 또는 통합형 메모리 디바이스(예컨대 온 보드 캐시 또는 내장 메모리)일 수 있다.
예 13은 예 1 내지 예 9 중 어느 하나의 디바이스를 포함하는 프로세서이다. 프로세서는 예를 들어 중앙 처리 유닛, 그래픽 프로세서, 코프로세서, 비디오 프로세서, 또는 마이크로컨트롤러일 수 있다. 임의의 그러한 처리 환경들은 본원에 제공되는 다양한 인터커넥트 구조체들을 이용할 수 있다.
예 14는 예 1 내지 예 9 중 어느 하나의 디바이스를 포함하는 통신 칩이다. 통신 칩은 예를 들어 유선 또는 무선 통신 링크들을 위한 Wi-Fi 칩 또는 칩 셋 또는 네트워크 인터페이스 칩일 수 있다. 임의의 그러한 유선 또는 무선 통신 디바이스들은 본원에 제공되는 다양한 인터커넥트 구조체들을 이용할 수 있다.
예 15는 인터커넥트 구조체를 형성하는 방법이다. 방법은 내부에 복수의 트렌치들이 형성된 층간 유전체(ILD) 층을 형성하는 단계를 포함하며, 각각의 트렌치는 측벽들 및 하부 금속에 의해 정의되는 하단을 갖는다. 방법은 복수의 트렌치들에 포함되는 중앙 트렌치의 하단 상에 절연체 층을 형성하는 단계를 더 포함하며, 절연체 층은 중앙 트렌치의 하단을 정의하는 하부 금속을 커버한다. 방법은 트렌치들 각각에 충전 금속을 퇴적하는 단계를 더 포함하며, 충전 금속은 중앙 트렌치의 하단을 정의하는 하부 금속이 절연체 층에 의해 충전 금속으로부터 격리되는 것을 제외하고, 각각의 트렌치의 하단을 정의하는 하부 금속과 전기 접촉된다.
예 16은 예 15의 발명 대상을 포함하며, 절연체 층을 형성하는 단계는 후속적으로 퇴적되는 절연체 재료가 트렌치 측벽들에 부착되는 것을 방지하는 희생 패시베이션 층을 퇴적하는 단계; 및 중앙 트렌치의 하단을 정의하는 하부 금속을 커버하기 위해 절연체 재료를 트렌치 내에 퇴적하는 단계를 포함한다.
예 17은 예 16의 발명 대상을 포함하며, 절연체 재료를 퇴적하는 단계는 원자 층 퇴적을 포함한다.
예 18은 예 16 또는 예 17의 발명 대상을 포함하며, 희생 패시베이션 층은 실질적으로 트렌치 측벽들 상에 퇴적되고 중앙 트렌치의 하단을 정의하는 하부 금속 상에 퇴적되지 않음으로써 하부 금속을 희생 패시베이션 층에 의해 실질적으로 커버되지 않은 채로 남긴다.
예 19는 예 16 또는 예 17의 발명 대상을 포함하며, 희생 패시베이션 층은 트렌치 측벽들 상에 그리고 중앙 트렌치의 하단을 정의하는 하부 금속 상에 둘 다 퇴적된다. 하나의 그러한 경우에, 공정은 중앙 트렌치의 하단을 정의하는 하부 금속으로부터 패시베이션 층의 선택적 제거를 더 포함한다.
예 20은 예 16 내지 예 19 중 어느 하나의 발명 대상을 포함하며, 희생 패시베이션 층을 퇴적하는 단계는 하부 금속에 반응되는 임의의 패시번트를 제거하기 위해 열 어닐 및 Ÿ‡ 에치 중 적어도 하나를 수행하는 단계를 더 포함한다.
예 21은 예 16 내지 예 20 중 어느 하나의 발명 대상을 포함하며, 희생 패시베이션 층은 자기 조립 단분자층(SAM)에 의해 구현된다.
예 22는 예 16 내지 예 21 중 어느 하나의 발명 대상을 포함하고, 희생 패시베이션 층을 제거하는 단계를 더 포함한다.
예 23은 예 22의 발명 대상을 포함하며, 희생 패시베이션 층을 제거하는 단계는 열 처리들 및 Ÿ‡ 에치 중 적어도 하나를 포함한다.
예 24는 예 15의 발명 대상을 포함하며, 절연체 층을 형성하는 단계는 나노입자 제제를 스핀 코팅하는 단계를 포함한다.
예 25는 예 24의 발명 대상을 포함하며, 나노입자 제제는 메타크릴레이트 및 벤조에이트 리간드들의 혼합물로 코팅되는 하프늄 산화물 나노입자들을 포함한다.
예 26은 예 24 또는 예 25의 발명 대상을 포함하며, 나노입자 제제는 1 내지 2 nm 범위의 직경을 갖는 나노입자들을 포함한다.
예 27은 예 24 내지 예 26 중 어느 하나의 발명 대상을 포함하고, 과잉 용매를 제거하는 소프트 베이크를 더 포함한다.
예 28은 예 27의 발명 대상을 포함하고, 상기 절연체 층의 열 가교 결합 및 유기 리간드들의 제거 중 적어도 하나를 위한 하드 베이크를 더 포함한다.
예 29는 예 15의 발명 대상을 포함하며, 절연체 층을 형성하는 단계는 Ÿ‡ 리세서블 폴리머 제제의 스핀 코팅을 포함한다.
예 30은 예 29의 발명 대상을 포함하고, 과잉 용매를 제거하는 소프트 베이크를 더 포함한다.
예 31은 예 30의 발명 대상을 포함하고, Ÿ‡ 리세서블 폴리머 제제의 평탄화를 더 포함한다.
예 32는 예 30 또는 예 31의 발명 대상을 포함하고, Ÿ‡ 리세서블 폴리머 제제를 원하는 두께로 리세스하는 Ÿ‡ 리세스를 더 포함한다.
예 33은 예 30 내지 예 32 중 어느 하나의 발명 대상을 포함하고, 절연체 층의 고밀화 및 가교 결합 중 적어도 하나를 위한 하드 베이크를 더 포함한다.
예 34는 예 15 내지 예 33 중 어느 하나의 발명 대상을 포함하며, 복수의 트렌치들은 좌측 트렌치, 중앙 트렌치, 및 우측 트렌치를 포함하는 3개의 트렌치들을 포함하며, 방법은 좌측, 중앙, 및 우측 트렌치들의 충전 금속을 전기적으로 연결하는 측방 인터커넥트를 형성하는 단계를 더 포함한다.
예 35는 집적 회로 디바이스이다. 디바이스는 내부에 복수의 트렌치들이 형성된 층간 유전체(ILD) 층을 포함하며, 각각의 트렌치는 측벽들 및 하부 금속에 의해 정의되는 하단을 갖고, 복수의 트렌치들은 좌측 트렌치, 중앙 트렌치, 및 우측 트렌치를 포함하는 3개의 트렌치들을 포함한다. 디바이스는 복수의 트렌치들에 포함되는 중앙 트렌치의 하단 상에 절연체 층을 더 포함하며, 절연체 층은 중앙 트렌치의 하단을 정의하는 하부 금속을 커버하고, 절연체 층은 하이-k 유전체를 포함하고 0.5 nm 내지 10 nm 범위의 두께를 갖는다. 디바이스는 트렌치들 각각에 충전 금속을 더 포함하며, 충전 금속은 중앙 트렌치의 하단을 정의하는 하부 금속이 절연체 층에 의해 충전 금속으로부터 격리되는 것을 제외하고, 각각의 트렌치의 하단을 정의하는 하부 금속과 전기 접촉된다. 디바이스는 좌측, 중앙, 및 우측 트렌치들의 충전 금속을 전기적으로 연결하는 측방 인터커넥트를 더 포함한다.
예 36은 예 35의 발명 대상을 포함하고, 충전 금속 위의 다른 ILD 층; 충전 금속 위의 패시베이션 층; ILD 층 아래의 전자 디바이스 층; 충전 금속 위의 전자 디바이스 층; 및 충전 금속 위의 접촉 층 중 적어도 하나를 더 포함한다.
예 37은 예 35 또는 예 36의 발명 대상을 포함하며, 절연체 층은 1 nm 내지 5 nm 범위의 두께를 갖는다.
예 38은 예 35 내지 예 37 중 어느 하나의 발명 대상을 포함하며, 절연체 층의 두께는 균일하여, 절연체 층의 가장 얇은 부분은 그러한 층의 가장 두꺼운 부분의 5% 내에 있다.
예 39는 예 35 내지 예 38 중 어느 하나의 발명 대상을 포함하고, 트렌치 측벽들과 충전 금속 사이에 장벽 층을 더 포함한다.
예 40은 예 35 내지 예 39 중 어느 하나의 발명 대상을 포함하며, 트렌치는 하부 금속을 포함하는 하부 비아 부분 및 충전 금속을 포함하는 상부 트렌치 부분을 갖는 이중 다마신 트렌치이다. 하부 금속은 트렌치 내에 있거나 트렌치 아래에 있을 수 있다는 점을 주목한다.
예 41은 예 35 내지 예 40 중 어느 하나의 디바이스를 포함하는 모바일 컴퓨팅 시스템이다.
예 42는 예 41의 발명 대상을 포함하며, 시스템은 스마트폰 또는 태블릿 컴퓨터이다. 다른 모바일 컴퓨팅 디바이스들, 예컨대 웨어러블 컴퓨팅 시스템들(예를 들어, 안경들, 팔찌들, 시계들 섬유들)은 분명할 것이다. 또 다른 실시예들에서, 컴퓨팅 시스템은 이동할 필요는 없고 예를 들어 워크 스테이션 또는 셋톱 박스 또는 데스크톱 컴퓨터 또는 게임 콘솔일 수 있다. 더 일반적인 의미에서, 본원에 제공되는 인터커넥트 구조체들은 임의의 종류의 임의의 전자 디바이스에 사용될 수 있다.
예 43은 예 35 내지 예 40 중 어느 하나의 디바이스를 포함하는 메모리이다. 메모리는 휘발성 또는 비휘발성 메모리(예를 들어, 몇 가지 예를 들면 RAM, DRAM, SRAM, 플래시, ROM, PROM, EPROM)일 수 있고, 독립형 메모리 디바이스 또는 통합형 메모리 디바이스(예컨대 온 보드 캐시 또는 내장 메모리)일 수 있다.
예 44는 예 35 내지 예 40 중 어느 하나의 디바이스를 포함하는 프로세서이다. 프로세서는 예를 들어 중앙 처리 유닛, 그래픽 프로세서, 코프로세서, 비디오 프로세서, 또는 마이크로컨트롤러일 수 있다. 임의의 그러한 처리 환경들은 본원에 제공되는 다양한 인터커넥트 구조체들을 이용할 수 있다.
예 45는 예 35 내지 예 40 중 어느 하나의 디바이스를 포함하는 통신 칩이다. 통신 칩은 예를 들어 유선 또는 무선 통신 링크들을 위한 Wi-Fi 칩 또는 칩 셋 또는 네트워크 인터페이스 칩일 수 있다. 임의의 그러한 유선 또는 무선 통신 디바이스들은 본원에 제공되는 다양한 인터커넥트 구조체들을 이용할 수 있다.
예시적 실시예들의 상술한 설명은 예시 및 설명의 목적들을 위해 제시되었다. 그것은 총망라하거나 본 개시내용을 개시된 정확한 형태들에 제한하도록 의도되지 않는다. 많은 수정들 및 변형들은 이러한 개시내용을 고려하여 가능하다. 본 개시내용의 범위는 이러한 상세한 설명에 의해 제한되는 것이 아니라, 오히려 그것에 첨부되는 청구항들에 의해 제한되도록 의도된다. 이러한 출원에 우선권을 주장하는 장래의 제출 출원들은 개시된 발명 대상을 상이한 방식으로 주장할 수 있고, 일반적으로 본원에 다양하게 개시되거나 다른 방법으로 증명되는 바와 같이 하나 이상의 제한들의 임의의 세트를 포함할 수 있다.

Claims (25)

  1. 내부에 복수의 트렌치들이 형성된 층간 유전체(ILD) 층 - 각각의 트렌치는 측벽들 및 하부 금속에 의해 정의되는 하단을 가짐 -;
    상기 복수의 트렌치들에 포함되는 중앙 트렌치의 하단 상의 절연체 층 - 상기 절연체 층은 상기 중앙 트렌치의 하단을 정의하는 하부 금속을 커버함 -; 및
    상기 트렌치들 각각 내의 충전 금속(fill metal) - 상기 충전 금속은, 상기 중앙 트렌치의 하단을 정의하는 하부 금속이 상기 절연체 층에 의해 상기 충전 금속으로부터 격리되는 것을 제외하고, 상기 각각의 트렌치의 하단을 정의하는 하부 금속과 전기 접촉됨 -;
    을 포함하고,
    상기 트렌치 측벽들에 절연체 재료가 부착되는 것을 방지하기 위해 희생 패시베이션 층(sacrificial passivation layer)이 제공될 때, 상기 절연체 재료가 상기 중앙 트렌치의 하단을 정의하는 하부 금속을 커버하기 위해 상기 트렌치 내에 퇴적되고, 상기 희생 패시베이션 층은 상기 트렌치들 각각 내에 상기 충전 금속을 퇴적하기 전에 제거되는 집적 회로 디바이스.
  2. 제1항에 있어서, 상기 복수의 트렌치들은 좌측 트렌치, 상기 중앙 트렌치, 및 우측 트렌치를 포함하는 3개의 트렌치들을 포함하며, 상기 디바이스는 상기 좌측, 중앙, 및 우측 트렌치들의 충전 금속을 전기적으로 연결하는 측방 인터커넥트(lateral interconnect)를 더 포함하는 집적 회로 디바이스.
  3. 제1항에 있어서, 상기 절연체 층은 하이-k 유전체를 포함하는 집적 회로 디바이스.
  4. 제1항에 있어서, 상기 트렌치는 상기 하부 금속을 포함하는 하부 비아 부분 및 상기 충전 금속을 포함하는 상부 트렌치 부분을 갖는 이중 다마신 트렌치(dual damascene trench)인 집적 회로 디바이스.
  5. 제1항 내지 제4항 중 어느 한 항의 디바이스
    를 포함하는 모바일 컴퓨팅 시스템.
  6. 제1항 내지 제4항 중 어느 한 항의 디바이스
    를 포함하는 메모리.
  7. 제1항 내지 제4항 중 어느 한 항의 디바이스
    를 포함하는 프로세서.
  8. 인터커넥트 구조체를 형성하는 방법으로서,
    내부에 복수의 트렌치들이 형성된 층간 유전체(ILD) 층을 형성하는 단계 - 각각의 트렌치는 측벽들 및 하부 금속에 의해 정의되는 하단을 가짐 -;
    상기 복수의 트렌치들에 포함되는 중앙 트렌치의 하단 상에 절연체 층을 형성하는 단계 - 상기 절연체 층은 상기 중앙 트렌치의 하단을 정의하는 하부 금속을 커버함 -; 및
    상기 트렌치들 각각에 충전 금속을 퇴적하는 단계 - 상기 충전 금속은, 상기 중앙 트렌치의 하단을 정의하는 하부 금속이 상기 절연체 층에 의해 상기 충전 금속으로부터 격리되는 것을 제외하고, 각각의 트렌치의 하단을 정의하는 하부 금속과 전기 접촉됨 -;
    를 포함하고,
    상기 절연체 층을 형성하는 단계는,
    후속적으로 퇴적되는 절연체 재료가 상기 트렌치 측벽들에 부착되는 것을 방지하는 희생 패시베이션 층을 퇴적하는 단계;
    상기 중앙 트렌치의 하단을 정의하는 하부 금속을 커버하기 위해 상기 절연체 재료를 상기 트렌치 내에 퇴적하는 단계; 및
    상기 희생 패시베이션 층을 제거하는 단계
    를 포함하는 방법.
  9. 삭제
  10. 제8항에 있어서, 상기 절연체 재료를 퇴적하는 단계는 원자 층 퇴적(atomic layer deposition)을 포함하는 방법.
  11. 제8항에 있어서, 상기 희생 패시베이션 층은 실질적으로 상기 트렌치 측벽들 상에 퇴적되고 상기 중앙 트렌치의 하단을 정의하는 하부 금속 상에 퇴적되지 않음으로써 상기 하부 금속을 상기 희생 패시베이션 층에 의해 실질적으로 커버되지 않은 채로 남기는 방법.
  12. 제8항에 있어서, 상기 희생 패시베이션 층을 퇴적하는 단계는,
    상기 하부 금속에 반응되는 임의의 패시번트(passivant)를 제거하기 위해 열 어닐(thermal anneal) 및 Ÿ‡ 에치(wet etch) 중 적어도 하나를 수행하는 단계를 더 포함하는 방법.
  13. 제8항에 있어서, 상기 희생 패시베이션 층은 자기 조립 단분자층(self-assembled monolayer; SAM)에 의해 구현되는 방법.
  14. 제8항에 있어서,
    상기 희생 패시베이션 층을 제거하는 단계는 열 처리들 및 Ÿ‡ 에치 중 적어도 하나를 포함하는 방법.
  15. 인터커넥트 구조체를 형성하는 방법으로서,
    내부에 복수의 트렌치들이 형성된 층간 유전체(ILD) 층을 형성하는 단계 - 각각의 트렌치는 측벽들 및 하부 금속에 의해 정의되는 하단을 가짐 -;
    상기 복수의 트렌치들에 포함되는 중앙 트렌치의 하단 상에 절연체 층을 형성하는 단계 - 상기 절연체 층은 상기 중앙 트렌치의 하단을 정의하는 하부 금속을 커버함 -; 및
    상기 트렌치들 각각에 충전 금속을 퇴적하는 단계 - 상기 충전 금속은, 상기 중앙 트렌치의 하단을 정의하는 하부 금속이 상기 절연체 층에 의해 상기 충전 금속으로부터 격리되는 것을 제외하고, 각각의 트렌치의 하단을 정의하는 하부 금속과 전기 접촉됨 -;
    를 포함하고, 상기 절연체 층을 형성하는 단계는 나노입자 제제(nanoparticle formulation)를 스핀 코팅(spin-coating)하는 단계를 포함하며,
    상기 방법은
    과잉 용매(excess solvent)를 제거하는(drive off) 소프트 베이크(soft bake); 및
    상기 절연체 층의 열 가교 결합(thermally cross-link) 및 유기 리간드들의 제거 중 적어도 하나를 위한 하드 베이크 중에서
    적어도 하나를 제공하는 단계를 추가로 포함하는 방법.
  16. 제15항에 있어서, 상기 나노입자 제제는 메타크릴레이트 및 벤조에이트 리간드들의 혼합물(mixture of methacrylate and benzoate ligands)로 코팅되는 하프늄 산화물 나노입자들을 포함하는 방법.
  17. 삭제
  18. 삭제
  19. 인터커넥트 구조체를 형성하는 방법으로서,
    내부에 복수의 트렌치들이 형성된 층간 유전체(ILD) 층을 형성하는 단계 - 각각의 트렌치는 측벽들 및 하부 금속에 의해 정의되는 하단을 가짐 -;
    상기 복수의 트렌치들에 포함되는 중앙 트렌치의 하단 상에 절연체 층을 형성하는 단계 - 상기 절연체 층은 상기 중앙 트렌치의 하단을 정의하는 하부 금속을 커버함 -; 및
    상기 트렌치들 각각에 충전 금속을 퇴적하는 단계 - 상기 충전 금속은, 상기 중앙 트렌치의 하단을 정의하는 하부 금속이 상기 절연체 층에 의해 상기 충전 금속으로부터 격리되는 것을 제외하고, 각각의 트렌치의 하단을 정의하는 하부 금속과 전기 접촉됨 -;
    를 포함하고, 상기 절연체 층을 형성하는 단계는 Ÿ‡ 리세서블 폴리머 제제(wet-recessible polymeric formulation)의 스핀 코팅을 포함하며,
    상기 방법은,
    과잉 용매를 제거하는 소프트 베이크;
    상기 Ÿ‡ 리세서블 폴리머 제제의 평탄화;
    상기 Ÿ‡ 리세서블 폴리머 제제를 원하는 두께로 리세스하는 Ÿ‡ 리세스; 및
    상기 절연체 층의 열 가교 결합 및 유기 리간드들의 제거 중 적어도 하나를 위한 하드 베이크 중에서
    적어도 하나를 제공하는 단계를 추가로 포함하는 방법.
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Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102379370B1 (ko) 2014-12-23 2022-03-28 인텔 코포레이션 비아 차단 층
EP3475973B1 (en) * 2016-06-22 2021-03-31 INTEL Corporation Via blocking layer
US10157833B1 (en) * 2017-05-23 2018-12-18 Globalfoundries Inc. Via and skip via structures
WO2018236355A1 (en) * 2017-06-20 2018-12-27 Intel Corporation PASSIVANT-BASED SILICURE-BASED APPROACHES FOR MANUFACTURING CONDUCTIVE INTERCONNECT HOLES AND STRUCTURES THUS OBTAINED
US10522423B2 (en) 2017-08-30 2019-12-31 Taiwan Semiconductor Manufacturing Co., Ltd. Interconnect structure for fin-like field effect transistor
US10629540B2 (en) * 2017-09-27 2020-04-21 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
DE112017007857T5 (de) * 2017-09-30 2020-04-30 Intel Corporation Herstellung von leitfähigen durchkontaktierungen und metalllinienenden und daraus resultierende strukturen
US11121027B2 (en) 2017-12-08 2021-09-14 Tokyo Electron Limited High aspect ratio via etch using atomic layer deposition protection layer
US10586012B2 (en) 2018-04-25 2020-03-10 International Business Machines Corporation Semiconductor process modeling to enable skip via in place and route flow
US11437284B2 (en) 2018-08-31 2022-09-06 Applied Materials, Inc. Contact over active gate structure
US10930555B2 (en) 2018-09-05 2021-02-23 Applied Materials, Inc. Contact over active gate structure
US10930556B2 (en) 2018-09-05 2021-02-23 Applied Materials, Inc. Contact over active gate structure
US11437273B2 (en) 2019-03-01 2022-09-06 Micromaterials Llc Self-aligned contact and contact over active gate structures
US20210159163A1 (en) * 2019-11-26 2021-05-27 Intel Corporation Selective interconnects in back-end-of-line metallization stacks of integrated circuitry
EP3882955A1 (en) 2020-03-18 2021-09-22 Nederlandse Organisatie voor toegepast- natuurwetenschappelijk Onderzoek TNO A method of manufacturing a semi-conducting thin film device

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007077276A (ja) 2005-09-14 2007-03-29 Fujifilm Corp 膜形成用組成物
JP2008205019A (ja) * 2007-02-16 2008-09-04 Toshiba Corp 半導体集積回路およびその製造方法
JP2010267657A (ja) 2009-05-12 2010-11-25 Toppan Printing Co Ltd 絶縁性薄膜、絶縁性薄膜の形成用溶液、絶縁性薄膜の製造方法、電界効果型トランジスタ及びその製造方法並びに画像表示装置
US20100320509A1 (en) 2009-06-17 2010-12-23 Globalfoundries Inc. (Grand Cayman, Cayman Islands ) Method for forming and integrating metal gate transistors having self-aligned contacts and related structure
US20110074033A1 (en) 2008-02-13 2011-03-31 Erdem Kaltalioglu Crack Stop Trenches
WO2013095433A1 (en) * 2011-12-21 2013-06-27 Intel Corporation Electroless filled conductive structures
US20130181350A1 (en) * 2012-01-13 2013-07-18 Perry H. Pelley Semiconductor devices with nonconductive vias

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1998057373A1 (fr) * 1997-06-13 1998-12-17 Inside Technologies Procede de fabrication d'un circuit integre et circuit integre realise selon ce procede
JP4118029B2 (ja) * 2001-03-09 2008-07-16 富士通株式会社 半導体集積回路装置とその製造方法
JP2002289816A (ja) * 2001-03-23 2002-10-04 Toshiba Corp 半導体装置及びその製造方法
KR100780680B1 (ko) * 2001-12-20 2007-11-30 매그나칩 반도체 유한회사 반도체 소자의 금속배선 형성방법
US20030139034A1 (en) * 2002-01-22 2003-07-24 Yu-Shen Yuang Dual damascene structure and method of making same
JP3779243B2 (ja) * 2002-07-31 2006-05-24 富士通株式会社 半導体装置及びその製造方法
US6858442B2 (en) * 2003-02-25 2005-02-22 Infineon Technologies Aktiengesellschaft Ferroelectric memory integrated circuit with improved reliability
TWI406890B (zh) * 2004-06-08 2013-09-01 Sandisk Corp 奈米結構之沉積後包封：併入該包封體之組成物、裝置及系統
US7180187B2 (en) * 2004-06-22 2007-02-20 International Business Machines Corporation Interlayer connector for preventing delamination of semiconductor device
JP4776195B2 (ja) * 2004-09-10 2011-09-21 ルネサスエレクトロニクス株式会社 半導体装置
US7667277B2 (en) * 2005-01-13 2010-02-23 International Business Machines Corporation TiC as a thermally stable p-metal carbide on high k SiO2 gate stacks
KR100690881B1 (ko) * 2005-02-05 2007-03-09 삼성전자주식회사 미세 전자 소자의 듀얼 다마신 배선의 제조 방법 및 이에의해 제조된 듀얼 다마신 배선을 구비하는 미세 전자 소자
US7544602B2 (en) * 2007-03-29 2009-06-09 International Business Machines Corporation Method and structure for ultra narrow crack stop for multilevel semiconductor device
KR100871794B1 (ko) * 2007-07-19 2008-12-02 주식회사 동부하이텍 반도체 패키지 및 그 제조 방법
JP2009188250A (ja) * 2008-02-07 2009-08-20 Panasonic Corp 半導体装置及びその製造方法
KR20110048194A (ko) 2009-11-02 2011-05-11 주식회사 동부하이텍 듀얼 다마신 공정 방법
KR101121858B1 (ko) * 2010-04-27 2012-03-21 주식회사 하이닉스반도체 반도체 소자의 제조 방법
KR20120019208A (ko) 2010-08-25 2012-03-06 삼성전자주식회사 비휘발성 메모리 장치의 제조 방법
KR101888964B1 (ko) 2011-08-29 2018-08-17 에스케이하이닉스 주식회사 다마신비트라인을 구비한 반도체장치 및 그 제조 방법
WO2013062593A1 (en) * 2011-10-28 2013-05-02 Intel Corporation 3d interconnect structure comprising fine pitch single damascene backside metal redistribution lines combined with through-silicon vias
US8940635B1 (en) * 2013-08-30 2015-01-27 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for forming interconnect structure
US9172036B2 (en) * 2013-11-22 2015-10-27 Taiwan Semiconductor Manufacturing Co., Ltd. Top electrode blocking layer for RRAM device
US10319908B2 (en) * 2014-05-01 2019-06-11 Crossbar, Inc. Integrative resistive memory in backend metal layers
KR102211143B1 (ko) * 2014-11-13 2021-02-02 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR102379370B1 (ko) 2014-12-23 2022-03-28 인텔 코포레이션 비아 차단 층
US9865538B2 (en) * 2016-03-09 2018-01-09 International Business Machines Corporation Metallic blocking layer for reliable interconnects and contacts

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007077276A (ja) 2005-09-14 2007-03-29 Fujifilm Corp 膜形成用組成物
JP2008205019A (ja) * 2007-02-16 2008-09-04 Toshiba Corp 半導体集積回路およびその製造方法
US20110074033A1 (en) 2008-02-13 2011-03-31 Erdem Kaltalioglu Crack Stop Trenches
JP2010267657A (ja) 2009-05-12 2010-11-25 Toppan Printing Co Ltd 絶縁性薄膜、絶縁性薄膜の形成用溶液、絶縁性薄膜の製造方法、電界効果型トランジスタ及びその製造方法並びに画像表示装置
US20100320509A1 (en) 2009-06-17 2010-12-23 Globalfoundries Inc. (Grand Cayman, Cayman Islands ) Method for forming and integrating metal gate transistors having self-aligned contacts and related structure
WO2013095433A1 (en) * 2011-12-21 2013-06-27 Intel Corporation Electroless filled conductive structures
US20130181350A1 (en) * 2012-01-13 2013-07-18 Perry H. Pelley Semiconductor devices with nonconductive vias

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
국제공개공보 WO98/57373(1998.12.17.) 1부.*

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WO2016105402A1 (en) 2016-06-30

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