KR100871794B1 - 반도체 패키지 및 그 제조 방법 - Google Patents

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Abstract

실시예는 반도체 소자에 관한 것으로, 방열 성능이 우수한 시스템 바이 인터커넥션(System By Interconnection) 구조의 반도체 패키지 및 그 제조 방법에 관한 것이다. 실시예에 따른 반도체 패키지는, 기판, 상기 기판 상에 실장되며 상기 기판의 가장자리와 이격 공간을 갖는 적어도 두개의 칩들, 상기 칩들을 덮으며, 상기 칩들의 일부를 노출시키는 비아홀들 및 상기 비아홀들 사이에 형성된 트렌치와 상기 이격 공간에 적어도 두개 이상의 홀 패턴을 갖는 절연막 및, 상기 비아홀들 및 상기 트렌치에 매립된 금속 배선을 포함할 수 있다.
방열, 반도체 패키지

Description

반도체 패키지 및 그 제조 방법{semiconductor device package and method for fabricating the same}
실시예는 반도체 소자에 관한 것으로, 특히 시스템 바이 인터커넥션(System By Interconnection) 구조의 반도체 패키지 및 그 제조 방법에 관한 것이다.
일반적으로 반도체 소자는 점점 소형화, 고기능화, 저전력화하고 있으며, 이에 따라 반도체 패키지는 이러한 반도체 소자의 특성을 최대한 구현할 수 있도록 소형 및 경량화가 요구되고 있다.
반도체 기술은 미세 선폭, 고집적 셀(cell), 고속 구동 등으로 발달하고 있으나 상대적으로 이를 패키지하는 패키징 기술은 낙후되어 있다.
실제로 고속의 반도체 패키지 제품의 전체 전기신호 지연은 50% 이상이 칩과 칩 사이에서 발생하는 패키지 지연에 의해 발생하며 이는 향후 시스템의 크기가 큰 경우, 80% 이상으로 예상되고 있으므로 패키징 기술의 중요성이 더하고 있다.
상기 반도체 패키지는 칩에서 발생되는 열을 방출시키는 기능을 갖는다. 반도체 패키지에서 발생되는 열은 반도체 소자의 성능을 저하시키고 궁극적으로는 신뢰성을 떨어뜨리는 문제점이 있다.
실시예는 발열 효율을 향상시킨 시스템 바이 인터커넥션(System By Interconnection) 구조의 반도체 패키지 및 그 제조 방법을 제공하는 데 목적이 있다.
실시예에 따른 반도체 패키지는, 기판,
상기 기판 상에 실장되며 상기 기판의 가장자리와 이격 공간을 갖는 적어도 두개의 칩들,
상기 칩들을 덮으며, 상기 칩들의 일부를 노출시키는 비아홀들 및 상기 비아홀들 사이에 형성된 트렌치와 상기 이격 공간에 적어도 두개 이상의 홀 패턴을 갖는 절연막 및,
상기 비아홀들 및 상기 트렌치에 매립된 금속 배선을 포함할 수 있다.
실시예에 따른 반도체 패키지의 제조 방법은, 기판을 준비하는 단계,
상기 기판의 가장자리와 이격 공간을 갖도록 상기 기판 상에 적어도 두개의 칩들을 실장하는 단계,
상기 기판 전면에 절연막을 형성하는 단계,
상기 절연막을 선택적으로 식각하여 상기 칩들의 일부를 노출시키는 비아홀들 및 상기 이격 공간에 적어도 두개의 홀 패턴을 형성하는 단계,
상기 절연막을 선택적으로 식각하여 상기 비아홀들을 연결하는 트렌치를 형 성하는 단계,
상기 절연막 전면에 구리 금속층을 형성하는 단계 및,
상기 금속층을 연마하여 상기 비아홀들 및 상기 트렌치 내에 매립된 금속 배선을 형성하는 단계를 포함할 수 있다.
실시예에 따른 반도체 패키지는, 적어도 두개 이상의 칩들.
상기 칩들이 실장되는 유효 영역과, 상기 유효 영역 주변의 비유효 영역을 갖는 기판 및,
상기 칩들이 실장된 기판 상에 형성되며, 상기 비유효 영역 상에 방열용 홀 패턴을 포함하는 절연막을 포함할 수 있다.
실시예에 따른 반도체 패키지의 제조 방법은, 유효 영역과 비유효 영역을 정의하는 기판을 준비하는 단계,
상기 유효 영역에 적어도 두개의 칩들을 실장하는 단계,
상기 기판 전면에 절연막을 형성하는 단계 및,
상기 절연막을 선택적으로 식각하여 상기 비유효 영역의 일부를 노출시키는 방열용 홀 패턴을 형성하는 단계를 포함할 수 있다.
실시예에 따른 반도체 패키지는 실장되는 칩들 사이에 홀 패턴들을 형성하여 단면적을 넓혀줌으로써 칩 구동시 발생되는 열을 효과적으로 발산시키는 효과가 있다.
실시예에 따른 반도체 패키지는 칩들 상부에 형성되는 비아홀 형성과 동시에 발열용 홀 패턴을 형성하므로 제조가 용이한 효과가 있다.
실시예에 따른 반도체 패키지는 반도체 소자의 동작과 신뢰성을 확보할 수 있다.
이하, 첨부한 도면을 참조로 하여 실시예들에 따른 반도체 패키지 및 그 제조 방법을 구체적으로 설명한다. 이하, "제 1 ", "제 2 " 등으로 언급되는 경우 이는 부재들을 한정하기 위한 것이 아니라 부재들을 구분하고 적어도 두개를 구비하고 있음을 보여주는 것이다. 따라서, 상기 "제 1 ", "제 2 "등으로 언급되는 경우 부재들이 복수 개 구비되어 있음이 명백하며, 각 부재들이 선택적으로 또는 교환적으로 사용될 수도 있다. 또한, 첨부한 도면의 각 구성요소들의 크기(치수)는 발명의 이해를 돕기 위하여 확대하여 도시한 것이며, 도시된 각 구성요소들의 치수의 비율은 실제 치수의 비율과 다를 수도 있다. 또한, 도면에 도시된 모든 구성요소들이 본 발명에 반드시 포함되어야 하거나 한정되는 것은 아니며 본 발명의 핵심적인 특징을 제외한 구성 요소들은 부가 또는 삭제될 수도 있다.
도 1은 실시예에 따른 반도체 패키지의 평면도이고, 도 2는 도 1의 Ⅰ-Ⅰ'선을 따라 절단한 반도체 패키지의 단면도이다.
도 1 및 도 2에 도시한 바와 같이, 반도체 패키지(100)는 베이스 기판(150) 상에 제 1 칩(110), 제 2 칩(120) 및 제 3 칩(130)을 실장한다.
여기서, 실시예는 이해를 돕기 위하여 세개의 칩들을 예로 들었으나, 이보다 많을 수도 있고 적을 수도 있다.
상기 제 1 칩(110), 제 2 칩(120) 및 제 3 칩(130)은 각각의 웨이퍼들로부터 추출된 칩들로서, 하나의 상위 기능을 수행하기 위하여 한 패키지로 실장될 수 있다.
예를 들어, 상기 제 1 칩(110), 제 2 칩(120) 및 제 3 칩(130)은 센서(sensor) 칩, SRAM, DRAM, 플래쉬 메모리(flash memory), 로직 소자(logic device), 파워 IC(power integrated chip), DSP(digital signal processing), CPU, RF IC, 제어 IC(control IC)로 이루어지는 반도체 소자 그룹으로부터 선택될 수 있다.
상기 제 1 칩(110), 상기 제 2 칩(120) 및 상기 제 3 칩(130)은 하나의 기능을 수행하기 위하여 서로 전기적으로 연결될 수 있다.
상기 제 1 칩(110)과 상기 제 2 칩(120)은 제 1 배선(171)에 의해 전기적으로 연결될 수 있다.
상기 제 2 칩(120)과 상기 제 3 칩(130)은 제 2 배선(172)에 의해 전기적으로 연결될 수 있다.
상기 제 3 칩(130)과 상기 제 1 칩(110)은 제 3 배선(173)에 의해 전기적으로 연결될 수 있다.
상기 1 칩(110), 상기 제 2 칩(120) 및 상기 제 3 칩(130)은 상기 베이스 기판 (150)상에 실장된다.
상기 베이스 기판(150)은 상면에 안착부(150a)가 형성되어 있다. 상기 안착부(150a)는 상기 베이스 기판(150)의 상면이 오목하게 식각된 부분일 수 있다.
상기 안착부(150a)는 상기 제 1 내지 제 3 칩들(110, 120, 130)이 올려질 수 있도록 평평하게 형성된다.
상기 베이스 기판(150)의 가장자리는 상기 안착부(150a)의 안착면보다 높게 형성될 수 있다.
상기 베이스 기판(150)은 단단한 재질의 기판으로 이루어질 수 있다. 예를 들어, 상기 베이스 기판(150)은 실리콘 기판일 수 있다.
상기 베이스 기판(150) 상에 배치된 상기 제 1 칩(110), 상기 제 2 칩(120) 및 상기 제 3 칩(130) 중 적어도 두개는 서로 소정 간격을 두고 이격하여 배치될 수 있다.
예를 들어, 상기 제 1 칩(110), 상기 제 2 칩(120) 및 상기 제 3 칩(130)은 서로 소정 간격을 두고 배치될 수 있다.
상기 제 1 칩(110), 상기 제 2 칩(120) 및 상기 제 3 칩(130)은 상기 베이스 기판(150)의 가장자리(150b)로부터 소정 간격을 두고 이격하여 배치될 수 있다.
상기 제 1 칩(110), 상기 제 2 칩(120) 및 상기 제 3 칩(130)이 실장된 상기 베이스 기판(150) 전면에 제 1 절연막(161) 및 제 2 절연막(163)이 형성되어 있다.
상기 제 1 절연막(161) 및 상기 제 2 절연막(163)은 제 1 내지 제 3 칩들(110, 120, 130)이 실장된 상기 베이스 기판(150)을 평탄화할 수도 있다.
상기 제 1 절연막(161) 및 상기 제 2 절연막(163)은 상기 제 1 칩(110) 및 상기 제 2 칩(120)을 소정 노출하는 비아홀들(167V)이 형성되어 있다. 상기 제 2 절연막(163)은 상기 비아홀(167V)들을 연결하는 트렌치(167T)가 형성되어 있다. 상기 비아홀들(167V) 및 상기 트렌치(167T)는 제 1 홀 패턴(167a)을 이룬다. 상기 비아홀들(167V')은 상기 제 1 칩(110)의 패드부들, 상기 제 2 칩(120)의 패드부들을 노출할 수 있다.
상기 제 1 절연막(161) 및 상기 제 2 절연막(163)은 상기 제 2 칩(120) 및 상기 제 3 칩(130)을 소정 노출하는 비아홀들(167V')이 형성되어 있다. 상기 제 2 절연막(163)은 상기 비아홀들(167V')을 연결하는 트렌치(167T)가 형성되어 있다. 상기 비아홀들(167V') 및 상기 트렌치(167T)는 제 2 홀 패턴(167b)을 이룬다. 상기 비아홀들(167V')은 상기 제 2 칩(120)의 패드부들, 상기 제 3 칩(130)의 패드부들을 노출할 수 있다.
상기 제 1 홀 패턴(167a) 내에는 금속 물질이 매립되며, 상기 제 1 홀 패턴(167a)에 매립된 상기 구리 금속은 상기 제 1 칩(110)과 상기 제 2 칩(120)을 전기적으로 연결하는 제 1 배선(171)을 이룬다.
상기 제 2 홀 패턴(167b) 내에는 금속이 매립되며, 상기 제 2 홀 패턴(167b)에 매립된 상기 구리 금속은 상기 제 2 칩(120)과 상기 제 3 칩(130)을 전기적으로 연결하는 제 2 배선(172)을 이룬다.
예를 들어, 상기 금속은 구리를 포함할 수 있다.
상기 제 1 절연막(161) 및 상기 제 2 절연막(163)은 상기 베이스 기판(150)을 노출하는 적어도 하나 이상의 제 3 홀 패턴(165)들을 갖는다.
상기 제 3 홀 패턴(165)들은 상기 제 1 칩 내지 제 3 칩들(110, 120, 130)이 구동하면서 발생하는 열을 발열시키기 위한 것이다.
상기 제 3 홀 패턴(165)들은 상기 제 1 칩 내지 제 3 칩들(110, 120, 130) 중 적어도 두 개 사이의 이격 공간에 배치될 수 있다.
상기 제 3 홀 패턴(165)들은 상기 제 1 칩 내지 제 3 칩들(110, 120, 130) 중 적어도 하나와 상기 베이스 기판(150)의 가장자리(150a) 사이의 이격 공간에 배치될 수 있다.
상기 제 3 홀 패턴(165)들의 가로 단면 모양은 원형, 타원형, 삼각형, 사각형 등일 수 있다.
상기 제 3 홀 패턴(165)들은 최대한의 발열 효과를 내기 위하여 여러가지 형태를 가질 수 있으며, 상기 제 3 홀 패턴(165)은 평면 상에서 지그재그로 형성된 형상일 수도 있다.
상기 제 3 홀 패턴(165)들의 폭은 1000 내지 5000 Å일 수 있다.
예를 들어, 상기 제 3 홀 패턴(165)들의 폭은 1000 내지 2000 Å일 수 있다.
상기 제 3 홀 패턴(165)들의 가로세로비(aspect ratio)는 10 : 1(세로 깊이 : 가로 폭)일 수도 있다.
즉, 상기 제 3 홀 패턴(165)들은 가로 폭보다 세로의 깊이가 더 깊도록 형성할 수 있다.
실시예에 따른 반도체 패키지(100)는 상기 제 3 홀 패턴(165)들을 이용하여 단면적을 넓혀줌으로써 칩 구동시 발생되는 열을 발열시키는데 유리하다. 상기 제 3 홀 패턴(165) 내에는 공기층이 형성된다.
도 3 내지 도 11은 일 실시예에 따른 반도체 패키지의 제조 공정을 보여주는 단면도들이다.
도 3에 도시한 바와 같이, 베이스 기판(150)을 준비한다.
상기 베이스 기판(150)은 단단한 재질의 기판으로 한다. 상기 베이스 기판(150)은 예를 들어, 실리콘 기판일 수 있다.
상기 베이스 기판(150)은 칩들이 실장될 수 있도록 안착부(150a)를 구비하며, 상기 안착부(150a)는 상기 베이스 기판(150) 상면에 형성된 홈일 수 있다.
상기 베이스 기판(150)에서 상기 칩들이 실장되는 영역은 유효 영역이라고 할 수 있다. 상기 베이스 기판(150)에서 상기 칩들이 실장되지 않은 영역은 비유효 영역이라고 할 수도 있다. 상기 안착부(150a)는 적어도 상기 유효 영역을 포함한다.
상기 베이스 기판(150)의 가장자리(150b)는 상기 안착부(150a)의 안착면보다 높을 수 있다.
도 4에 도시한 바와 같이, 상기 베이스 기판(150)의 안착부(150a)에 제 1 칩(110), 제 2 칩(120) 및 제 3 칩(130)을 배치시킨다.
도 5에 도시된 바와 같이, 상기 제 1 칩(110), 상기 제 2 칩(120) 및 상기 제 3 칩(130)이 실장된 상기 베이스 기판(150) 전면에 상기 제 1 칩(110), 상기 제 2 칩(120) 및 상기 제 3 칩(130)을 덮도록 예비 제 1 절연막(161a)을 형성한다.
예를 들어, 상기 예비 제 1 절연막(161a)은 질화막일 수 있다. 상기 예비 제 1 절연막(161a)은 실리콘질화막일 수 있다.
상기 예비 제 1 절연막(161a)은 식각 정지막일 수 있다.
도 6에 도시한 바와 같이, 상기 예비 제 1 절연막(161a) 상에 예비 제 2 절연막(163a)을 형성한다.
상기 예비 제 2 절연막(163a)은 산화막일 수 있다. 예를 들어, 상기 예비 제 2 절연막(163a)은 실리콘산화막일 수 있다.
도 7에 도시한 바와 같이, 상기 예비 제 2 절연막(163a)을 패터닝하여 비아홀들(167V, 167V')과 제 3 홀 패턴(165)들을 형성한다.
상기 비아홀들(167V, 167V')은 상기 제 1 칩(110), 상기 제 2 칩(120) 및 상기 제 3 칩(130)의 소정 영역을 노출시킨다. 상기 노출된 영역은 패드부들일 수 있다.
상기 예비 제 2 절연막(163a) 형성시에 상기 비아홀들(167V, 167V')과 상기 제 3 홀 패턴(165)들의 식각 깊이가 다르지만 상기 예비 제 1 절연막(161a)을 식각 정지막으로 이용하므로 상기 비아홀들(167V, 167V')에 의해 상기 칩이 손상되는 것을 방지할 수 있다.
도 8에 도시한 바와 같이, 상기 예비 제 2 절연막(163a)을 패터닝하여 트렌치들(167T, 167T')을 형성함으로써 제 2 절연막(163)을 형성한다.
상기 트렌치들(167T, 167T')은 서로 전기적으로 연결하고자 하는 비아홀들(167V, 167V') 사이에 형성한다.
예를 들어, 상기 제 1 칩(110)과 상기 제 2 칩(120) 상에 형성된 비아홀 들(167V) 사이에 상기 트렌치(167T)를 형성할 수 있다. 여기서, 상기 트렌치(167T)와 상기 비아홀(167V)들을 제 1 홀 패턴(167a)이라고 한다.
예를 들어, 상기 제 2 칩(120)과 상기 제 3 칩(130) 상에 형성된 비아홀들(167V') 사이에 상기 트렌치(167T')를 형성할 수 있다. 여기서, 상기 트렌치(167T')와 상기 비아홀(167V')들을 제 2 홀 패턴(167b)이라고 한다.
상기 제 3 홀 패턴(165)들은 상기 제 1 칩(110), 상기 제 2 칩(120) 및 상기 제 3 칩(130) 사이의 이격 공간에 형성될 수 있다.
상기 제 3 홀 패턴(165)들은 상기 칩들(110,120, 130)과 상기 베이스 기판(150)의 가장자리(150b) 사이의 이격 공간에 형성될 수 있다.
상기 제 3 홀 패턴(165)들의 폭은 1000 내지 5000 Å일 수 있다.
예를 들어, 상기 제 3 홀 패턴(165)들의 폭은 1000 내지 2000 Å일 수 있다.
상기 제 3 홀 패턴(165)들의 가로세로비(aspect ratio)는 10 : 1(세로 깊이 : 가로 폭)일 수도 있다.
즉, 상기 제 3 홀 패턴(165)들은 가로 폭보다 세로의 깊이가 더 깊도록 형성할 수 있다.
실시예에 따른 반도체 패키지(100)는 상기 제 3 홀 패턴(165)들을 이용하여 단면적을 넓혀줌으로써 칩 구동시 발생되는 열을 발열시키는데 유리하다.
도 9에 도시한 바와 같이, 상기 제 1 홀 패턴(167a) 및 상기 제 2 홀 패턴(167b)을 통해 노출된 상기 예비 제 1 절연막(161a)을 식각하여 상기 제 1 칩(110), 상기 제 2 칩(120) 및 상기 제 3 칩(130)의 일부를 노출시킨다.
상기 제 3 홀 패턴(165)들을 통해 노출된 상기 예비 제 1 절연막(161a)을 식각하여 상기 베이스 기판(150)의 일부를 노출시킨다.
이로써, 상기 예비 제 1 절연막(161a)은 상기 제 1 절연막(161)이 된다.
도 10에 도시한 바와 같이, 상기 제 2 절연막(163) 전면에 금속층(170)을 형성한다.
상기 금속층(170)은 예를 들어, 구리 금속층일 수 있다.
상기 구리 금속층은 전기 화학 도금(electrochemical plating) 방법을 이용하여 형성할 수 있다.
상기 금속층(170)의 시드(seed) 금속층의 두께는 상기 제 3 홀 패턴(165)의 크기와 유사하게 형성할 수 있다.
여기서, 상기 제 3 홀 패턴(165)의 크기는 상기 홀의 폭을 의미할 수 있다.
상기 금속층(170)의 시드 금속층은 상기 제 3 홀 패턴(165)들 상부를 덮으며 형성되어 상기 제 3 홀 패턴(165)들 내부에 보이드(void)를 형성한다.
상기 금속층(170)의 시드 금속층은 상기 제 1 홀 패턴(167a) 및 상기 제 2 홀 패턴(167b) 내부에 매립되어 형성되어 상기 칩들과 전기적으로 연결된다.
도 11에 도시한 바와 같이, 상기 금속층(170)의 상부면을 화학적 기계적 연마(chemical mechanical polishing) 방법으로 연마하여 상기 제 2 절연막(163)을 노출시킨다.
상기 화학적 기계적 연마 공정에 의하여 상기 제 3 홀 패턴들(165)의 상부를 덮은 금속층(170)이 제거되어 상기 제 3 홀 패턴(165)들이 개구될 수 있다.
상기 화학적 기계적 연마 공정시에 상기 제 2 절연막(163)이 소정 두께로 연마될 수도 있다.
이로써, 상기 제 1 홀 패턴(167a) 내부에 매립된 금속층(170)은 제 1 배선(171)을 형성한다. 상기 제 1 배선(171)은 상기 제 1 칩(110) 및 상기 제 2 칩(120)을 전기적으로 연결시킨다.
상기 제 2 홀 패턴(167b) 내부에 매립된 금속층(170)은 제 2 (171)배선을 형성한다. 상기 제 2 배선(172)은 상기 제 2 칩(120) 및 상기 제 3 칩(130)을 전기적으로 연결시킨다.
상기 제 1 배선(171) 및 상기 제 2 배선(172)은 상기 제 2 절연막(163)에 의해 전기적으로 절연된 구조를 가진다.
상기 제 3 홀 패턴(165)들은 상부가 개구되어 상기 절연막의 단면적을 넓혀주기 때문에 상기 칩들의 구동열을 효과적으로 발열시킬 수 있다.
도 12는 다른 실시예에 따른 반도체 패키지의 단면도이다.
도 12에 따른 반도체 패키지(200)는 상기 도 2에 도시하여 설명한 실시예와 동일한 부분에 대해서는 동일 부호로 지시하였다.
도 12에 도시한 바와 같이, 베이스 기판(150) 상에 제 1 칩(110), 제 2 칩(120) 및 제 3 칩(130)이 실장된다.
상기 제 1 칩(110), 상기 제 2 칩(120) 및 상기 제 3 칩(130)을 덮는 제 1 절연막(161), 상기 제 1 절연막(161)을 덮는 제 2 절연막(263)은 제 1 홀 패턴(267a), 제 2 홀 패턴(267b) 및 제 3 홀 패턴(265)들이 형성되어 있다.
상기 제 3 홀 패턴(265)들은 상기 제 2 절연막(263) 및 상기 제 1 절연막(161)을 관통하여 상기 베이스 기판(150)의 일부를 노출시킨다.
상기 제 1 홀 패턴(267a)들은 상기 제 2 절연막(263) 및 상기 제 1 절연막(161)을 관통하여 상기 제 1 칩(110) 및 상기 제 2 칩(120)의 일부를 노출시킨다. 상기 노출된 부분은 패드부일 수 있다.
상기 제 2 홀 패턴(267b)들은 상기 제 2 절연막(263) 및 상기 제 1 절연막(163)을 관통하여 상기 제 2 칩(120) 및 상기 제 3 칩(130)의 일부를 노출시킨다. 상기 노출된 부분은 패드부일 수 있다.
상기 제 1 홀 패턴(267a) 및 상기 제 2 홀 패턴(267b) 내부에는 배리어막 패턴(281) 및 비아 금속 배턴(283)이 형성되어 있다.
예를 들어, 상기 배리어막은 단일막일 수도 있고, 복수의 층이 적층된 막일 수도 있다.
상기 배리어막은 타이타늄, 질화타이타늄, 탄탈륨, 질화탄탈륨, 타이타늄실리콘나이트라이드(TiSiN)으로 이루어진 그룹으로부터 선택된 적어도 하나를 포함할 수 있다.
예를 들어, 상기 비아 금속 패턴(283)은 텅스텐일 수 있으나, 이에 한정되지는 않는다.
상기 제 1 칩(110) 및 상기 제 2 칩(120) 사이에는 제 1 배선(271)이 형성되어 있으며, 상기 제 1 배선(271)은 상기 제 1 홀 패턴(267a)들 내부에 형성된 비아 금속 패턴(283)들을 통하여 전기적으로 연결된다.
상기 제 2 칩(120) 및 상기 제 3 칩(130) 사이에는 제 2 배선(272)이 형성되어 있으며, 상기 제 2 배선(272)은 상기 제 2 홀 패턴(267b)들 내부에 형성된 비아 금속 패턴(283)들을 통하여 전기적으로 연결된다.
상기 제 1 배선(271) 및 상기 제 2 배선(272)은 구리, 텅스텐, 알루미늄, 타이타늄, 탄탈륨으로 이루어진 그룹으로부터 선택된 적어도 하나를 포함한다.
상기 제 3 홀 패턴(265)들은 상기 칩들(110, 120, 130) 사이의 이격 공간에 형성될 수 있고, 상기 칩들(110, 120, 130)과 상기 베이스 기판의 가장자리(150b) 사이의 이격 공간에 형성될 수도 있다.
상기 제 3 홀 패턴(265)이 외부로 개구되도록 상기 제 1 배선(271) 및 상기 제 2 배선(272)이 형성된 상기 제 2 절연막(263) 상에 제 3 절연막 패턴(280)이 형성된다.
예를 들어, 상기 제 3 절연막은 실리콘산화막일 수 있다.
상기 제 3 절연막 패턴(280)은 상기 제1 배선(271) 및 상기 제 2 배선(272)의 상면들을 노출시킨다.
도 13 내지 도 120은 도 12에 도시한 반도체 패키지의 제조 공정을 보여주는 단면도들이다.
도 13에 도시한 바와 같이, 상기 베이스 기판(150) 상에 제 1 칩(110), 제 2 칩(120) 및 제 3 칩(130)이 실장된다.
상기 베이스 기판(150) 전면에 상기 제 1 칩(110), 상기 제 2 칩(120) 및 상기 제 3 칩(130)을 덮는 제 1 절연막(161), 상기 제 1 절연막(161)을 덮는 제 2 절 연막(263)이 형성되어 있다.
상기 제 1 절연막(161)은 질화막일 수 있고, 상기 제 2 절연막(263)은 산화막일 수 있다.
도 14에 도시한 바와 같이, 상기 제 2 절연막(263) 및 상기 제 1 절연막(161)에 제 1 홀 패턴(267a)들, 제 2 홀 패턴(267b)들 및 제 3 홀 패턴(265)들을 형성한다.
상기 제 1 홀 패턴(267a)들은 상기 제 2 절연막(263) 및 상기 제 1 절연막(161)을 관통하여 상기 제 1 칩(110) 및 상기 제 2 칩(120)의 일부를 노출시킨다. 상기 노출된 부분은 패드부일 수 있다.
상기 제 2 홀 패턴(267b)들은 상기 제 2 절연막(263) 및 상기 제 1 절연막(161)을 관통하여 상기 제 2 칩(120) 및 상기 제 3 칩(130)의 일부를 노출시킨다. 상기 노출된 부분은 패드부일 수 있다.
상기 제 3 홀 패턴(265)들은 상기 제 2 절연막(263) 및 상기 제 1 절연막(161)을 관통하여 상기 베이스 기판(150)의 일부를 노출시킨다.
상기 제 3 홀 패턴(265)들의 폭은 1000 내지 5000 Å일 수 있다.
예를 들어, 상기 제 3 홀 패턴(265)들의 폭은 1000 내지 2000 Å일 수 있다.
상기 제 3 홀 패턴(265)들의 가로세로비(aspect ratio)는 10 : 1(세로 깊이 : 가로 폭)일 수도 있다.
즉, 상기 제 3 홀 패턴(265)들은 가로 폭보다 세로의 깊이가 더 깊도록 형성할 수 있다.
실시예에 따른 반도체 패키지(200)는 상기 제 3 홀 패턴(265)들을 이용하여 단면적을 넓혀줌으로써 칩 구동시 발생되는 열을 발열시키는데 유리하다.
상기 제 3 홀 패턴(265)들의 크기가 상기 제 1 및 제 2 패턴들(267a, 267b)의 크기보다 작을 수 있다.
상기 제 3 홀 패턴(265)들의 깊이와 상기 제 1 및 제 2 홀 패턴들(267a, 267b)의 깊이가 다르나 상기 제 2 절연막(263) 식각시에 상기 제 1 절연막(161)을 식각 정지막으로 이용하므로 상기 칩들을 보호할 수 있다.
도 15에 도시한 바와 같이, 상기 제 2 절연막 상에 배리어막(281a)을 형성하고, 상기 배리어막(281a) 상에 비아 금속막(283a)을 형성한다.
상기 배리어막(281a)과 상기 비아 금속막(283a)은 상기 제 3 홀 패턴(265) 내부에 증착되지 않으며, 상기 제 1 및 제 2 홀 패턴들(267a, 267b) 내부에 형성된다. 왜냐하면, 상기 제 1 및 제 2 홀 패턴들(267a, 267b)의 크기보다 상기 제 3 홀 패턴(265)의 크기가 작기 때문이다. 또한, 상기 배리어막(281a)은 PVD법을 이용하여 상기 제 3 홀 패턴(265)의 크기 이상의 두께로 증착할 경우 상기 배리어막(281a)은 상기 제 3 홀 패턴(265) 입구에서 오버행(overhang)이 발생되므로 내부에 보이드를 형성하게 된다.
도 16에 도시한 바와 같이, 상기 배리어막(281a) 및 상기 비아 금속막(283a)을 화학적 기계적 연마 방법으로 연마하여 상기 제 1 내지 제 3 홀 패턴들(267a, 267b, 265) 내부에만 배리어막 패턴(281) 및 비아 금속 패턴(283)을 형성한다.
이때, 상기 제 3 홀 패턴(265)은 다시 외부로 개구되어 내부에 공기층이 형 성될 수 있다.
도 17에 도시한 바와 같이, 상기 제 2 절연막(263) 전면에 금속층(270)을 형성한다.
예를 들어, 상기 금속층(270)은 알루미늄을 포함할 수 있다.
상기 금속층(270)은 PVD 방법으로 상기 제 2 절연막(263) 전면에 형성되나, 상기 제 3 홀 패턴(265) 내부에는 형성되지 않는다. 상기 금속층(270)은 상기 제 3 홀 패턴(265)의 크기 이상의 두께로 증착할 경우 상기 배리어막(281a)은 상기 제 3 홀 패턴(265) 입구에서 오버행이 발생되므로 내부에 보이드를 형성하게 된다.
도 18에 도시한 바와 같이, 상기 금속층(270)을 패터닝하여 제 1 및 제 2 배선들(271, 272)을 형성한다.
상기 금속층(270)을 패터닝하는 공정에서 상기 제 3 홀 패턴(265)들 상부를 덮은 상기 금속층(270)은 식각되어 상기 제 3 홀 패턴(265)들의 보이드를 노출시킴으로서 상기 제 3 홀 패턴(265)들을 개구시킬 수 있다.
상기 제 1 칩(110) 및 상기 제 2 칩(120) 사이에는 제 1 배선(271)이 형성되어 있으며, 상기 제 1 배선(271)은 상기 제 1 홀 패턴(267a)들 내부에 형성된 비아 금속 패턴을 통하여 전기적으로 연결된다.
상기 제 2 칩(120) 및 상기 제 3 칩(130) 사이에는 제 2 배선(272)이 형성되어 있으며, 상기 제 2 배선(272)은 상기 제 2 홀 패턴(267b)들 내부에 형성된 비아 금속 패턴(283)을 통하여 전기적으로 연결된다.
도 19에 도시한 바와 같이, 상기 제 1 및 제 2 배선(271, 272)이 형성된 상 기 제 2 절연막(263) 상에 제 3 절연막(280a)을 형성한다.
상기 제 3 절연막(280a)은 예를 들어, 실리콘 산화막일 수 있다.
상기 제 3 절연막(280a)은 상기 제 3 홀 패턴(265) 내부에 보이드를 형성하며, 상기 제 1 배선(271) 및 상기 제 2 배선(272)을 덮는다.
상기 제 3 절연막(280a)을 화학적 기계적 연마 방법으로 연마하여 상기 제 1 배선(271) 및 상기 제 2 배선(272)의 상면들을 노출시킨다.
상기 제 3 절연막(280a)은 상기 반도체 패키지(200)를 평탄화하기 위한 것일 수 있으며, 상기 반도체 패키지(200)를 보호하기 위한 것일 수도 있다.
이후, 도 20에 도시한 바와 같이, 상기 제 3 절연막(280a)을 패터닝하여 상기 제 3 홀 패턴(265)들과 대응하는 위치에 제 4 홀 패턴(285)을 형성하고 상기 제 3 홀 패턴(265)들이 외부로 개구될 수 있도록 한다.
도 21은 또 다른 실시예에 따른 반도체 패키지를 보여주는 평면도이다.
도 21에 도시한 바와 같이, 제 3 홀 패턴(365)은 제 1 내지 제 3 칩들(110, 120, 130) 중 적어도 두개의 칩들 사이의 이격 공간에 형성될 수 있다. 상기 제 3 홀 패턴(365)은 상기 칩들(110, 120, 130)과 상기 베이스 기판(150)의 가장자리(150b) 사이에 형성될 수 있다.
상기 제 3 홀 패턴(365)은 단면적을 넓히기 위하여 지그재그로 구부러진 긴 홀로 구현될 수 있다.
이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 발 명의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 본 발명의 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
도 1은 실시예에 따른 반도체 패키지의 평면도.
도 2는 도 1의 Ⅰ-Ⅰ'선을 따라 절단한 반도체 패키지의 단면도.
도 3 내지 도 11은 실시예에 따른 반도체 패키지의 제조 공정을 보여주는 단면도들.
도 12는 다른 실시예에 따른 반도체 패키지의 단면도.
도 13 내지 도 20은 도 12에 도시한 반도체 패키지의 제조 공정을 보여주는 단면도들.
도 21은 또 다른 실시예에 따른 반도체 패키지를 보여주는 평면도.

Claims (20)

  1. 기판;
    상기 기판 상에 실장되며 상기 기판의 가장자리와 이격 공간을 갖는 적어도 두개의 칩들;
    상기 칩들을 덮으며, 상기 칩들의 일부를 노출시키는 비아홀들 및 상기 비아홀들 사이에 형성된 트렌치와 상기 이격 공간에 적어도 두개 이상의 홀 패턴을 갖는 절연막; 및
    상기 비아홀들 및 상기 트렌치에 매립된 금속 배선을 포함하는 반도체 패키지.
  2. 제 1항에 있어서,
    상기 절연막은 실리콘 질화막과 상기 실리콘 질화막 상에 형성된 실리콘 산화막을 포함하는 것을 특징으로 하는 반도체 패키지.
  3. 제 1항에 있어서,
    상기 홀 패턴은 상부가 개구된 것을 특징으로 하는 반도체 패키지.
  4. 제 1항에 있어서,
    상기 홀 패턴의 폭은 1000 내지 5000 Å인 것을 특징으로 하는 반도체 패키 지.
  5. 제 1항에 있어서,
    상기 홀 패턴의 정면 모양은 원형, 사각형, 삼각형, 타원형, 지그재그의 긴 홀 패턴형 중 하나인 것을 특징으로 하는 반도체 패키지.
  6. 제 1항에 있어서,
    상기 배선은 구리를 포함하는 것을 특징으로 하는 반도체 패키지.
  7. 기판을 준비하는 단계;
    상기 기판의 가장자리와 이격 공간을 갖도록 상기 기판 상에 적어도 두개의 칩들을 실장하는 단계;
    상기 기판 전면에 절연막을 형성하는 단계;
    상기 절연막을 선택적으로 식각하여 상기 칩들의 일부를 노출시키는 비아홀들 및 상기 이격 공간에 적어도 두개의 홀 패턴을 형성하는 단계;
    상기 절연막을 선택적으로 식각하여 상기 비아홀들을 연결하는 트렌치를 형성하는 단계;
    상기 절연막 전면에 구리 금속층을 형성하는 단계; 및
    상기 구리 금속층을 연마하여 상기 비아홀들 및 상기 트렌치 내에 매립된 금속 배선을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방 법.
  8. 제 7항에 있어서,
    상기 절연막 전면에 금속층을 형성하는 단계에 있어서,
    상기 금속층은 상기 홀 패턴 내부에 보이드를 형성하며, 상기 비아홀들 내부에 매립되는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  9. 적어도 두개 이상의 칩들;
    상기 칩들이 실장되는 유효 영역과, 상기 유효 영역 주변의 비유효 영역을 갖는 기판; 및
    상기 칩들이 실장된 기판 상에 형성되며, 상기 비유효 영역 상에 방열용 홀 패턴을 포함하는 절연막을 포함하는 것을 특징으로 하는 반도체 패키지.
  10. 제 9항에 있어서,
    상기 절연막에 형성되며, 상기 칩들의 일부를 노출시키는 홀 패턴; 및
    상기 절연막 상에서 상기 홀 패턴을 통해 상기 칩들을 전기적으로 연결하는 배선을 더 포함하는 것을 특징으로 하는 반도체 패키지.
  11. 제 9항에 있어서,
    상기 홀 패턴 내부에 형성된 배리어막 패턴; 및
    상기 배리어막 패턴 상에 형성되며 상기 홀 패턴을 채우는 비아 금속 패턴을 더 포함하는 것을 특징으로 하는 반도체 패키지.
  12. 제 9항에 있어서,
    상기 배선은 알루미늄인 것을 특징으로 하는 반도체 패키지.
  13. 제 9항에 있어서,
    상기 절연막 상에 상기 배선의 상면을 노출시키고 상기 방열용 홀 패턴을 개구시키는 평탄화막이 더 형성된 것을 특징으로 하는 반도체 패키지.
  14. 제 9항에 있어서,
    상기 방열용 홀 패턴의 폭은 1000 내지 5000 Å인 것을 특징으로 하는 반도체 패키지.
  15. 제 9항에 있어서,
    상기 방열용 홀 패턴의 정면 모양은 원형, 사각형, 삼각형, 타원형, 지그재그의 긴 홀 패턴형 중 하나인 것을 특징으로 하는 반도체 패키지.
  16. 유효 영역과 비유효 영역을 정의하는 기판을 준비하는 단계;
    상기 유효 영역에 적어도 두개의 칩들을 실장하는 단계;
    상기 기판 전면에 절연막을 형성하는 단계; 및
    상기 절연막을 선택적으로 식각하여 상기 비유효 영역의 일부를 노출시키는 방열용 홀 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  17. 제 16항에 있어서,
    상기 절연막에 상기 칩들의 일부를 노출시키며 상기 방열용 홀 패턴보다 폭이 큰 홀 패턴들을 형성하는 단계;
    상기 절연막 상에 금속층을 형성하는 단계; 및
    상기 금속층을 패터닝하여 상기 홀 패턴들을 통해 상기 칩들을 전기적으로 연결시키는 금속 배선을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  18. 제 17항에 있어서,
    상기 절연막 상에 금속층을 형성하는 단계에 있어서,
    상기 금속층은 상기 방열용 홀 패턴 내부에 보이드를 형성하며, 상기 홀 패턴들 내부에 매립되는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  19. 제 16항에 있어서,
    상기 절연막에 상기 칩들의 일부는 노출시키는 홀 패턴들을 형성하는 단계;
    상기 절연막 상에 배리어막 및 비아 금속막을 형성하는 단계;
    상기 배리어막 및 상기 비아 금속막을 상기 절연막이 드러나도록 연마하여 상기 홀 패턴들 내부에 배리어막 패턴 및 비아 금속막 패턴을 형성하는 단계;
    상기 절연막 상에 금속층을 형성하는 단계; 및
    상기 금속층을 패터닝하여 상기 비아 금속 패턴을 통해 상기 칩들을 전기적으로 연결시키는 금속 배선을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  20. 제 19항에 있어서,
    상기 금속 배선을 형성하는 단계 이후에,
    상기 금속 배선을 덮도록 평탄화막을 형성하는 단계;
    상기 평탄화막을 연마하여 상기 금속 배선의 상면이 노출되는 단계;
    상기 평탄화막을 패터닝하여 상기 방열용 홀 패턴이 개구되는 단계를 더 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
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