JP2011249430A - 半導体装置及び半導体装置の製造方法 - Google Patents
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Abstract
【課題】チップ面積及びコストを増大させることなく、熱抵抗を低減できる半導体装置及び半導体装置の製造方法を提供する。
【解決手段】半導体装置100は、半導体層1aと配線層1bとを有する半導体基板1と、半導体層1aの中央部に半導体層1aの表面から所定の深さまで形成された活性領域3と、活性領域3及び活性領域3の周辺の配線層1bに形成され、半導体層1aと電気的に接続された接続用電極4と、半導体層1aから発生する熱を放熱する放熱部とを備え、放熱部は、半導体層1aの裏面から活性領域3の近傍まで凹状に形成された少なくとも1の第1の孔5に充填された放熱体7を有する。
【選択図】図1A
【解決手段】半導体装置100は、半導体層1aと配線層1bとを有する半導体基板1と、半導体層1aの中央部に半導体層1aの表面から所定の深さまで形成された活性領域3と、活性領域3及び活性領域3の周辺の配線層1bに形成され、半導体層1aと電気的に接続された接続用電極4と、半導体層1aから発生する熱を放熱する放熱部とを備え、放熱部は、半導体層1aの裏面から活性領域3の近傍まで凹状に形成された少なくとも1の第1の孔5に充填された放熱体7を有する。
【選択図】図1A
Description
本発明は、半導体装置及び半導体装置の製造方法に関する。
半導体装置の基板や配線に電流が流れると発熱する。パワー素子では100℃近く温度が上昇するものもある。温度が上昇すると半導体装置の特性を大きく変動させ、また、信頼性を著しく劣化させてしまう。この対策のため、従来技術では、半導体装置の上部にヒートシンクを取り付けて放熱させている。近年は、さらにヒートシンク自体の冷却性能に加えて、発熱する半導体素子からヒートシンクまでの熱抵抗を下げるための機能を施したものがある(例えば、特許文献1、2参照)。
特許文献1に示す半導体素子の断面図を図9に示す。図9において、SOI(Silicon On Insulator)構造を有する半導体基板101は、パワー素子102を有し、パワー素子102の領域を分離する素子分離領域103に半導体基板101を貫通するように貫通孔104が設けられ、貫通孔104に熱伝導率が良く導電性を有する熱伝導体105を充填し、パワー素子102の放熱経路を確保している。
また、例えば、特許文献2に示すパワーMOSFETの断面図を図10に示す。図10において、半導体基板101は、裏面に大面積の凹部106と、大面積の凹部106の中に小面積の凹部107を備えている。そして、大小二つの凹部106、107を平坦にするように金属層108が形成され、放熱性を備えた裏面ソース電極が形成されている。
パワー素子だけでなく、動作電圧の低いシステムLSI、イメージセンサなどにおいても近年の高集積化によりトランジスタ数が増大し、1チップあたりに流れる電流量が多くなってきており、素子の熱抵抗低減の要望が高まっている。
しかしながら、高集積化の進んだシステムLSIやイメージセンサの量産レベルの素子分離幅は、現状0.2μm以下と狭い。したがって、素子分離領域に素子の熱抵抗を低減させるための放熱用の貫通孔を設けるためには、素子分離領域を広げる必要があり、チップ面積を増大させるという課題を有していた。
また、素子を構成する基板の裏面に、大面積の凹部を設けた場合、凹部を埋め込むための金属膜厚が厚くコストが高くなるという課題を有していた。
そこで、本発明は、チップ面積及びコストを増大させることなく、熱抵抗を低減できる半導体装置及び半導体装置の製造方法を提供することを目的とする。
前記の目的を達成するために、本発明の一形態における半導体装置は、半導体層と配線層とを有する半導体基板と、前記半導体層の中央部に前記半導体層の表面から所定の深さまで形成された活性領域と、前記活性領域の周辺の前記配線層に形成され、前記半導体層と電気的に接続された接続用電極と、前記半導体層から発生する熱を放熱する放熱部とを備え、前記放熱部は、前記半導体層の裏面から前記活性領域の近傍まで凹状に形成された少なくとも1の第1の孔に充填された放熱体を有する。
この構成によれば、半導体層の裏面から活性領域の近傍まで第1の孔が形成され、放熱体が充填されて放熱部が形成されているので、半導体層の放熱性を良くし、熱抵抗を下げることができる。また、第1の孔の深さが活性領域に到達していないので、半導体層の特性に電気的影響を与えることはない。また、通常空きスペースとなっている、半導体層の裏面から活性領域までの間に放熱部を設けるため、レイアウトを拡大させずに放熱効果を高めることができる。また、半導体層の電気的な接続を行う端子と、放熱経路となる端子とを半導体基板の同じ面に配置することができるので、ウェハレベルパッケージとして、小型化を図りながら、二次基板への実装を容易に行うことができる。
ここで、前記放熱部は、前記少なくとも1の第1の孔の内壁及び前記半導体層の裏面を被覆する金属膜をさらに備えてもよい。
この構成によれば、孔の内壁及び前記半導体層の裏面に熱伝導率の良い金属膜を被覆することにより、放熱性をさらに高めることができる。
ここで、前記接続用電極は、前記半導体層の裏面から前記配線層まで前記半導体層を貫通した少なくとも1の第2の孔の内部に形成された貫通電極部を有してもよい。この構成によれば、半導体基板の裏面に外部接続用の電極を形成することができる。
ここで、前記少なくとも1の第1の孔の口径は、前記少なくとも1の第2の孔の口径よりも小さく形成されていてもよい。
この構成によれば、半導体基板の放熱経路となる第1の孔の口径を第2の孔の口径よりも小さくすることができるので、薄い膜厚で第1の孔に導体を充填することができる。
ここで、前記少なくとも1の第1の孔は、前記半導体層の裏面から見て正方格子状に複数配置されていてもよい。
ここで、前記少なくとも1の第1の孔は、前記半導体層の裏面から見て千鳥状に複数配置されていてもよい。
この構成によれば、半導体基板全体の反り等に対する強度を高めることができる。
ここで、前記放熱部は、前記半導体層の裏面に設けられ、前記放熱体に接合された放熱板をさらに備えてもよい。
ここで、前記放熱板は、前記放熱体に接合された面と反対側の面に複数の放熱用電極を有してもよい。
この構成によれば、半導体基板の放熱性をさらに高めることができる。
ここで、前記接続用電極は、外部接続用電極をさらに有してもよい。
この構成によれば、外部接続用電極により、半導体層と外部の他の回路等と容易に接続することができる。
ここで、前記半導体装置は、前記接続用電極と電気的に接続された二次基板をさらに備えてもよい。
この構成によれば、半導体基板の配線を簡単にすることができ、層数を削減することができる。
ここで、前記二次基板は、前記二次基板の中央部に放熱機構を有し、前記放熱機構は、前記放熱用電極と接続されていてもよい。
この構成によれば、半導体基板の放熱性をさらに高めることができる。
また、本発明の一形態における半導体装置の製造方法は、半導体層と配線層とを有する半導体基板を用意する工程と、前記半導体層の中央部に前記半導体層の表面から所定の深さまで活性領域を形成する工程と、前記活性領域の周辺の前記配線層に、前記半導体層と電気的に接続された接続用電極を形成する工程と、前記半導体層から発生する熱を放熱する放熱部を形成する工程とを含み、前記放熱部を形成する工程は、前記半導体層の裏面から前記活性領域の近傍まで凹状に少なくとも1の第1の孔を形成する工程と、前記少なくとも1の第1の孔に放熱体を充填する工程とを含む。
この構成によれば、半導体層の裏面から活性領域の近傍まで第1の孔が形成され、放熱体が充填されて放熱部が形成されているので、半導体基板の放熱性を良くし、熱抵抗を下げることができる。また、第1の孔の深さが活性領域に到達していないので、半導体層の特性に電気的影響を与えることはない。また、通常空きスペースとなっている、半導体層の裏面から活性領域までの間に放熱部を設けるため、レイアウトを拡大させずに放熱効果を高めることができる。また、半導体層の電気的な接続を行う端子と、放熱経路となる端子とを半導体基板の同じ面に配置することができるので、ウェハレベルパッケージとして、小型化を図りながら、二次基板への実装を容易に行うことができる。
ここで、前記放熱部を形成する工程は、前記少なくとも1の第1の孔を形成した後、前記少なくとも1の第1の孔の内壁及び前記半導体層の裏面を被覆する金属膜を形成する工程をさらに含んでもよい。
この構成によれば、孔の内壁及び前記半導体層の裏面に熱伝導率の良い金属膜を被覆することにより、放熱性をさらに高めることができる。
ここで、前記活性領域の周辺の前記半導体基板に、前記半導体層の裏面から前記配線層まで前記半導体層を貫通する少なくとも1の第2の孔を形成する工程と、前記少なくとも1の第2の孔の内部に貫通電極部を形成する工程とを含んでもよい。
この構成によれば、半導体基板の裏面に外部接続用の電極を形成することができる。
ここで、前記少なくとも1の第1の孔を形成する工程と、前記少なくとも1の第2の孔を形成する工程とを同時に行ってもよい。
この構成によれば、より製造工程を短縮、容易化することができる。例えば、第1の孔及び第2の孔の形成をドライエッチングで行うとする。ドライエッチングには、口径が小さくなるほどエッチングレートが低下するという特性があるので、一度のドライエッチングで深さの異なる第1の孔及び第2の孔を同時に形成することができる。結果として、工程数を削減することができる。
ここで、前記少なくとも1の第1の孔の口径は、前記少なくとも1の第2の孔の口径よりも小さく形成されてもよい。
この構成によれば、放熱経路となる第1の孔の口径を第2の孔の口径よりも小さくすることができるので、薄い膜厚で第1の孔に導体を充填することができる。
本発明によれば、チップ面積及びコストを増大させることなく、熱抵抗を低減できる半導体装置及び半導体装置の製造方法を提供することができる。
以下、本発明を実施するための形態について説明する。なお、本発明について、以下の実施形態及び添付の図面を用いて説明を行うが、これは例示を目的としており、本発明がこれらに限定されることを意図しない。
(第1の実施形態)
本実施形態に係る半導体装置は、半導体層と配線層とを有する半導体基板と、半導体層の中央部に半導体層の表面から所定の深さまで形成された活性領域と、活性領域の周辺の配線層に形成され、半導体層と電気的に接続された接続用電極と、半導体層から発生する熱を放熱する放熱部とを備え、放熱部は、半導体層の裏面から活性領域の近傍まで凹状に形成された少なくとも1の第1の孔に充填された放熱体を有する。
本実施形態に係る半導体装置は、半導体層と配線層とを有する半導体基板と、半導体層の中央部に半導体層の表面から所定の深さまで形成された活性領域と、活性領域の周辺の配線層に形成され、半導体層と電気的に接続された接続用電極と、半導体層から発生する熱を放熱する放熱部とを備え、放熱部は、半導体層の裏面から活性領域の近傍まで凹状に形成された少なくとも1の第1の孔に充填された放熱体を有する。
このような構成により、チップ面積及びコストを増大させることなく、熱抵抗を低減できる半導体装置及び半導体装置の製造方法を提供することができる。
以下、本発明の第1の実施形態について、図1A及び図1Bを参照して説明する。図1A及び図1Bは、本実施形態に係る半導体装置の断面図である。
図1Aに示すように、本実施形態に係る半導体装置100は、半導体層1aと、配線層1bと、保護膜1cとを含む半導体基板1を備えている。半導体基板1において、半導体層1aは、例えばシリコン基板からなる。半導体層1aと配線層1bの間には、図示を省略したSiO2層が設けられ、SOI(Silicon On Insulator)構造を成している。配線層1bの上には、保護膜1cが形成されている。
半導体層1aの中央部には、半導体層1aの表面から所定の深さまで、活性領域3が形成されている。ここで、活性領域3は、一例として、半導体層1aの表面から約5μmの深さまで形成されている。また、半導体層1aの表面に設けられた配線層1b及び活性領域3には、例えばトランジスタや引き出し電極等が形成されている。
また、半導体基板1には、外部接続用の電極パッド4が形成されている。ここで、電極パッド4上にさらにバンプ電極やワイヤー電極が形成されていてもよい。
また、半導体層1aにおける活性領域3の下方には、半導体層1aの裏面から表面に向けて、複数の孔5が形成されている。孔5は活性領域3に到達しない深さまで形成されている。ここで、孔5の口径(直径)は、例えば、30μmである。なお、孔5が本実施形態における第1の孔に相当する。
そして、半導体層1aの裏面には、孔5及び半導体層1aの裏面を覆うようにして、金属膜6が形成されている。ここで、金属膜6は、例えば、Ti100nm/Cu100nmで形成されている。
そして、金属膜6で覆われた孔5内には、放熱材料が充填され放熱体7が形成されている。ここで、放熱体7の半導体層1aの裏面からの高さは、例えば、20μmである。また、放熱体7の放熱材料としては、熱抵抗率が低いものがよく、例えばCuが好ましい。
なお、金属膜6は必須の構成ではなく、孔5内に直接、放熱体7として放熱材料が充填されていても良い。ただし、金属膜6を半導体層1aの裏面全体に設けることによって、より放熱性が高まる。
上記のような構成を採用しているので、チップ面積を増やすことなく、半導体装置の動作中に活性領域3で発生する熱を、複数の孔5に形成された放熱体7により効率良く半導体層1aの裏面まで伝達し、放熱することができる。
また、図1Bに示すように、半導体基板1の裏面にさらに、各放熱体7に接続された放熱板8を備えても良い。放熱板8の材料としては、熱抵抗率が低いものがよく、例えばCuが好ましい。このような構成をとることで、半導体基板1において、半導体層1aから発生する熱の放熱効果をより高めることができる。なお、放熱体7、金属膜6及び放熱板8が本実施形態における放熱部に相当する。
以下、本発明の第1の実施形態に係る半導体装置100の製造方法について、図2A〜図2Dを参照して説明する。
まず、図2Aに示すように、半導体層1aの表面に一般的な工法で配線層1bを形成する。はじめに、半導体層1aの表面にフォトリソグラフィ処理等を実施することで、所定の形状にパターンニングした必要な領域に不純物を導入し、活性領域3を形成する。活性領域3は、一例として、半導体層1aの表面から約5μmの深さまで形成する。また、半導体層1aの上に配線層1bを形成する。配線層1b及び活性領域3には、フォトリソグラフィ、エッチング等の公知の技術により、例えばトランジスタ、FET、ダイオード、抵抗等を形成する。また、図1A及び図1Bに示すように、電極パッド4等の電極や配線パターン等を形成する。
この後に、その上面に絶縁樹脂により保護膜1c等を形成する。このとき、電極パッド4が保護膜1cの表面に露出するように、保護膜1cを所定の形状にパターンニングする。
この後に、図2Bに示すように、半導体基板1の裏面、つまり、半導体層1aの裏面に公知のリソグラフィ装置と公知のドライエッチング装置を用いて複数の孔5を形成する。孔5の口径(直径)は、例えば、30μmである。孔5の深さは、活性領域3に達しないような深さにする。活性領域3は、一例として、半導体層1aの表面から約5μmの深さに形成されることが好ましい。
この後に、図2Cに示すように、孔5の内壁及び底面、半導体基板1の裏面全体に、公知のスパッタ技術を用いて金属膜6を成膜する。金属膜6としては、例えば、Ti100nm/Cu100nmで形成すればよい。
この後に、図2Dに示すように、公知のリソグラフィ技術、電解めっき技術、ウェットエッチング技術等を用いて、放熱体7として放熱材料を20μm成長させる。結果として、金属膜6で覆われた孔5内には、放熱材料が充填されることとなる。放熱体7の放熱材料としては、熱抵抗率が低いものがよく、例えばCuが好ましい。また、金属膜6は必須の構成ではなく、孔5内に直接、放熱体7を形成しても良い。ただし、金属膜6を孔5内に設けることによって、孔5内に放熱材料をより充填しやすくなる。
上記のような構成を採用しているので、チップ面積を増やすことなく、半導体装置の動作中に活性領域3で発生する熱を複数の孔5に形成された放熱体7により効率良く半導体基板1の裏面まで伝達し、放熱することができる。
(第2の実施形態)
以下、本発明の第2の実施形態について図3A〜図3Cを参照して説明する。図3A〜図3Cは、本発明の第2の実施形態に係る半導体装置200の断面図である。
以下、本発明の第2の実施形態について図3A〜図3Cを参照して説明する。図3A〜図3Cは、本発明の第2の実施形態に係る半導体装置200の断面図である。
本実施形態に係る半導体装置が、第1の実施形態に係る半導体装置と異なる点は、半導体層に接続される外部接続用の電極パッドが半導体基板の裏面に設けられ、半導体基板の裏面から配線層まで貫通する貫通電極部が形成されている点である。
図3Aに示すように、本実施形態に係る半導体装置200は、半導体層1aと、配線層1bとを含む半導体基板1を備えている。半導体基板1において、半導体層1aと配線層1bの間には、図示を省略したSiO2層が設けられ、SOI(Silicon On Insulator)構造を成している。
半導体層1aの中央部には、第1の実施形態と同様に、半導体層1aの表面から所定の深さまで、活性領域3が形成されている。ここで、活性領域3は、一例として、半導体層1aの表面から約5μmの深さまで形成されている。また、半導体層1aの表面に設けられた配線層1b及び活性領域3には、例えばトランジスタや引き出し電極等が形成されている。
また、半導体層1aにおける活性領域3の周辺には、孔52が形成されている。孔52は、半導体基板1の裏面から配線層1bまで貫通するように、例えば、口径(直径)80μmで形成されている。孔52の内壁は、絶縁膜9で覆われている。ここで、例えば、絶縁膜9としてはSiO2が挙げられる。絶縁膜9で覆われた孔52の内部には、貫通電極部72が形成されている。また、孔52内の絶縁膜9の表面には、さらに、金属膜が形成されていてもよい。金属膜としては、例えば、Ti100nm/Cu100nmが挙げられる。また、貫通電極部72は、例えばCuで形成されている。また、貫通電極部72上には、電極パッド10が形成され、電極パッド10上には外部接続用電極12が形成されている。ここで外部接続用電極12としては、例えば、はんだバンプが挙げられる。なお、孔52が本実施形態における第2の孔に相当する。
また、半導体層1aにおける活性領域3の下方には、半導体層1aの裏面から表面に向けて、複数の孔51が形成されている。ここで、孔51は活性領域3に到達しない深さまで形成されている。ここで、孔51の口径(直径)は、例えば、30μmである。なお、孔51が本実施形態における第1の孔に相当する。
そして、半導体層1aの裏面には、孔51及び半導体層1aの裏面を覆うようにして、絶縁膜9が形成されている。ここで、例えば、絶縁膜9としてはSiO2が挙げられる。また、絶縁膜9は必ずしも必須の構成ではない。ここで、孔51内には、第1の実施形態と同様に、金属膜が形成されていてもよい。金属膜を孔51内及び半導体層1aの裏面に設けることによって、より放熱性が高まる。ここで、金属膜としては、例えば、Ti100nm/Cu100nmが挙げられる。
また、絶縁膜9で覆われた孔51内には、放熱体71として放熱材料が充填されている。ここで、放熱体71の半導体層1aの裏面からの高さは、例えば、20μmである。また、放熱材料としては、熱抵抗率が低いものがよく、例えばCuが好ましい。
なお、絶縁膜9は必須の構成ではなく、孔51内に直接、放熱材料が充填されていても良いし、孔51内に金属膜のみ形成されていても良い。ただし、絶縁膜9、金属膜を半導体層1aの裏面全体に設けることによって、より放熱性が高まる。
上記のような構成を採用しているので、チップ面積を増やすことなく、半導体装置の動作中に活性領域3で発生する熱を、複数の孔51に形成された放熱体71により効率良く半導体層1aの裏面まで伝達し、放熱することができる。
また、図3Bに示すように、半導体基板1の裏面にさらに、各放熱体71に接続された放熱板8を備えても良い。放熱板8の材料としては、熱抵抗率が低いものがよく、例えばCuが好ましい。このような構成をとることで、半導体基板1において、半導体層1aから発生する熱の放熱効果をより高めることができる。
また、図3Cに示すように、放熱板8の上に、さらに放熱用電極13を備えても良い。このような構成をとることで、半導体基板1において、半導体層1aから発生する熱の放熱効果をより高めることができる。なお、放熱体71、放熱板8及び放熱用電極13が本実施形態における放熱部に相当する。
以下、本発明の第2の実施形態に係る半導体装置200の製造方法について、図4A〜図4Fを参照して説明する。
まず、図4Aに示すように、半導体層1aの表面に一般的な工法で配線層1bを形成する。第1の実施形態と同様に、はじめに、半導体層1aの表面にフォトリソグラフィ処理等を実施することで、半導体層1aの所定の形状にパターンニングした必要な領域に不純物を導入し、活性領域3を形成する。活性領域3は、一例として、半導体層1aの表面から約5μmの深さまで形成する。また、半導体層1aの上に配線層1bを形成する。配線層1b及び活性領域3には、フォトリソグラフィ、エッチング等の公知の技術により、例えばトランジスタ、FET、ダイオード、抵抗等を形成する。この後に公知のバックグラインダーとCMP(Chemical Mechanical Polishing)技術を用い、半導体基板1の裏面を研磨し200μm程度の厚さにする。
この後に、図4Bに示すように、研磨された半導体基板1の裏面に公知のリソグラフィ装置と公知のドライエッチング装置を用いて複数の孔51及び孔52を形成する。ここで、半導体層1aにおける活性領域3の下方に形成された孔を孔51とする。また、半導体層1aにおける活性領域3の周辺に形成された孔を孔52とする。
孔51は、半導体層1aの裏面から深さ5μmの位置に形成された活性領域3に到達しないように、例えば、口径(直径)30μmで形成する。孔52は、半導体層1aの裏面から半導体層1aを貫通させるように、例えば、口径(直径)80μmで形成する。ここで、孔51及び孔52は、同時に形成しても良いし別々に形成しても良い。孔51及び孔52を同時に形成する場合、直径80μmの孔52と比較して直径30μmの孔51では、エッチングレートが15%程度低下するため、同じ時間でエッチングを終了させたときに、直径80μmの孔52は配線層1bに到達し、直径30μmの孔51では素子の活性領域3に到達しない深さで止めることができる。
この後に、図4Cに示すように、孔51の内壁及び底面、孔52の内壁、半導体層1aの裏面に公知のCVD(Chemical Vapor Deposition)技術とリソグラフィ技術とエッチバック技術により絶縁膜9を形成する。ここで、絶縁膜9としては、例えば、SiO2が挙げられる。
この後に、図4Dに示すように、公知のリソグラフィ技術、電解めっき技術、ウェットエッチング技術等を用いて、孔51及び孔52の内部に、放熱体71及び貫通電極部72を形成する。放熱体71及び貫通電極部72は、例えば、Cuで形成される。また、放熱体71の半導体層1aの裏面からの深さは、例えば、20μmである。ここで、放熱体71及び貫通電極部72を形成する前に、孔51の内壁及び底面、孔52の内壁、半導体層1aの裏面全体に、公知のスパッタ技術を用いて、金属膜としてTi100nm/Cu100nmをこの順に成膜してもよい。金属膜を孔51及び孔52内に設けることによって、孔51及び孔52内に放熱材料をより充填しやすくなる。
この後に、図4Eに示すように、複数の放熱体71にまたがるように放熱板8を形成する。また、貫通電極部72上に電極パッド10を形成する。
この後に、図4Fに示すように、絶縁樹脂で半導体層1aの裏面に保護膜11を形成する。この際、電極パッド10の上面及び放熱板8の上面の一部を開口させる。その後、電極パッド10の上に外部接続用電極12を接続し、放熱板8の上面に形成された開口に放熱用電極13を接続する。外部接続用電極12及び放熱用電極13としては、例えば、はんだバンプを用いる。
また、図5に本実施形態に係る半導体装置200の裏面図を示す。同図は、放熱体71及び貫通電極部72を形成した後の半導体装置200の裏面図である。同図に示すAA’における断面図が、図4Dに相当する。
図5に示すように、活性領域3は、半導体基板1の中央部に配置されている。放熱体71は、活性領域3内に配置されている。各放熱体71は、同図に示すように、例えば正方格子状に配置されている。貫通電極部72は、活性領域3の周辺に配置されている。
また、図6に本実施形態に係る半導体装置200の外部接続用電極12及び放熱用電極13を形成した後の裏面図を示す。同図に示すBB’における断面図が、図4Fに相当する。
図6に示すように、放熱板8は、半導体基板1の中央部に配置されている。放熱用電極13は、放熱板8内に配置されている。外部接続用電極12は、活性領域3の周辺に配置されている。
(第2の実施形態の変形例)
また、図5に示した半導体装置200では、貫通電極部72を活性領域3内で正方格子状に配置したが、図7に示すように、貫通電極部72を活性領域3内で千鳥状に配置しても良い。このような構成にすると、貫通電極部72を正方格子状に並べた場合と比較し、応力の伝わり方が分散されるため、基板全体の強度が向上する。
また、図5に示した半導体装置200では、貫通電極部72を活性領域3内で正方格子状に配置したが、図7に示すように、貫通電極部72を活性領域3内で千鳥状に配置しても良い。このような構成にすると、貫通電極部72を正方格子状に並べた場合と比較し、応力の伝わり方が分散されるため、基板全体の強度が向上する。
(第3の実施形態)
図8に、本実施形態に係る半導体装置300の断面図を示す。同図に示す半導体装置300は、第2の実施形態に示された半導体装置200が、二次基板14に実装されている。
図8に、本実施形態に係る半導体装置300の断面図を示す。同図に示す半導体装置300は、第2の実施形態に示された半導体装置200が、二次基板14に実装されている。
図8に示すように、二次基板14は、多層配線が可能となるように内部に複数の導体層16を備え、その一部に二次基板14の板厚方向に長いサーマルビア15を有している。サーマルビア15は、二次基板14の上面から熱が伝導されると、導体層16を介して二次基板14の内部からも放熱するように配置されている。サーマルビア15は、放熱用電極13とほぼ同等のパッドサイズで、放熱用電極13と対応する位置に形成されている。
外部接続用電極12は、二次基板14と電気的に接続されている。放熱用電極13は、二次基板14内のサーマルビア15に接続されている。放熱用電極13が、サーマルビア15に接続されることにより、より放熱性が高まる。
また、図8に示すように、外部接続用電極12を活性領域3の周辺2列に配置してもよい。このような構成により、より放熱性を高めることができる。
なお、本発明は、上記した実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲内で種々の改良、変形を行ってもよい。
例えば、外部接続用の電極パッドは、半導体基板の表面に配置されても良いし、裏面に配置されても良い。
また、放熱体を形成するための第1の孔及び貫通電極部を形成するための第2の孔は、同時に形成されても良いし別々に形成されても良い。
また、第1の孔に放熱体が形成される前に、第1の孔に金属膜及び絶縁膜の両方が設けられても良いし、いずれか一方が設けられても良い。また、金属膜及び絶縁膜のいずれも設けられなくてもよい。
また、本発明に係る半導体には、上記した実施の形態における任意の構成要素を組み合わせて実現される別の実施の形態や、本発明の主旨を逸脱しない範囲で当業者が思いつく各種変形を施して得られる変形例や、本発明に係る半導体装置を内蔵した各種機器も本発明に含まれる。例えば、本発明に係る半導体装置を内蔵するイメージセンサも本発明に含まれる。
本発明は、半導体層の面積を増加させることなく熱抵抗を下げることができる。また、貫通電極構造を採用する半導体装置であれば、工程数を増やすことなく採用できる。今後、貫通電極部を介した3次元実装分野、例えば、集積度の高いシステムLSIやイメージセンサの分野において有用な技術である。
1 半導体基板
1a 半導体層
1b 配線層
1c 保護膜
3 活性領域
4、10 電極パッド(接続用電極)
5、51 孔(第1の孔)
6 金属膜(放熱部)
7、71 放熱体(放熱部)
8 放熱板(放熱部)
12 外部接続用電極
13 放熱用電極(放熱部)
14 二次基板
15 サーマルビア(放熱機構)
52 孔(第2の孔)
72 貫通電極部
100、200、300 半導体装置
1a 半導体層
1b 配線層
1c 保護膜
3 活性領域
4、10 電極パッド(接続用電極)
5、51 孔(第1の孔)
6 金属膜(放熱部)
7、71 放熱体(放熱部)
8 放熱板(放熱部)
12 外部接続用電極
13 放熱用電極(放熱部)
14 二次基板
15 サーマルビア(放熱機構)
52 孔(第2の孔)
72 貫通電極部
100、200、300 半導体装置
Claims (16)
- 半導体層と配線層とを有する半導体基板と、
前記半導体層の中央部に前記半導体層の表面から所定の深さまで形成された活性領域と、
前記活性領域の周辺の前記配線層に形成され、前記半導体層と電気的に接続された接続用電極と、
前記半導体層から発生する熱を放熱する放熱部とを備え、
前記放熱部は、
前記半導体層の裏面から前記活性領域の近傍まで凹状に形成された少なくとも1の第1の孔に充填された放熱体を有する
半導体装置。 - 前記放熱部は、前記少なくとも1の第1の孔の内壁及び前記半導体層の裏面を被覆する金属膜をさらに備える
請求項1に記載の半導体装置。 - 前記接続用電極は、
前記半導体層の裏面から前記配線層まで前記半導体層を貫通した少なくとも1の第2の孔の内部に形成された貫通電極部を有する
請求項1または2に記載の半導体装置。 - 前記少なくとも1の第1の孔の口径は、前記少なくとも1の第2の孔の口径よりも小さく形成されている
請求項3に記載の半導体装置。 - 前記少なくとも1の第1の孔は、前記半導体層の裏面から見て正方格子状に複数配置されている
請求項1〜4のいずれかに記載の半導体装置。 - 前記少なくとも1の第1の孔は、前記半導体層の裏面から見て千鳥状に複数配置されている
請求項1〜4のいずれかに記載の半導体装置。 - 前記放熱部は、
前記半導体層の裏面に設けられ、前記放熱体に接合された放熱板をさらに備える
請求項1〜6のいずれかに記載の半導体装置。 - 前記放熱板は、前記放熱体に接合された面と反対側の面に複数の放熱用電極を有する
請求項7に記載の半導体装置。 - 前記接続用電極は、外部接続用電極をさらに有する
請求項1〜8のいずれかに記載の半導体装置。 - 前記半導体装置は、
前記接続用電極と電気的に接続された二次基板をさらに備える
請求項8に記載の半導体装置。 - 前記二次基板は、前記二次基板の中央部に放熱機構を有し、
前記放熱機構は、前記放熱用電極と接続されている
請求項10に記載の半導体装置。 - 半導体層と配線層とを有する半導体基板を用意する工程と、
前記半導体層の中央部に前記半導体層の表面から所定の深さまで活性領域を形成する工程と、
前記活性領域の周辺の前記配線層に、前記半導体層と電気的に接続された接続用電極を形成する工程と、
前記半導体層から発生する熱を放熱する放熱部を形成する工程とを含み、
前記放熱部を形成する工程は、
前記半導体層の裏面から前記活性領域の近傍まで凹状に少なくとも1の第1の孔を形成する工程と、
前記少なくとも1の第1の孔に放熱体を充填する工程とを含む
半導体装置の製造方法。 - 前記放熱部を形成する工程は、
前記少なくとも1の第1の孔を形成した後、
前記少なくとも1の第1の孔の内壁及び前記半導体層の裏面を被覆する金属膜を形成する工程をさらに含む
請求項12に記載の半導体装置の製造方法。 - 前記活性領域の周辺の前記半導体層に、前記半導体層の裏面から前記配線層まで前記半導体層を貫通する少なくとも1の第2の孔を形成する工程と、
前記少なくとも1の第2の孔の内部に貫通電極部を形成する工程とを含む
請求項12または13に記載の半導体装置の製造方法。 - 前記少なくとも1の第1の孔を形成する工程と、前記少なくとも1の第2の孔を形成する工程とを同時に行う
請求項14に記載の半導体装置の製造方法。 - 前記少なくとも1の第1の孔の口径は、前記少なくとも1の第2の孔の口径よりも小さく形成される
請求項14または15に記載の半導体装置の製造方法。
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JP2010118829A JP2011249430A (ja) | 2010-05-24 | 2010-05-24 | 半導体装置及び半導体装置の製造方法 |
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2010
- 2010-05-24 JP JP2010118829A patent/JP2011249430A/ja active Pending
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